JP5733126B2 - メモリインタフェース回路及びタイミング調整方法 - Google Patents
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Description
図1に示すように、システムは、制御装置10と、制御装置10によってアクセスされるメモリ装置20とを有している。制御装置10は、例えば1つのチップ(半導体集積回路装置:LSI)である。メモリ装置20は、同期式の半導体記憶装置、例えばLPDDR2−SDRAM(Low Power Double Data Rate 2 Synchronous Dynamic Random Access Memory)である。
コア回路11は、実行する処理に応じて、メモリ装置20のデータを読み込むためのリード要求と、そのデータが格納されたアドレスとをメモリコントローラ12に出力する。また、コア回路11は、メモリ装置20にデータを書き込むためのライト要求と、そのデータを格納するアドレスとをメモリコントローラ12に出力する。なお、コア回路11は、例えば中央処理装置(Central Processing Unit:CPU)である。
インタフェース回路14は、ストローブ信号DQSに応じてメモリ装置20との間でデータ列DQの授受を行う。すなわち、インタフェース回路14は、リード動作時に、メモリ装置20から供給されるストローブ信号DQSに応じてタイミング調整された内部ストローブ信号を生成し、その内部ストローブ信号に同期してデータ列DQを取り込み、その取り込んだデータ列DQをメモリコントローラ12に出力する。また、インタフェース回路14は、ライト動作時に、メモリコントローラ12から受け取ったデータ列DQ及びストローブ信号DQSをメモリ装置20に出力する。
ゲートトレーニングは、例えば制御装置10の起動時に実行されるとともに、システム動作中の一定間隔毎に実行される。まず、制御装置10の起動時に実行されるゲートトレーニングの動作について図2に従って説明する。なお、図2において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
受信回路32は、第1DLL回路34と、アンド回路35と、第2DLL回路36と、D型フリップフロップ回路(FF回路)37,38とを有している。
トレーニング回路15は、トレーニング制御回路40と、ゲートトレーニング制御回路41と、第1送受信回路42と、第2送受信回路43と、第3送受信回路44と、セレクタ45とを有している。
ゲートトレーニング制御回路41は、シフト値設定回路51と、制御回路52と、取込回路53と、検出回路54と、シフト値演算回路55とを有している。
まず、起動時のゲートトレーニング動作について図8〜図11に従って説明する。なお、図9〜図11において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
(1)内部ストローブゲート調整信号DQSGAの活性化タイミングを、tDQSCKmaxのときのストローブ信号DQSの先頭立ち上がりエッジよりも時間的に後方側のタイミングから時間的前方へ向かってシフトさせるようにした。さらに、ゲート調整信号DQSGAをシフトさせる毎にストローブ信号DQSの電位を順次取り込み、ストローブ信号DQSが第2期間T2連続してL電位となった場合に、ストローブ信号DQSのプリアンブル期間tRPREを検出したことを示す検出信号DSを出力するようにした。これにより、プリアンブル期間前に存在するHi−Z状態を取り込む前にH電位の検出信号DSが出力されることになるため、ストローブ信号DQSのHi−Z状態がインタフェース回路14内部に取り込まれることが抑制される。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、内部ストローブゲート信号DQSGに対して第1期間T1(0.5tCK)分遅延した相対関係を有する内部ストローブゲート調整信号DQSGAを生成するようにしたが、ゲート信号DQSGに対するゲート調整信号DQSGAの遅延量(第1期間T1)は特に制限されない。例えば上記第1期間T1をストローブ信号DQSのプリアンブル期間tRPREよりも短い時間に設定すれば、ゲート調整信号DQSGAの活性化タイミングをストローブ信号DQSの先頭立ち上がりエッジに一致させたときに、ゲート信号DQSGの活性化タイミングをプリアンブル期間tRPRE上に設定することができる。
12 メモリコントローラ
13 メモリインタフェース回路
14 インタフェース回路
15 トレーニング回路
20 メモリ
32 受信回路
33 遅延制御回路
34 DLL回路
40 トレーニング制御回路
41 ゲートトレーニング制御回路
51 シフト値設定回路
52 制御回路
53 取込回路
54 検出回路
55 シフト値演算回路
CK クロック信号
DQ データ列
DQS ストローブ信号
DQSG 内部ストローブゲート信号
DQSGA 内部ストローブゲート調整信号
IDQS 内部ストローブ信号
SFT1 第1シフト値
SFT2 第2シフト値
SFTB 基準シフト値
DS 検出信号
ERR エラー信号
Claims (8)
- メモリから入力されるストローブ信号に応じて前記メモリから入力されるデータの取り込みタイミングを制御するメモリインタフェース回路において、
非活性の場合に前記ストローブ信号をマスクする内部ストローブゲート信号に対してクロック信号の1周期よりも短い第1期間分遅延した相対関係を有する内部ストローブゲート調整信号を生成し、前記内部ストローブゲート調整信号の活性化タイミングを定める遅延設定値を段階的に減少して前記内部ストローブゲート信号の活性化タイミングを変化させる制御部と、
第1電位及び前記第1電位よりも高い第2電位をとる前記ストローブ信号の電位に応じて検出信号を出力する検出部とを有し、
システム装置の起動時に実行される前記内部ストローブゲート信号の活性化タイミングの調整において前記検出部は、前記内部ストローブゲート調整信号の活性化タイミングの変化に伴って前記ストローブ信号の電位を取り込み、前記ストローブ信号が前記クロック信号の少なくとも2分の1周期を超える第2期間以上連続して前記第1電位であることを検出して前記検出信号を出力し、
システム装置の起動時に実行される前記内部ストローブゲート信号の活性化タイミングの調整において前記制御部は、前記検出信号に応じて前記内部ストローブゲート調整信号の活性化タイミングを前記第2期間分遅延させる
ことを特徴とするメモリインタフェース回路。 - 前記制御部は、前記遅延設定値を前記メモリの出力遅延スペックに応じた範囲内で段階的に変化して前記内部ストローブゲート調整信号の活性化タイミングを変化させ、
前記システム装置の動作中に実行される前記内部ストローブゲート信号の活性化タイミングの調整において前記検出部は、前記内部ストローブゲート調整信号の活性化タイミングの変化に伴って前記ストローブ信号の電位を取り込み、前記ストローブ信号が前記第1電位から前記第2電位に変化したタイミング、又は前記第2電位から前記第1電位に変化したタイミングを検出して前記検出信号を出力し、
前記システム装置の動作中に実行される前記内部ストローブゲート信号の活性化タイミングの調整において前記制御部は、前記検出信号に応じて前記ストローブ信号の前記第1電位から前記第2電位への変化タイミングと前記内部ストローブゲート調整信号の活性化タイミングとを一致させるように調整する
ことを特徴とする請求項1に記載のメモリインタフェース回路。 - 前記内部ストローブゲート調整信号は、前記内部ストローブゲート信号に対して前記クロック信号の2分の1周期分遅延した相対関係を有し、
前記検出部は、前記ストローブ信号が前記クロック信号の4分の3周期以上連続して前記第1電位であることを検出して前記検出信号を出力し、
前記制御部は、前記検出信号に応じて前記内部ストローブゲート調整信号の活性化タイミングを前記クロック信号の4分の3周期分遅延させる
ことを特徴とする請求項1に記載のメモリインタフェース回路。 - 前記制御部は、前記クロック信号に対する前記ストローブ信号の遅延時間が最大であるときのストローブ信号のプリアンブル期間に続く先頭立ち上がりエッジよりも時間的に後方に前記内部ストローブゲート調整信号の活性化タイミングが到来するように、前記遅延設定値の初期値を設定することを特徴とする請求項1又は3に記載のメモリインタフェース回路。
- 前記メモリの出力遅延スペックに応じた範囲は、保持された前記内部ストローブゲート調整信号の活性化タイミングに対して前記クロック信号の±2分の1周期分の範囲であることを特徴とする請求項2に記載のメモリインタフェース回路。
- 前記検出部は、
前記メモリの出力遅延スペックに応じた範囲内で前記内部ストローブゲート調整信号の活性化タイミングを変化させたときに、前記ストローブ信号の前記第1電位から前記第2電位への変化タイミングを検出できなかった場合に、エラー信号を出力する
ことを特徴とする請求項2又は5に記載のメモリインタフェース回路。 - 前記制御部は、前記内部ストローブゲート信号を生成する遅延回路の時間分解能に応じて、前記遅延設定値を段階的に変化させることを特徴とする請求項1〜6のいずれか1つに記載のメモリインタフェース回路。
- メモリから入力されるストローブ信号に応じて前記メモリから入力されるデータの取り込みタイミングを調整するタイミング調整方法において、
非活性の場合に前記ストローブ信号をマスクする内部ストローブゲート信号に対してクロック信号の1周期よりも短い第1期間分遅延した相対関係を有する内部ストローブゲート調整信号を生成し、
システム装置の起動時に実行される前記内部ストローブゲート信号の活性化タイミングの調整時に、前記内部ストローブゲート調整信号の活性化タイミングの変化に伴って前記ストローブ信号の電位を取り込み、前記ストローブ信号が、第1電位及び前記第1電位よりも高い第2電位のうち、前記クロック信号の少なくとも2分の1周期を超える第2期間以上連続して前記第1電位であることを検出して検出信号を出力し、
システム装置の起動時に実行される前記内部ストローブゲート信号の活性化タイミングの調整時に、前記検出信号に応じて前記内部ストローブゲート調整信号の活性化タイミングを前記第2期間分遅延させる
ことを特徴とするタイミング調整方法。
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