KR20180050816A - 반도체 장치 및 이를 포함하는 시스템 - Google Patents

반도체 장치 및 이를 포함하는 시스템 Download PDF

Info

Publication number
KR20180050816A
KR20180050816A KR1020160147307A KR20160147307A KR20180050816A KR 20180050816 A KR20180050816 A KR 20180050816A KR 1020160147307 A KR1020160147307 A KR 1020160147307A KR 20160147307 A KR20160147307 A KR 20160147307A KR 20180050816 A KR20180050816 A KR 20180050816A
Authority
KR
South Korea
Prior art keywords
signal
output
input
signals
training
Prior art date
Application number
KR1020160147307A
Other languages
English (en)
Inventor
김서준
공규봉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160147307A priority Critical patent/KR20180050816A/ko
Priority to US15/488,900 priority patent/US10127973B2/en
Publication of KR20180050816A publication Critical patent/KR20180050816A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 장치 및 이를 포함하는 시스템에 관한 것으로, 데이터의 위상을 트레이닝할 수 있도록 하는 기술이다. 이러한 본 발명은 리드신호와 제어신호에 대응하여 복수의 제 1입력신호를 생성하고, 리드신호와 리드 트레이닝신호에 대응하여 복수의 제 1출력신호를 출력하는 리드 트레이닝부, 라이트신호와 라이트 트레이닝신호에 대응하여 복수의 제 2입력신호를 생성하고, 라이트신호와 리드 트레이닝신호에 대응하여 복수의 제 2출력신호를 출력하는 라이트 트레이닝부 및 선택신호에 대응하여 복수의 제 1입력신호와 복수의 제 1출력신호를 선택하거나 복수의 제 2입력신호와 복수의 제 2출력신호를 선택하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 생성하고, 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 비교하여 리셋신호를 출력하는 리셋 제어부를 포함하고, 라이트 트레이닝부와 리드 트레이닝부는 리셋신호에 의해 리셋된다.

Description

반도체 장치 및 이를 포함하는 시스템{Semiconductor device and system including the same}
본 발명은 반도체 장치 및 이를 포함하는 시스템에 관한 것으로, 데이터의 위상을 트레이닝할 수 있도록 하는 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
DDR(Double Data Rate) 동기식 메모리 장치는 하나의 클록 주기에 두 개의 데이터를 처리하는 방식이다. DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
반도체 장치는 소정 입력 데이터를 인가받아 그 셋업/홀드 타임을 조정하기 위한 데이터 트레이닝회로를 포함하고 있다. 반도체 메모리 장치(예를 들면 DRAM)로부터 데이터를 읽거나(read) 메모리 장치에 데이터를 기록할(write) 때, 데이터 사이의 스큐를 조절하기 위하여 데이터 트레이닝(Data Training)을 수행한다. 여기서, 데이터 트레이닝이라 함은 데이터와 클럭(데이터 스트로브 신호) 간의 셋업 타임과 홀드 타임을 조절 및 제어하는 작업을 말한다.
그런데, 데이터 핀으로부터 입력되는 각 데이터에 대하여 셋업 타임/홀드 타임을 아무리 정확하게 맞추어 놓았다고 하더라도, 반도체 장치가 고속동작을 하게 되거나 각 데이터 채널에 스큐(skew)가 발생하게 되는 경우에는 데이터의 셋업 타임/홀드 타임이 적정 범위를 벗어나는 오류가 발생할 수 있다.
즉, 클록 및 데이터 전송과정의 물리적 지연요인으로 인해 데이터(DATA)의 유효 윈도우 내에 클록의 상승 및 하강 에지가 존재하지 않을 수 있다. 이 경우 반도체 메모리 장치가 잘못된 데이터를 입력받을 수 있다. 특히, 고속 동작 시스템에서 데이터의 유효 윈도우(UI)는 점점 작아지고, 데이터 양이 증가함에 따라 안정적인 데이터 전달은 점점 어려워진다.
이에 따라, 최근의 고속 동작 스펙에서는 셋업 타임 또는 홀드 타임을 제어하는 회로를 거치지 않고 DQ 버퍼의 출력단에서 데이터를 래치시키는 방법을 사용하고 있다. 그런데, 외부의 컨트롤러로부터 반도체 메모리 장치에 입력된 데이터가 반도체 메모리 장치로부터 출력된 리마인더(Reminder) 데이터와 얼라인(Align) 되지 않는 경우 트레이닝 에러가 발생하게 된다.
본 발명의 실시예는 리드 트레이닝과 라이트 트레이닝 동작시 미스매칭이 생기는 경우 리셋신호를 발생시켜 트레이닝 에러를 방지할 수 있도록 하는데 그 특징이 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 리드신호와 제어신호에 대응하여 복수의 제 1입력신호를 생성하고, 리드신호와 리드 트레이닝신호에 대응하여 복수의 제 1출력신호를 출력하는 리드 트레이닝부; 라이트신호와 라이트 트레이닝신호에 대응하여 복수의 제 2입력신호를 생성하고, 라이트신호와 리드 트레이닝신호에 대응하여 복수의 제 2출력신호를 출력하는 라이트 트레이닝부; 및 선택신호에 대응하여 복수의 제 1입력신호와 복수의 제 1출력신호를 선택하거나 복수의 제 2입력신호와 복수의 제 2출력신호를 선택하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 생성하고, 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 비교하여 리셋신호를 출력하는 리셋 제어부를 포함하고, 라이트 트레이닝부와 리드 트레이닝부는 리셋신호에 의해 리셋되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 시스템은, 라이트신호, 리드신호, 제어신호, 라이트 트레이닝신호 및 리드 트레이닝신호를 생성하는 컨트롤러; 및 리드 트레이닝 동작시 리드신호와 제어신호에 대응하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 출력하거나, 라이트 트레이닝 동작시 라이트신호와 라이트 트레이닝신호에 대응하여 복수의 입력 스트로브 신호와 복수의 출력 스트로브신호를 출력하며, 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 비교하여 트레이닝 동작을 리셋시키기 위한 리셋신호를 출력하는 트레이닝 제어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 리드 트레이닝과 라이트 트레이닝 동작시 미스매칭이 생기는 경우 리셋신호를 발생시켜 트레이닝 에러를 방지할 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 시스템의 구성도.
도 2는 도 1의 트레이닝 제어부에 관한 상세 구성도.
도 3은 도 2의 리드 트레이닝부에 관한 상세 회로도.
도 4는 도 2의 라이트 트레이닝부에 관한 상세 회로도.
도 5는 도 2의 리셋 제어부에 관한 상세 회로도.
도 6은 도 2의 종료신호 생성부에 관한 상세 회로도.
도 7은 도 6의 종료신호 생성부에 관한 동작 파형도.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 동작 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 시스템의 구성도이다.
본 발명의 실시예에 따른 시스템은 컨트롤러(100)와 반도체 장치(1000)를 포함한다. 여기서, 반도체 장치(1000)는 래치부(200), 트레이닝 제어부(300) 및 코어영역(400)을 포함한다.
컨트롤러(100)는 데이터의 트레이닝 동작을 제어하기 위한 제어신호(LDFF), 리드 트레이닝신호(RDTR) 및 라이트 트레이닝신호(WRTR)를 반도체 장치(1000)에 출력한다. 그리고, 컨트롤러(100)는 반도체 장치(1000)의 동작을 제어하기 위한 명령신호(CMD)를 반도체 장치(1000)에 출력한다. 여기서, 명령신호(CMD)는 데이터의 라이트 동작을 제어하기 위한 라이트신호(WT)와 데이터의 리드 동작을 제어하기 위한 리드신호(RD)를 포함한다. 그리고, 컨트롤러(100)와 반도체 장치(1000)는 리드 또는 라이트 동작시 데이터(DQ)를 입출력한다.
반도체 장치(1000)는 코어영역(400)에 데이터를 저장한다. 본 발명의 실시예에서 반도체 장치(1000)는 디램(DRAM)으로 이루어지는 것을 일 예로 설명한다. 데이터 처리 장치, 예를 들면 컨트롤러(100) 등에서 데이터를 요구하게 되면, 반도체 장치(1000)는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
컨트롤러(100)와 반도체 장치(1000) 사이에서 데이터(DQ)가 입/출력되는 과정에서 컨트롤러(100)의 동작 온도(operation temperature)가 변동하거나 동작 파워(operation power)가 변동하게 되면, 컨트롤러(100)와 반도체 장치(1000) 사이에서 입출력되는 데이터(DQ)의 위상이 변동하게 된다.
좀 더 구체적으로 설명하면, 컨트롤러(100)와 반도체 장치(1000) 사이에서 입출력되는 데이터(DQ)는 데이터(DQ)를 전송하기 위한 클록에 동기되어서 입출력된다. 그런데, 컨트롤러(100)와 반도체 장치(1000) 사이에서 데이터(DQ)가 입출력되는 과정에서 시스템의 동작 온도가 변동하거나 동작 파워가 변동하게 된다.
그러면, 컨트롤러(100)와 반도체 장치(1000) 사이에서 입출력되는 데이터(DQ)와 클록 사이에 위상이 틀어져서 전송을 시작하는 시점에서와 다른 위상을 갖는 데이터(DQ)가 입출력될 수 있다. 이로 인해, 컨트롤러(100)와 반도체 장치(1000) 사이에서 입출력되는 데이터가 의도했던 상태보다 한 칸 밀리거나 앞당겨진 상태로 인식되어 정상적인 데이터 전송이 불가능해진다.
이에 따라, 본 발명의 실시예에서는 반도체 장치(1000)에서 데이터(DQ)의 트레이닝 동작을 수행하되 트레이닝 동작시 입출력되는 데이터의 리마인더(Reminder) 값이 상이한 경우 트레이닝 데이터를 리셋한다. 반도체 장치(1000)는 이러한 데이터 트레이닝 동작에 의해 정상적인 데이터의 전송을 가능하게 한다.
즉, 반도체 장치(1000)는 리드 모드시 리드신호(RD)와 제어신호(LDFF)에 대응하여 데이터의 트레이닝 동작을 제어한다. 또한, 반도체 장치(1000)는 트레이닝 동작의 종료시 리드 트레이닝신호(RDTR)에 대응하여 반도체 장치(1000)에서 리드된 데이터를 컨트롤러(100)에 출력한다. 여기서, "리드 모드"라 함은 컨트롤러(100)에서 반도체 장치(1000)에 데이터를 라이트 한 후, 반도체 장치(1000)에서 리드된 데이터를 컨트롤러(100)에 출력하는 모드를 의미한다.
그리고, 반도체 장치(1000)는 라이트 모드시 라이트신호(WT)와 라이트 트레이닝신호(WRTR)에 대응하여 데이터의 트레이닝 동작을 제어한다. 또한, 반도체 장치(1000)는 트레이닝 동작의 종료시 리드 트레이닝신호(RDTR)에 대응하여 반도체 장치(1000)에서 리드된 데이터를 컨트롤러(100)에 출력한다. 여기서, "라이트 모드"라 함은 컨트롤러(100)에서 인가된 데이터가 반도체 장치(1000)에 라이트 되는 모드를 의미한다.
래치부(200)는 라이트 모드시 트레이닝 제어부(300)로부터 인가되는 입력 신호(PIN<0:N>)에 따라 데이터를 래치하고, 리드 모드시 출력 신호(POUT<0:N>)에 따라 래치된 데이터를 컨트롤러(100)에 출력한다. 여기서, 래치부(200)는 다수의 파이프(PIPE) 래치를 포함한다. 이렇게 데이터 트레이닝 동작이 완료된 이후에 노말 동작시 출력 데이터(DATA_OUT)에 대응하여 코어영역(400)에서 리드 또는 라이트 동작이 수행된다.
그리고, 코어영역(400)은 다수의 셀 어레이를 포함하는 뱅크가 배치된 영역을 나타낸다. 이러한 코어영역(400)은 데이터를 입출력하고 전달하는 단위 셀, 비트 라인 및 센스 앰프 등을 포함한다.
또한, 트레이닝 제어부(300)는 내부 클록에 대응하여 입력되는 각 데이터의 셋업 타임과 홀드 타임이 적정 범위에 위치하도록 제어하는 기능을 수행한다. 이러한 트레이닝 제어부(300)는 제어신호(LDFF) 또는 라이트 트레이닝신호(WRTR)와 라이트신호(WT)에 대응하여 데이터의 트레이닝 동작을 제어하고 입력 신호(PIN<0:N>)와 출력 신호(POUT<0:N>)를 래치부(200)에 출력한다. 그리고, 트레이닝 제어부(300)는 리드 트레이닝신호(RDTR)와 리드신호(RD)에 대응하여 데이터의 트레이닝 동작을 제어하고 데이터(DQ)를 컨트롤러(100)에 출력한다. 그리고, 트레이닝 제어부(300)는 제어신호(LDFF), 라이트 트레이닝신호(WRTR) 및 명령신호(CMD)에 대응하여 트레이닝 리셋 상태를 제어한다.
도 2는 도 1의 트레이닝 제어부(300)에 관한 상세 구성도이다.
트레이닝 제어부(300)는 리드 트레이닝부(310), 라이트 트레이닝부(330), 리셋 제어부(350) 및 종료신호 생성부(360)를 포함한다.
리드 트레이닝부(310)는 리드신호(RD)와 제어신호(LDFF)에 대응하여 리드 트레이닝 동작을 제어하고 입력 신호(PIN<0:N>, PIN_R<0:N>)를 출력한다. 그리고, 리드 트레이닝부(310)는 리드신호(RD)와 리드 트레이닝신호(RDTR)에 대응하여 출력 신호(POUT<0:N>, POUT_R<0:N>)를 출력한다. 그리고, 리드 트레이닝부(310)는 리셋신호(RST)에 대응하여 리셋된다. 리드 트레이닝 동작은 반도체 장치(1000)로부터 컨트롤러(100)에 인가된 데이터를 내부의 클록에 동기하여 적절한 셋업/홀드 타임을 갖도록 제어하는 동작이다.
여기서, 제어신호(LDFF)는 데이터(DQ)가 입력되는 주기의 절반 주기를 갖는 신호이다. 즉, 제어신호(LDFF)는 스펙(Spec)적으로 느리게 라이트 명령을 인가하여 내부 클록에 동기된 셋업/홀드 타임을 찾기 위한 신호이다.
예를 들어, 동일한 구간 내에서 데이터(DQ)가 2개의 펄스 주기를 갖는다면, 제어신호(LDFF)는 1개의 펄스 주기를 갖는 신호이다. 즉, 데이터(DQ)가 더블 데이터 레이트(DDR; Double Data Rate)를 갖는다면, 제어신호(LDFF)는 싱글 데이터 레이트(SDR; Single Data Rate)를 갖는 신호이다.
그리고, 라이트 트레이닝부(330)는 라이트신호(WT)와 라이트 트레이닝신호(WRTR)에 대응하여 라이트 트레이닝 동작을 제어하고 입력 신호(PIN<0:N>, PIN_W<0:N>)를 출력한다. 그리고, 라이트 트레이닝부(330)는 라이트신호(WT)와 리드 트레이닝신호(RDTR)에 대응하여 출력 신호(POUT<0:N>, POUT_W<0:N>)를 출력한다. 그리고, 라이트 트레이닝부(330)는 리셋신호(RST)에 대응하여 리셋된다. 라이트 트레이닝 동작은 컨트롤러(100)로부터 반도체 장치(1000)에 인가된 데이터를 내부의 클록에 동기하여 적절한 셋업/홀드 타임을 갖도록 제어하는 동작이다.
또한, 리셋 제어부(350)는 입력 신호(PIN<0:N>, PIN_R<0:N>)와 출력 신호(POUT<0:N>, POUT_R<0:N>)를 비교하거나, 입력 신호(PIN<0:N>, PIN_W<0:N>)와 출력 신호(POUT<0:N>, POUT_W<0:N>)를 비교하여 트레이닝 동작을 리셋시키기 위한 리셋신호(RST)를 생성한다. 리셋 제어부(350)는 리드 종료신호(RDTR_END) 또는 라이트 종료신호(WRTR_END)의 활성화 시점에서 리셋신호(RST)를 출력한다. 리셋 제어부(350)는 외부의 초기화신호(RESET)에 대응하여 그 동작이 리셋된다.
그리고, 종료신호 생성부(360)는 제어신호(LDFF)와 라이트 트레이닝신호(WRTR)에 대응하여 리드 종료신호(RDTR_END)를 생성한다. 그리고, 종료신호 생성부(360)는 명령신호(CMD)와 라이트 트레이닝신호(WRTR)에 대응하여 라이트 종료신호(WRTR_END)를 생성한다.
위와 같이, 본 발명의 실시예에 따른 리드 트레이닝부(310)는 리드 트레이닝 동작시 리드신호(RD)와 제어신호(LDFF)에 대응하여 입력 신호(PIN<0:N>)와 출력 신호(POUT<0:N>)를 래치부(200)에 출력하여 래치부(200)에 입출력되는 데이터를 트레이닝한다. 그리고, 라이트 트레이닝부(330)는 라이트 트레이닝 동작시 라이트신호(WT)와 라이트 트레이닝신호(WRTR)에 대응하여 입력 신호(PIN<0:N>)와 출력 신호(POUT<0:N>)를 래치부(200)에 출력하여 래치부(200)에 입출력되는 데이터를 트레이닝한다. 그리고, 리셋 제어부(360)는 리드 종료신호(RDTR_END) 또는 라이트 종료신호(WRTR_END)의 활성화시 리드 트레이닝부(310) 또는 라이트 트레이닝부(330)의 출력에 대응하여 리셋신호(RST)를 선택적으로 활성화시킴으로써 위상이 틀어진 데이터를 트레이닝한다.
도 3은 도 2의 리드 트레이닝부(310)에 관한 상세 회로도이다.
리드 트레이닝부(310)는 플립플롭부(FU1, FU2), 입력부(317, 327) 및 출력부(318, 328)를 포함한다.
여기서, 플립플롭부(FU1)는 입력부(317)의 출력에 대응하여 입력데이터를 플립플롭시키고 복수의 입력신호(PIN_R<0:N>)를 순차적으로 출력한다. 이러한 플립플롭부(FU1)는 복수의 플립플롭(311~316)을 포함한다.
각각의 플립플롭(311~316)은 입력단자(D)를 통해 전단의 출력이 인가되고, 출력단자(Q)를 통해 입력신호(PIN_R<0:N>)가 출력된다. 첫 번째 단의 플립플롭(311)은 마지막 단의 플립플롭(316)에서 출력된 입력신호(PIN_R<N>)가 입력단자(D)를 통해 피드백 입력된다.
그리고, 각각의 플립플롭(311~316)은 입력부(317)의 출력에 동기하여 동작하게 된다. 또한, 각각의 플립플롭(311~316)은 리셋단자(CLR)를 통해 인가되는 리셋신호(RST)에 의해 플립플롭의 상태가 리셋된다.
또한, 입력부(317)는 리드신호(RD)와 제어신호(LDFF)를 논리조합한다. 이러한 입력부(317)는 리드신호(RD)와 제어신호(LDFF) 중 적어도 어느 하나가 활성화되는 경우 출력신호를 활성화시킨다. 입력부(317)는 리드신호(RD)와 제어신호(LDFF)를 오아 연산하는 오아게이트(OR1)를 포함한다.
출력부(318)는 입력부(317)의 출력신호와 입력신호(PIN_R<0:N>)를 각각 논리조합하여 복수의 입력신호(PIN<0:N>)를 순차적으로 출력한다. 이러한 출력부(318)는 입력부(317)의 출력신호와 입력신호(PIN_R<0:N>)를 각각 낸드연산하는 복수의 낸드게이트(ND1~ND6)를 포함한다.
그리고, 플립플롭부(FU2)는 입력부(327)의 출력에 대응하여 입력신호를 플립플롭시키고 복수의 출력신호(POUT_S<0:N>)를 순차적으로 출력한다. 이러한 플립플롭부(FU2)는 복수의 플립플롭(321~326)을 포함한다.
각각의 플립플롭(321~326)은 입력단자(D)를 통해 전단의 출력이 인가되고, 출력단자(Q)를 통해 출력신호(POUT_R<0:N>)가 출력된다. 첫 번째 단의 플립플롭(321)은 마지막 단의 플립플롭(326)에서 출력된 출력 스트로브신호(POUT_R<N>)가 입력단자(D)를 통해 피드백 입력된다.
그리고, 각각의 플립플롭(321~326)은 입력부(327)의 출력신호에 동기하여 동작하게 된다. 또한, 각각의 플립플롭(321~326)은 리셋단자(CLR)를 통해 인가되는 리셋신호(RST)에 의해 플립플롭의 상태가 리셋된다.
또한, 입력부(327)는 리드신호(RD)와 리드 트레이닝신호(RDTR)를 논리조합한다. 이러한 입력부(327)는 리드신호(RD)와 리드 트레이닝신호(RDTR) 중 적어도 어느 하나가 활성화되는 경우 출력신호를 활성화시킨다. 입력부(327)는 리드신호(RD)와 리드 트레이닝신호(RDTR)를 오아 연산하는 오아게이트(OR2)를 포함한다.
출력부(328)는 입력부(327)의 출력신호와 출력신호(POUT_R<0:N>)를 각각 논리조합하여 복수의 출력 신호(POUT<0:N>)를 순차적으로 출력한다. 이러한 출력부(328)는 입력부(327)의 출력신호와 출력신호(POUT_R<0:N>)를 각각 낸드연산하는 복수의 낸드게이트(ND7~ND12)를 포함한다.
도 3의 실시예에서는 복수의 입력신호(PIN<0:N>, PIN_R<0:N>)가 6개인 것을 나타내었으나 이는 일 실시예일 뿐 입력 데이터와 입력신호의 개수는 한정되지 않는다. 그리고, 도 3의 실시예에서는 복수의 출력신호(POUT<0:N>, POUT_R<0:N>)가 6개인 것을 나타내었으나 이는 일 실시예일 뿐 출력 데이터와 출력신호의 개수는 한정되지 않는다.
도 4는 도 2의 라이트 트레이닝부(330)에 관한 상세 회로도이다.
라이트 트레이닝부(330)는 플립플롭부(FU3, FU4), 입력부(337, 347) 및 출력부(338, 348)를 포함한다.
여기서, 플립플롭부(FU3)는 입력부(337)의 출력에 대응하여 입력데이터를 플립플롭시키고 복수의 입력신호(PIN_W<0:N>)를 순차적으로 출력한다. 이러한 플립플롭부(FU3)는 복수의 플립플롭(331~336)을 포함한다.
각각의 플립플롭(331~336)은 입력단자(D)를 통해 전단의 출력이 인가되고, 출력단자(Q)를 통해 입력신호(PIN_W<0:N>)가 출력된다. 첫 번째 단의 플립플롭(331)은 마지막 단의 플립플롭(336)에서 출력된 입력신호(PIN_W<N>)가 입력단자(D)를 통해 피드백 입력된다.
그리고, 각각의 플립플롭(331~336)은 입력부(337)의 출력에 동기하여 동작하게 된다. 또한, 각각의 플립플롭(331~336)은 리셋단자(CLR)를 통해 인가되는 리셋신호(RST)에 의해 플립플롭의 상태가 리셋된다.
또한, 입력부(337)는 라이트신호(WT)와 라이트 트레이닝신호(WRTR)를 논리조합한다. 이러한 입력부(337)는 라이트신호(WT)와 라이트 트레이닝신호(WRTR) 중 적어도 어느 하나가 활성화되는 경우 출력신호를 활성화시킨다. 입력부(337)는 라이트신호(WT)와 라이트 트레이닝신호(WRTR)를 오아 연산하는 오아게이트(OR3)를 포함한다.
출력부(338)는 입력부(337)의 출력신호와 입력신호(PIN_W<0:N>)를 각각 논리조합하여 복수의 입력신호(PIN<0:N>)를 순차적으로 출력한다. 이러한 출력부(338)는 입력부(337)의 출력신호와 입력신호(PIN_W<0:N>)를 각각 낸드연산하는 복수의 낸드게이트(ND20~ND25)를 포함한다.
그리고, 플립플롭부(FU4)는 입력부(347)의 출력에 대응하여 입력신호를 플립플롭시키고 복수의 출력신호(POUT_W<0:N>)를 순차적으로 출력한다. 이러한 플립플롭부(FU4)는 복수의 플립플롭(341~346)을 포함한다.
각각의 플립플롭(341~346)은 입력단자(D)를 통해 전단의 출력이 인가되고, 출력단자(Q)를 통해 출력신호(POUT_W<0:N>)가 출력된다. 첫 번째 단의 플립플롭(341)은 마지막 단의 플립플롭(346)에서 출력된 출력 스트로브신호(POUT_W<N>)가 입력단자(D)를 통해 피드백 입력된다.
그리고, 각각의 플립플롭(341~346)은 입력부(347)의 출력신호에 동기하여 동작하게 된다. 또한, 각각의 플립플롭(341~346)은 리셋단자(CLR)를 통해 인가되는 리셋신호(RST)에 의해 플립플롭의 상태가 리셋된다.
또한, 입력부(347)는 라이트신호(WT)와 리드 트레이닝신호(RDTR)를 논리조합한다. 이러한 입력부(347)는 라이트신호(WT)와 리드 트레이닝신호(RDTR) 중 적어도 어느 하나가 활성화되는 경우 출력신호를 활성화시킨다. 입력부(347)는 라이트신호(WT)와 리드 트레이닝신호(RDTR)를 오아 연산하는 오아게이트(OR4)를 포함한다.
출력부(348)는 입력부(347)의 출력신호와 출력신호(POUT_W<0:N>)를 각각 논리조합하여 복수의 출력 신호(POUT<0:N>)를 순차적으로 출력한다. 이러한 출력부(348)는 입력부(347)의 출력신호와 출력신호(POUT_W<0:N>)를 각각 낸드연산하는 복수의 낸드게이트(ND26~ND31)를 포함한다.
도 4의 실시예에서는 복수의 입력신호(PIN<0:N>, PIN_W<0:N>)가 6개인 것을 나타내었으나 이는 일 실시예일 뿐 입력 데이터와 입력신호의 개수는 한정되지 않는다. 그리고, 도 4의 실시예에서는 복수의 출력신호(POUT<0:N>, POUT_W<0:N>)가 6개인 것을 나타내었으나 이는 일 실시예일 뿐 출력 데이터와 출력신호의 개수는 한정되지 않는다.
도 5는 도 2의 리셋 제어부(350)에 관한 상세 회로도이다.
리셋 제어부(350)는 선택부(351), 논리조합부(352), 플립플롭부(FU5) 및 리셋신호 출력부(354)를 포함한다.
여기서, 선택부(351)는 선택신호(RW_SEL)에 대응하여 리드 트레이닝부(310)로부터 인가되는 입력신호(PIN_R<0:N>)와 출력신호(POUT_R<0:N>를 선택하거나, 라이트 트레이닝부(330)로부터 인가되는 입력신호(PIN_W<0:N>)와 출력신호(POUT_W<0:N>를 선택한다. 선택신호(RW_SEL)는 리드 동작의 종료시 리드 종료신호(RDTR_END)에 의해 생성되거나, 라이트 동작의 종료시 라이트 종료신호(WRTR_END)에 의해 생성되는 신호이다.
즉, 선택부(351)는 리드 트레이닝 동작시 입력신호(PIN_R<0:N>)와 출력신호(POUT_R<0:N>를 선택하여 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)로 출력한다. 반면에, 선택부(351)는 라이트 트레이닝 동작시 입력신호(PIN_W<0:N>)와 출력신호(POUT_W<0:N>를 선택하여 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)로 출력한다.
논리조합부(352)는 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)를 각각 논리조합한다. 이러한 논리조합부(352)는 복수의 배타적오아게이트(XOR0~XOR5)와 오아게이트(OR5)를 포함한다.
배타적오아게이트(XOR0)는 입력 스트로브신호(PIN_S<0>)와 출력 스트로브신호(POUT_S<0>)를 배타적오아 연산하여 조합신호(XOR_O<0>)를 출력한다. 배타적오아게이트(XOR1)는 입력 스트로브신호(PIN_S<1>)와 출력 스트로브신호(POUT_S<1>)를 배타적오아 연산하여 조합신호(XOR_O<1>)를 출력한다. 배타적오아게이트(XOR2)는 입력 스트로브신호(PIN_S<2>)와 출력 스트로브신호(POUT_S<2>)를 배타적오아 연산하여 조합신호(XOR_O<2>)를 출력한다. 배타적오아게이트(XOR5)는 입력 스트로브신호(PIN_S<5>)와 출력 스트로브신호(POUT_S<5>)를 배타적오아 연산하여 조합신호(XOR_O<5>)를 출력한다.
본 발명의 실시예에서는 배타적오아게이트(XOR0~XOR5)의 개수가 6개인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 배타적 오아게이트의 개수는 한정되지 않으며 논리조합부(352)는 배타적오아게이트(XOR0~XOR5) 외에도 다른 로직으로 구현될 수도 있다.
그리고, 오아게이트(OR5)는 복수의 조합신호(XOR_O<0:5>)를 오아연산하여 플립플롭부(FU5)에 출력한다. 그리고, 플립플롭부(FU5)는 플립플롭(353)과 오아게이트(OR6)를 포함한다.
플립플롭(353)은 입력단자(D)를 통해 논리조합부(352)의 출력이 인가되고, 출력단자(Q)를 통해 플립플롭 된 신호가 출력된다. 그리고, 플립플롭(353)은 오아게이트(OR6)의 출력신호에 동기하여 동작하게 된다. 오아게이트(OR6)는 리드 종료신호(RDTR_END)와 라이트 종료신호(WRTR_END)를 오아연산한다.
또한, 리셋신호 출력부(354)는 복수의 인버터(IV1~IV3), 낸드게이트(ND40) 및 오아게이트(OR7)를 포함한다. 복수의 인버터(IV1~IV3)는 플립플롭(353)의 출력을 반전 지연한다. 그리고, 낸드게이트(ND40)는 플립플롭(353)의 출력과 인버터(IV3)의 출력을 낸드연산한다. 그리고, 오아게이트(OR7)는 낸드게이트(ND40)의 출력과 초기화신호(RESET)를 오아연산하여 리셋신호(RST)를 출력한다.
이러한 구성을 갖는 리셋 제어부(350)는 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)를 각각 비교하여 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)가 서로 상이한 경우 리셋신호(RST)를 출력한다. 그리고, 리셋 제어부(350)는 리드 종료신호(RDTR_END)와 라이트 종료신호(WRTR_END) 중 어느 하나가 활성화되는 시점에서 리셋신호(RST)를 출력하게 된다.
도 6은 도 2의 종료신호 생성부(360)에 관한 상세 회로도이다.
종료신호 생성부(360)는 리드 종료신호 생성부(361)와 라이트 종료신호 생성부(362)를 포함한다.
여기서, 리드 종료신호 생성부(361)는 제어신호(LDFF)와 라이트 트레이닝신호(WRTR)에 대응하여 리드 종료신호(RDTR_END)를 생성한다. 즉, 제어신호(LDFF)에 대응하여 리드 트레이닝 동작을 수행하다가 라이트 트레이닝신호(WRTR)가 활성화되면 리드 동작이 종료되었음을 나타내는 리드 종료신호(RDTR_END)가 활성화된다.
이러한 리드 종료신호 생성부(361)는 복수의 인버터(IV4, IV5)와 복수의 낸드게이트(ND41, ND42)를 포함한다. 낸드게이트(ND41)는 인버터(IV4)에 의해 반전된 제어신호(LDFF)와 낸드게이트(ND42)의 출력을 낸드연산한다. 그리고, 낸드게이트(ND42)는 낸드게이트(ND41)의 출력과 라이트 트레이닝신호(WRTR)를 낸드연산한다. 인버터(IV5)는 낸드게이트(ND41)의 출력을 반전하여 리드 종료신호(RDTR_END)를 출력한다.
그리고, 라이트 종료신호 생성부(362)는 라이트 트레이닝신호(WRTR)와 명령신호(CMD)에 대응하여 라이트 종료신호(WRTR_END)를 생성한다. 즉, 라이트 트레이닝신호(WRTR)에 대응하여 라이트 트레이닝 동작을 수행하다가 명령신호(CMD)가 활성화되면 라이트 동작이 종료되었음을 나타내는 라이트 종료신호(WRTR_END)가 활성화된다.
이러한 라이트 종료신호 생성부(362)는 복수의 인버터(IV6, IV7)와 복수의 낸드게이트(ND43, ND44)를 포함한다. 낸드게이트(ND43)는 인버터(IV6)에 의해 반전된 라이트 트레이닝신호(WRTR)와 낸드게이트(ND44)의 출력을 낸드연산한다. 그리고, 낸드게이트(ND44)는 낸드게이트(ND43)의 출력과 명령신호(CMD)를 낸드연산한다. 인버터(IV7)는 낸드게이트(ND43)의 출력을 반전하여 라이트 종료신호(WRTR_END)를 출력한다.
도 7은 도 6의 종료신호 생성부(360)에 관한 동작 파형도이다.
리드 트레이닝 구간(T1)의 진입시 제어신호(LDFF)가 로직 하이 레벨로 활성화된다. 리드 트레이닝 구간(T1)에서는 리드 종료신호(RDTR_END)가 로직 하이 레벨로 비활성화 상태를 유지한다. 그리고, 리드 트레이닝 구간(T1)이 종료되는 시점에서 리드 종료신호(RDTR_END)가 로직 로우 레벨로 활성화된다.
이후에, 라이트 트레이닝 구간(T2)의 진입시 라이트 트레이닝신호(WRTR)가 로직 하이 레벨로 활성화된다. 라이트 트레이닝 구간(T2)에서 리드 종료신호(RDTR_END)가 로직 로우 레벨로 천이하면 리드 트레이닝 동작이 종료되고 라이트 트레이닝 동작이 수행된다. 그리고, 라이트 트레이닝 구간(T2)에서는 라이트 종료신호(WRTR_END)가 로직 하이 레벨로 비활성화 상태를 유지한다. 그리고, 라이트 트레이닝 구간(T2)이 종료되는 시점에서 라이트 종료신호(WRTR_END)가 로직 로우 레벨로 활성화된다.
이어서, 노말 동작시 명령신호(CMD)가 하이 레벨로 활성화되면 라이트 종료신호(WRTR_END)가 로우 레벨로 활성화되어 라이트 트레이닝 구간(T2)이 종료된다. 여기서, 명령신호(CMD)는 액티브신호, 노말 리드신호, 노말 라이트신호 등을 나타낸다.
도 8 및 도 9는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 동작 파형도이다.
도 8은 정상 동작시 리셋신호(RST)가 발생되지 않는 경우를 나타낸다. 즉, 도 8에서는 제어신호(LDFF)가 3번 입력되고 리드 트레이닝신호(RDTR)가 3번 입력되어 라이트 명령과 리드 명령의 수가 매칭된다.
리셋 제어부(350)는 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)를 각각 비교한다. 만약, 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)의 로직 레벨이 서로 매칭되는 경우 리드 종료신호(RDTR_END)가 활성화되는 시점에서 리셋신호(RST)가 로직 로우 레벨로 출력된다.
예를 들면, 입력 스트로브신호(PIN_S<0:2>)가 모두 로직 "하이" 레벨로 배타적오아게이트(XOR<0:2>)에 입력되고, 출력 스트로브신호(POUT_S<0:2>)가 모두 로직 "하이" 레벨로 배타적오아게이트(XOR<0:2>)에 입력된다고 가정한다. 그러면, 배타적오아게이트(XOR<0:2>)는 하이 레벨의 입력 스트로브신호(PIN_S<0:2>)와 하이 레벨의 출력 스트로브신호(POUT_S<0:2>)를 각각 비교한다. 즉, 배타적오아게이트(XOR<0:2>)는 두 입력신호의 로직 레벨이 서로 같으면 조합신호(XOR_O<0:2>)를 로직 "로우" 레벨을 출력하고, 두 입력신호의 로직 레벨이 서로 다르면 조합신호(XOR_O<0:2>)를 로직 "하이" 레벨로 출력한다.
도 8의 실시예의 경우는 입력 스트로브신호(PIN_S<0:2>)와 출력 스트로브신호(POUT_S<0:2>)의 로직 레벨이 같으므로 리셋신호(RST)가 로직 "로우" 레벨로 출력된다. 리드 종료신호(RDTR_END)가 하이 레벨로 활성화되는 시점(Judge point)에서 리셋신호(RST)의 로직 레벨을 판단하여 리셋신호(RST)가 로직 "로우" 레벨인 경우 입출력되는 데이터의 위상이 서로 매칭되는 것으로 판단하여 노말 트레이닝 동작을 실행한다.
이때, 리셋신호(RST)의 로직 레벨을 판단하는 시점(Judge point)과 리드 종료신호(RDTR_END)가 활성화되는 시점은 일정 지연시간을 가질 수 있다. 즉, 리드 종료신호(RDTR_END)가 활성화된 이후에 일정 지연시간이 지난 후 리셋신호(RST)의 로직 레벨을 판단할 수 있다.
도 9는 비정상 동작시 리셋신호(RST)가 활성화되는 경우를 나타낸다. 즉, 도 9에서는 제어신호(LDFF)가 3번 입력되고 리드 트레이닝신호(RDTR)가 2번 입력되어 라이트 명령과 리드 명령의 수가 미스매칭된다.
리셋 제어부(350)는 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)를 각각 비교한다. 만약, 입력 스트로브신호(PIN_S<0:N>)와 출력 스트로브신호(POUT_S<0:N>)의 로직 레벨이 서로 상이한 경우 리드 종료신호(RDTR_END)가 활성화되는 시점에서 리셋신호(RST)가 로직 하이 레벨로 출력된다.
입력 스트로브신호(PIN_S<0:2>)가 "111"로 입력되고, 출력 스트로브신호(POUT_S<0:N>)가 "110"으로 입력되는 경우 두 신호의 로직 레벨이 미스매칭된다. 그러면, 리드 종료신호(RDTR_END)가 로직 하이 레벨로 활성화되는 시점에 동기하여 리셋신호(RST)가 로직 하이 레벨로 출력된다. 그러면, 플립플롭부(FU1, FU2 또는 FU3, FU4)가 모두 리셋 상태가 된다.
예를 들면, 입력 스트로브신호(PIN_S<0:2>)가 모두 로직 "하이" 레벨로 배타적오아게이트(XOR<0:2>)에 입력된다고 가정한다. 그리고, 출력 스트로브신호(POUT_S<0:2>)가 로직 "하이, 하이, 로우" 레벨로 배타적오아게이트(XOR<0:2>)에 각각 입력된다고 가정한다. 그러면, 배타적오아게이트(XOR<0:2>)는 입력 스트로브신호(PIN_S<0:2>)와 출력 스트로브신호(POUT_S<0:2>)를 각각 비교한다. 배타적오아게이트(XOR<0:1>)는 두 입력신호의 로직 레벨이 서로 같으므로 조합신호(XOR_O<0:1>)를 로직 "로우" 레벨을 출력한다. 하지만, 배타적오아게이트(XOR<2>)는 두 입력신호의 로직 레벨이 서로 다르므로 조합신호(XOR_O<2>)를 로직 "하이" 레벨로 출력한다.
도 9의 실시예의 경우는 입력 스트로브신호(PIN_S<2>)와 출력 스트로브신호(POUT_S<2>)의 로직 레벨이 다르므로 리셋신호(RST)가 로직 "하이" 레벨로 출력된다. 리드 종료신호(RDTR_END)가 하이 레벨로 활성화되는 시점(Judge point)에서 리셋신호(RST)의 로직 레벨을 판단하여 리셋신호(RST)가 로직 "하이" 레벨인 경우 입출력되는 데이터의 위상이 서로 틀어진 것으로 판단하여 트레이닝 동작을 리셋하게 된다.
이때, 리셋신호(RST)의 로직 레벨을 판단하는 시점(Judge point)과 리드 종료신호(RDTR_END)가 활성화되는 시점은 일정 지연시간을 가질 수 있다. 즉, 리셋신호(RST)의 로직 레벨을 판단하는 시점(Judge point) 이후에 일정 지연시간이 지난 후 리드 종료신호(RDTR_END)의 활성화 타이밍에 동기하여 리셋신호(RST)가 활성화된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 리드신호와 제어신호에 대응하여 복수의 제 1입력신호를 생성하고, 상기 리드신호와 리드 트레이닝신호에 대응하여 복수의 제 1출력신호를 출력하는 리드 트레이닝부;
    라이트신호와 라이트 트레이닝신호에 대응하여 복수의 제 2입력신호를 생성하고, 상기 라이트신호와 상기 리드 트레이닝신호에 대응하여 복수의 제 2출력신호를 출력하는 라이트 트레이닝부; 및
    선택신호에 대응하여 상기 복수의 제 1입력신호와 상기 복수의 제 1출력신호를 선택하거나 상기 복수의 제 2입력신호와 상기 복수의 제 2출력신호를 선택하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 생성하고, 상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 비교하여 리셋신호를 출력하는 리셋 제어부를 포함하고,
    상기 라이트 트레이닝부와 상기 리드 트레이닝부는 상기 리셋신호에 의해 리셋되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제어신호는 데이터가 입력되는 주기보다 느린 주기를 갖는 신호인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제어신호와 상기 라이트 트레이닝신호에 대응하여 리드 종료신호를 출력하고, 명령신호와 상기 라이트 트레이닝신호에 대응하여 라이트 종료신호를 출력하는 종료신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 리셋 제어부는
    상기 리드 종료신호의 활성화 시점에서 상기 리셋신호를 출력하거나 상기 라이트 종료신호의 활성화 시점에서 상기 리셋신호를 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서, 상기 종료신호 생성부는
    상기 제어신호와 상기 라이트 트레이닝신호에 대응하여 상기 리드 종료신호를 생성하는 리드 종료신호 생성부; 및
    상기 라이트 트레이닝신호와 상기 명령신호에 대응하여 상기 라이트 종료신호를 생성하는 라이트 종료신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 리드 트레이닝부는
    상기 리드신호와 상기 제어신호를 논리조합하는 제 1입력부;
    상기 제 1입력부의 출력에 대응하여 입력신호를 플립플롭시켜 상기 복수의 제 1입력신호를 순차적으로 출력하는 제 1플립플롭부;
    상기 제 1입력부의 출력신호와 상기 복수의 제 1입력신호를 각각 논리조합하여 복수의 제 3입력신호를 순차적으로 출력하는 제 1출력부;
    상기 리드신호와 상기 리드 트레이닝신호를 논리조합하는 제 2입력부;
    상기 제 2입력부의 출력에 대응하여 입력신호를 플립플롭시켜 상기 복수의 제 1출력신호를 순차적으로 출력하는 제 2플립플롭부; 및
    상기 제 2입력부의 출력신호와 상기 복수의 제 1출력신호를 각각 논리조합하여 복수의 제 3출력신호를 순차적으로 출력하는 제 2출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제 1입력부는 상기 리드신호와 상기 제어신호 중 어느 하나가 활성화되는 경우 출력신호를 활성화시키고,
    상기 제 2입력부는 상기 리드신호와 상기 리드 트레이닝신호 중 어느 하나가 활성화되는 경우 출력신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 제 1플립플롭부와 상기 제 2플립플롭부 각각은
    복수의 플립플롭을 포함하고 상기 복수의 플립플롭은 상기 리셋신호에 의해 리셋되는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제 1출력부는 상기 제 1입력부의 출력신호와 상기 복수의 제 1입력신호를 각각 낸드연산하는 복수의 낸드게이트를 포함하고,
    상기 제 2출력부는 상기 제 2입력부의 출력신호와 상기 복수의 제 1출력신호를 각각 낸드연산하는 복수의 낸드게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 라이트 트레이닝부는
    상기 라이트신호와 상기 라이트 트레이닝신호를 논리조합하는 제 3입력부;
    상기 제 3입력부의 출력에 대응하여 입력신호를 플립플롭시켜 상기 복수의 제 2입력신호를 순차적으로 출력하는 제 3플립플롭부;
    상기 제 3입력부의 출력신호와 상기 복수의 제 2입력신호를 각각 논리조합하여 복수의 제 4입력신호를 순차적으로 출력하는 제 3출력부;
    상기 라이트신호와 상기 리드 트레이닝신호를 논리조합하는 제 4입력부;
    상기 제 4입력부의 출력에 대응하여 입력신호를 플립플롭시켜 상기 복수의 제 2출력신호를 순차적으로 출력하는 제 4플립플롭부; 및
    상기 제 4입력부의 출력신호와 상기 복수의 제 2출력신호를 각각 논리조합하여 복수의 제 4출력신호를 순차적으로 출력하는 제 4출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제 3입력부는 상기 라이트신호와 상기 라이트 트레이닝신호 중 어느 하나가 활성화되는 경우 출력신호를 활성화시키고,
    상기 제 4입력부는 상기 라이트신호와 상기 리드 트레이닝신호 중 어느 하나가 활성화되는 경우 출력신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  12. 제 10항에 있어서, 상기 제 3플립플롭부과 상기 제 4플립플롭부 각각은
    복수의 플립플롭을 포함하고 상기 복수의 플립플롭은 상기 리셋신호에 의해 리셋되는 것을 특징으로 하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 제 3출력부는 상기 제 3입력부의 출력신호와 상기 복수의 제 2입력신호를 각각 낸드연산하는 복수의 낸드게이트를 포함하고,
    상기 제 4출력부는 상기 제 4입력부의 출력신호와 상기 복수의 제 2출력신호를 각각 낸드연산하는 복수의 낸드게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서, 상기 리셋 제어부는
    선택신호에 대응하여 상기 복수의 제 1입력신호와 상기 복수의 제 1출력신호를 선택하거나 상기 복수의 제 2입력신호와 상기 복수의 제 2출력신호를 선택하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 생성하는 선택부;
    상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 각각 논리조합하는 논리조합부;
    리드 종료신호와 라이트 종료신호 중 어느 하나가 활성화되는 경우 상기 논리조합부의 출력을 플립플롭시켜 출력하는 제 5플립플롭부; 및
    상기 제 5플립플롭부의 출력과 초기화신호를 논리조합하여 상기 리셋신호를 출력하는 리셋신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 논리조합부는
    상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 배타적오아연산하여 복수의 조합신호를 출력하는 복수의 배타적오아게이트; 및
    상기 복수의 조합신호를 오아연산하는 오아게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 1항에 있어서, 상기 리셋 제어부는
    상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 각각 비교하여 서로 상이한 경우 리드 종료신호와 라이트 종료신호 중 어느 하나가 활성화되는 시점에서 상기 리셋신호를 출력하는 것을 특징으로 하는 반도체 장치.
  17. 라이트신호, 리드신호, 제어신호, 라이트 트레이닝신호 및 리드 트레이닝신호를 생성하는 컨트롤러; 및
    리드 트레이닝 동작시 상기 리드신호와 상기 제어신호에 대응하여 복수의 입력 스트로브신호와 복수의 출력 스트로브신호를 출력하거나, 라이트 트레이닝 동작시 상기 라이트신호와 상기 라이트 트레이닝신호에 대응하여 상기 복수의 입력 스트로브 신호와 상기 복수의 출력 스트로브신호를 출력하며, 상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 비교하여 트레이닝 동작을 리셋시키기 위한 리셋신호를 출력하는 트레이닝 제어부를 포함하는 것을 특징으로 하는 시스템.
  18. 제 17항에 있어서, 상기 트레이닝 제어부는
    상기 리드신호와 상기 제어신호에 대응하여 복수의 제 1입력신호를 생성하고, 상기 리드신호와 상기 리드 트레이닝신호에 대응하여 복수의 제 1출력신호를 출력하는 리드 트레이닝부;
    상기 라이트신호와 상기 라이트 트레이닝신호에 대응하여 복수의 제 2입력신호를 생성하고, 상기 라이트신호와 상기 리드 트레이닝신호에 대응하여 복수의 제 2출력신호를 출력하는 라이트 트레이닝부;
    선택신호에 대응하여 상기 복수의 제 1입력신호와 상기 복수의 제 1출력신호를 선택하거나 상기 복수의 제 2입력신호와 상기 복수의 제 2출력신호를 선택하여 상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 생성하고, 상기 복수의 입력 스트로브신호와 상기 복수의 출력 스트로브신호를 비교하여 상기 리셋신호를 출력하는 리셋 제어부; 및
    상기 제어신호와 라이트 트레이닝신호에 대응하여 리드 종료신호를 출력하고, 명령신호와 상기 라이트 트레이닝신호에 대응하여 라이트 종료신호를 출력하는 종료신호 생성부를 포함하는 것을 특징으로 하는 시스템.
    상기 라이트 트레이닝부와 상기 리드 트레이닝부는 상기 리셋신호에 의해 리셋되는 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서, 상기 리셋 제어부는
    상기 리드 종료신호의 활성화 시점에서 상기 리셋신호를 출력하거나 상기 라이트 종료신호의 활성화 시점에서 상기 리셋신호를 출력하는 것을 특징으로 하는 시스템.
  20. 제 17항에 있어서, 상기 트레이닝 제어부의 출력 데이터를 래치하여 코어영역에 출력하는 래치부를 더 포함하는 것을 특징으로 하는 시스템.
KR1020160147307A 2016-11-07 2016-11-07 반도체 장치 및 이를 포함하는 시스템 KR20180050816A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160147307A KR20180050816A (ko) 2016-11-07 2016-11-07 반도체 장치 및 이를 포함하는 시스템
US15/488,900 US10127973B2 (en) 2016-11-07 2017-04-17 Training controller, and semiconductor device and system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160147307A KR20180050816A (ko) 2016-11-07 2016-11-07 반도체 장치 및 이를 포함하는 시스템

Publications (1)

Publication Number Publication Date
KR20180050816A true KR20180050816A (ko) 2018-05-16

Family

ID=62065128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160147307A KR20180050816A (ko) 2016-11-07 2016-11-07 반도체 장치 및 이를 포함하는 시스템

Country Status (2)

Country Link
US (1) US10127973B2 (ko)
KR (1) KR20180050816A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220246184A1 (en) * 2021-02-02 2022-08-04 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory
US20220244863A1 (en) * 2021-02-02 2022-08-04 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102674619B1 (ko) * 2018-07-11 2024-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11742006B2 (en) * 2021-02-02 2023-08-29 Nvidia Corporation Techniques for performing command address in interface training on a dynamic random-access memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045070B1 (ko) 2010-04-30 2011-06-29 주식회사 하이닉스반도체 반도체 메모리 장치와 반도체 메모리 장치를 포함하는 반도체 시스템 및 그 동작방법
JP5655555B2 (ja) * 2010-12-27 2015-01-21 富士通セミコンダクター株式会社 メモリインターフェース回路、メモリインターフェース方法、および電子機器
JP5733126B2 (ja) * 2011-09-15 2015-06-10 富士通セミコンダクター株式会社 メモリインタフェース回路及びタイミング調整方法
JP2013065372A (ja) * 2011-09-16 2013-04-11 Elpida Memory Inc 半導体装置およびそれを利用した情報処理システム
KR102101390B1 (ko) 2013-10-08 2020-04-17 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US9514420B2 (en) * 2014-08-15 2016-12-06 Rambus Inc. Strobe gating adaption and training in a memory controller
KR20170038977A (ko) * 2015-09-30 2017-04-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 기준전압 트레이닝 방법
KR102424896B1 (ko) * 2016-02-25 2022-07-26 에스케이하이닉스 주식회사 데이터 트레이닝 장치 및 이를 포함하는 반도체 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220246184A1 (en) * 2021-02-02 2022-08-04 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory
US20220244863A1 (en) * 2021-02-02 2022-08-04 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory
US11742007B2 (en) * 2021-02-02 2023-08-29 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory
US11809719B2 (en) * 2021-02-02 2023-11-07 Nvidia Corporation Techniques for performing write training on a dynamic random-access memory

Also Published As

Publication number Publication date
US10127973B2 (en) 2018-11-13
US20180130516A1 (en) 2018-05-10

Similar Documents

Publication Publication Date Title
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
KR100303775B1 (ko) 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
US7710799B2 (en) Circuit for generating data strobe in DDR memory device, and method therefor
KR100884604B1 (ko) 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
KR100942953B1 (ko) 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치
US8477543B2 (en) Data input circuit with a valid strobe signal generation circuit
US10482946B2 (en) Management of strobe/clock phase tolerances during extended write preambles
KR20090093512A (ko) 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
US7230864B2 (en) Circuit for generating data strobe signal of semiconductor memory device
KR102403339B1 (ko) 데이터 정렬 장치
US20210091772A1 (en) Signal generation circuit and a semiconductor apparatus using the signal generation circuit
KR20180050816A (ko) 반도체 장치 및 이를 포함하는 시스템
CN111161787A (zh) 半导体存储器件及其操作方法
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US7773709B2 (en) Semiconductor memory device and method for operating the same
US9299399B2 (en) Semiconductor devices including pipe latch units and system including the same
KR100800382B1 (ko) 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
US7995406B2 (en) Data writing apparatus and method for semiconductor integrated circuit
US10256795B1 (en) Pipelined latches to prevent metastability
TW202341146A (zh) 半導體裝置、記憶體裝置以及記憶體系統
KR20050064035A (ko) 파이프 래치 회로
KR20050039236A (ko) 라스 액티브 레이턴시 기능 수행 회로, 그것에 관한 방법,및 그 회로를 포함하는 동기식 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal