KR100942953B1 - 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 간략화된 구성의 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 1비트씩 래치하는 래치부; 및 스트로브 신호에 응하여 상기 래치부에 래치되는 훈련 패턴 데이터를 로드하는 버퍼부를 포함하는 데이터 전달 회로를 제공한다.
읽기 훈련, 훈련 패턴 로드, 래치, 버퍼

Description

데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치{DATA TRANSMISSION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 간략화된 구성의 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는, 중앙 처리 장치(CPU) 및 그래픽 처리 장치(Graphic Processing Unit, GPU) 등의 데이터 처리 장치의 읽기 명령에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스에 대응하는 위치의 데이터를 출력한다. 또한 반도체 메모리 장치는, 상기 데이터 처리 장치의 쓰기 명령에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스에 대응하는 위치에 상기 데이터 처리 장치로부터 입력되는 데이터를 기록한다. 이러한 반도체 메모리 장치의 쓰기 및 읽기 동작은 고속으로 수행될 필요가 있다.
일반적으로, 쓰기 및 읽기 동작이 고속으로 수행될수록 반도체 메모리 장치 의 동작 성능이 좋은 것으로 평가된다. 특히 이미지와 같은 많은 양의 데이터를 처리하는 반도체 메모리 장치의 데이터 출력을 위한 소요 시간은 매우 중요한 성능 지표이다. 아울러, 반도체 메모리 장치로부터 출력된 데이터가 정확하게 전달될수록 상기 시스템은 안정적으로 동작한다.
도1은 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도이다. 도1은 고속 반도체 메모리 장치, 예를 들어 그래픽용 반도체 메모리 장치인 DRAM과 GPU의 클럭과 데이터를 나타낸다.
도시된 바와 같이, 반도체 메모리 장치는 GPU의 읽기 명령에 대응하는 데이터(DRAM DATA)를 메모리 클럭(DRAM clock)의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 출력한다. 또한, GPU는 그래픽 클럭(GPU clock)의 상승 에지(rising edge) 및 하강 에지(falling edge)에서 데이터를 판독한다. 이때, 반도체 메모리 장치로부터 출력된 데이터의 유효 윈도우 내에 GPU 클럭의 상승 및 하강 에지가 존재하여야 GPU가 정확히 데이터를 전달받을 수 있다. 상기 유효 윈도우는 도면에서 UI로 표시되었다.
데이터 전달 과정에서 반도체 메모리 장치와 GPU 사이에 존재하는 물리적 요인으로 인해 데이터 지연(DELAY)이 발생한다. 반도체 메모리 장치는 메모리 클럭(DRAM clock)의 에지에 동기화하여 데이터를 출력하지만, GPU는 전달되는 데이터의 유효 윈도우 내, 바람직하게는 유효 윈도우의 중앙에 그래픽 클럭(GPU clock)의 에지가 위치되어야 정확하게 데이터를 수신할 수 있다. 따라서, 메모리 클럭(DRAM clock)과 그래픽 클럭(GPU clock)의 바람직한 위상차는 [0.5*UI]이고, 따라서 바람직한 데이터 지연은 [DELAY +0.5*UI]이다. 결국, 도시된 것처럼 반도체 메모리 장치와 GPU 간의 상이한 클럭 환경으로 인해, 전달되는 데이터와 당해 데이터를 인식하기 위한 클럭 즉, 데이터 트리거(trigger) 신호간의 불일치가 존재한다.
이러한 불일치를 극복하고 안정된 동작을 위해, 반도체 메모리 장치를 포함하는 시스템에서 반도체 메모리 장치와 GPU간 지연 시간이 사전에 규정된다. 예를 들어, 읽기 스트로브 신호(RDQS) 및 쓰기 스트로브 신호(WDQS)와 같은 별도의 기준 신호가 정의된다.
상기 정의에 따른 파라미터의 값이나 관련 정보들은 사전에 규정되어 있기 때문에, 실제 구현된 시스템에서 예상치 않은 동작 환경의 변화가 발생할 경우에는 정상적인 데이터 전달이 보장되지 않는다. 특히, 고속 동작 시스템에서 유효 데이터 윈도우는 점점 작아지고 반도체 메모리 장치와 GPU간에 교환되는 데이터가 증가함에 따라 안정적인 데이터 전달은 점점 어려워진다.
최근의 반도체 메모리 장치와 GPU는 데이터 훈련(data training)을 통해 종래의 문제점을 극복하고 고속 데이터 전달을 수행한다. 여기서, 데이터 훈련은 읽기와 쓰기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반도체 메모리 장치 사이에 미리 약속된 훈련 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술이다.
최근에 제안되고 있는 그래픽용 반도체 메모리 장치는 4Gbps 이상의 고속 데이터 전송을 위해 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 그래픽용 반도체 메모리 장치는 데이터 훈련을 수행한다.
본 발명은 고속 동작을 보장하기 위해 수행되는 읽기 훈련(read training)에 필요한 훈련 패턴을 임시 저장하는 레지스터가 제거되고, 상기 훈련 패턴을 전달하는 라인의 개수가 감소된 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 1비트씩 래치하는 래치부; 및 스트로브 신호에 응하여 상기 래치부에 래치되는 훈련 패턴 데이터를 로드하는 버퍼부를 포함하는 데이터 전달 회로를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 제어 신호에 기초하여 상기 훈련 패턴 로드 명령과 함께 외부로 부터 입력되는 훈련 패턴 데이터가 버퍼로 로드될 위치를 나타내는 위치 신호를 생성하는 디코더부; 상기 제어 신호에 기초하여 스트로브 신호를 생성하는 스트로브 신호 생성부; 및 상기 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 상기 위치 신호에 응하여 1비트씩 래치하며 상기 스트로브 신호에 응하여 상기 래치된 훈련 패턴 데이터를 상기 버퍼로 로드하는 데이터 전달 회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 고속 동작을 보장하기 위해 수행되는 읽기 훈련에 필요한 훈련 패턴을 임시 저장하는 레지스터를 제거하고, 상기 훈련 패턴을 전달하는 라인의 개수가 감소시킴으로써 간략한 구성의 데이터 전달 회로 및 반도체 메모리 장치를 제공할 수 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관 점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도2는 고속 반도체 메모리 장치의 데이터 훈련 순서를 나타내는 흐름도이다.
최근에 제안되고 있는 그래픽용 반도체 메모리 장치는 고속 동작의 신뢰성을 보장하기 위해서 데이터 훈련을 수행한다. 예를 들어, 그래픽용 반도체 메모리 장치인 GDDR(Graphic DDR)5는 도2에 도시된 바와 같이 어드레스 훈련(address training), 클럭 정렬 훈련(WCK2CK alignment training), 읽기 훈련 및 쓰기 훈련(write training)의 순서로 데이터 훈련을 수행한다.
어드레스 훈련은 반도체 메모리 장치의 어드레스 핀으로 입력되는 데이터의 셋업/홀드(setup/hold) 시간과 호스트 클럭(HCLK)을 정렬시키기 위한 훈련이다. 반도체 메모리 장치는 어드레스 핀을 통해 명령어, 어드레스, 및 모드 레지스터 셋 코드를 수신하며, 어드레스 핀으로 입력되는 데이터의 셋업/홀드 시간이 정렬되어야 올바른 명령어 및 어드레스 전달 및 모드 레지스터 세팅이 수행될 수 있기 때문에 어드레스 훈련이 가장 먼저 수행된다. 여기서, 호스트 클럭(HCLK)은 명령어 및 어드레스의 교환 과정에서 이용되는 클럭이다.
다음으로, 데이터 클럭(WCK)과 시스템 클럭(CLK)을 정렬하기 위한 클럭 정렬 훈련(WCK2CK alignment training)이 수행된다.
도3은 고속 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도이다.
고속 반도체 메모리 장치의 일예는 시스템 클럭(CLK)의 1주기(1tck) 동안 4개의 데이터를 입력 혹은 출력하는 Quad Data Rate(QDR) 반도체 메모리 장치이다. QDR 반도체 메모리 장치는 시스템 클럭(CLK) 주기(tck=1ns)의 4배인 4Gbps의 속도로 데이터를 전달한다.
도시된 바와 같이, 반도체 메모리 장치와 데이터 처리 장치를 포함한 시스템은 상이한 주파수의 클럭을 사용한다. 데이터 클럭(WCLK)은 시스템 클럭(CLK)보다 두 배의 주파수를 가지는 클럭으로서, 데이터 전달의 기준이 되며, 시스템 클럭(CLK)은 명령 및 주소 전달의 기준이다. GPU는 반도체 메모리 장치로부터 출력된 데이터(D0 ~ D7)를 데이터 클럭(WCLK)의 상승 및 하강 에지에 동기하여 수신한다.
반도체 메모리 장치 및 GPU는 데이터 클럭(WCLK)의 상승 및 하강 에지에서 데이터를 식별하기 때문에 데이터 클럭(WCLK)의 상승 및 하강 에지는 유효 윈도우 내에 존재해야 한다. 따라서, 데이터 전달에 있어 동작 마진은 유효 윈도우의 크기, 예를 들어 [0.25*tck]이다. 즉 시스템 클럭(CLK)의 동작 주파수가 높아질수록 GPU의 데이터 수신이 어려워진다. 이러한 반도체 메모리 장치와 데이터 처리 장치의 고속 동작을 보장하기 위해 읽기 훈련 및 쓰기 훈련이 필요하다. 한편, 데이터 클럭(WCK)은 읽기 동작 타이밍에 영향을 미치기 때문에 읽기 훈련 이전에 클럭 정렬 훈련(WCK2CK alignment training)을 통해 데이터 클럭(WCK)과 시스템 클럭(CLK)이 정렬될 필요가 있다.
다시 도2로 돌아와, 데이터 클럭(WCK)과 시스템 클럭(CLK)이 정렬된 이후에는 읽기 훈련이 수행된다. 읽기 훈련을 통해, 데이터 클럭(WCK)과 데이터간의 셋업/홀드 시간이 정렬된다. 읽기 훈련에 필요한 훈련 데이터(training data) 즉 훈련 패턴은 셋업/홀드 시간이 보장된 어드레스 핀으로 입력되어 데이터 입출력 회로를 통해 데이터 핀으로 전달된다.
데이터 클럭(WCK)과 데이터간의 셋업/홀드 시간이 정렬된 이후에는 쓰기 데이터(write data)의 셋업/홀드 시간 정렬을 위한 쓰기 훈련이 반도체 메모리 장치에 의해 수행된다. 쓰기 훈련에서, 데이터 핀으로 입력되는 쓰기 데이터가 쓰기 경로(write path)에서 병렬화(parallelisation)되어 읽기 경로(read path)를 통해 전달된다.
이처럼, 쓰기 훈련에서 읽기 경로(read path)가 이용되기 때문에 쓰기 훈련 이전에 읽기 동작이 보장되어야 하며 따라서 읽기 훈련이 쓰기 훈련에 선행된다.
읽기 훈련을 통해 데이터 클럭(WCK)과 데이터간의 셋업/홀드 시간이 정렬되면 시스템 클럭(CLK)에 맞춰 출력되는 읽기 데이터(read data)는 DLL 없이도 식별될 수 있다.
도4는 고속 반도체 메모리 장치의 읽기 훈련을 설명하기 위한 순서도이다.
반도체 메모리 장치와 데이터 처리 장치 간 수행되는 읽기 훈련은 반도체 메모리 장치에서 훈련을 위한 훈련 패턴이 로드되는 과정과, 반도체 메모리 장치에 의해 독출된 훈련 패턴이 비교되는 과정으로 구분된다. 훈련 패턴의 로드는 훈련 패턴 로드 명령(LDFF)에 의해 수행되며 훈련 패턴의 비교를 위한 훈련 패턴의 독출은 읽기 훈련 명령(RDTR)에 의해 수행된다. 훈련 패턴의 비교는 읽기 훈련 명령(RDTR)에 의해 독출된 훈련 패턴을 사용하여 GPU에 의해 수행된다
보다 구체적으로, 도4에 도시된 바와 같이, 읽기 훈련은 훈련 패턴을 로딩하는 단계(S401), 훈련 패턴을 전송하는 단계(S403), 데이터 클럭(WCLK)의 에지를 유효 윈도우 내에 정렬시키는 단계(S405, S407, S409), 데이터 클럭(WCLK)의 스트로브 시점을 훈련 패턴의 첫번째 유효 윈도우에 정렬시키는 단계(S411, S413)를 포함한다.
훈련 패턴을 로딩하는 단계(S401)는 GPU로부터 전송되는 훈련 패턴 로드 명령(LDFF)에 기초하여 반도체 메모리 장치에 의해 수행된다. GPU로부터 전송되는 훈 련 패턴이 반도체 메모리 장치에 의해 로드된다.
훈련 패턴을 전송하는 단계(S403)는 GPU로부터 전송되는 읽기 훈련 명령(RDTR)에 기초하여 반도체 메모리 장치에 의해 수행된다. GPU는 단계 S401에 의해 반도체 메모리 장치로 전송된 훈련 패턴과 반도체 메모리 장치로부터 전송된 훈련 패턴을 비교함으로써 읽기 데이터(read data)와 스트로브간의 오프셋을 확인할 수 있다.
반도체 메모리 장치는 다수 데이터 입출력 패드를 통해 훈련 패턴을 출력하는데, 모든 데이터 입출력 패드가 동일한 훈련 패턴을 출력할 수도 있고 서로 다른 훈련 패턴을 출력할 수도 있다.
단계 S405에서, 반도체 메모리 장치로부터 훈련 패턴을 수신한 GPU는 데이터 클럭(WCLK)의 에지가 유효 윈도우 내에 위치하는지 여부를 확인한다. 확인 결과 데이터 클럭(WCLK)의 에지의 위상이 늦다면 단계 S407로 분기하여 당해 위상을 앞당기고, 데이터 클럭(WCLK)의 에지의 위상이 앞선다면 단계 S409로 분기하여 당해 위상을 지연시킨다.
훈련 패턴을 전송하는 단계(S403)와, 데이터 클럭(WCLK)의 에지를 유효 윈도우 내에 정렬시키는 단계(S405, S407, S409)가 반복적으로 수행되어 데이터 클럭(WCLK)의 에지가 유효 윈도우 내에 위치하게 되면, 단계 S411에서 GPU는 데이터 클럭(WCLK)의 스트로브 시점이 훈련 패턴의 첫번째 유효 윈도우에 위치하는지 여부를 확인한다. 확인 결과 데이터 클럭(WCLK)의 스트로브 시점이 훈련 패턴의 첫번째 유효 윈도우에 위치하지 않는다면 단계 S413으로 분기하여 데이터 클럭(WCLK)의 스 트로브 시점을 훈련 패턴의 첫번째 유효 윈도우에 정렬시킨다.
도5는 도4에 도시된 읽기 훈련의 결과를 설명하기 위한 파형도이다.
도시된 바와 같이, 읽기 훈련 전에는 데이터 클럭(WCLK)의 에지가 훈련 패턴(D0 ~ D7)의 유효 윈도우 내에 위치하지 않을 뿐만 아니라 데이터 클럭(WCLK)의 스트로브 시점이 첫번째 데이터(D0)의 유효 윈도우와 정렬되어 있지도 않다. 따라서, GPU의 훈련 패턴(D0 ~ D7)의 안전한 수신이 보장되지 않는다. 여기서, 훈련 패턴(D0 ~ D7)의 유효 윈도우 중앙으로부터 현재 데이터 클럭(WCLK)의 스트로브 시점까지의 시간 차가 'A'로 표시되어 있다.
훈련 패턴을 전송하는 단계(S403)와, 데이터 클럭(WCLK)의 에지를 유효 윈도우 내에 정렬시키는 단계(S405, S407, S409)가 반복적으로 수행되어 'A'의 시간 차에 대응하는 만큼 데이터 클럭(WCLK)의 위상이 조정됨으로써 데이터 클럭(WCLK)의 에지가 유효 윈도우 내에 위치하게 된다. 그러나, 여전히 데이터 클럭(WCLK)의 스트로브 시점은 훈련 패턴의 첫번째 데이터(D0)의 유효 윈도우에 정렬되어 있지 않다. 여기서, 첫번째 데이터(D0)의 유효 윈도우 중앙으로부터 현재 데이터 클럭(WCLK)의 스트로브 시점과 시간 차가 'B'로 표시되어 있다.
이후, 단계 S411 및 S413가 수행되면 데이터 클럭(WCLK)의 스트로브 시점은 훈련 패턴의 첫번째 데이터(D0)의 유효 윈도우에 정렬된다. 따라서 GPU는 데이터 클럭(WCLK)의 반주기 간격으로 훈련 패턴(D0 ~ D7)을 전달받을 수 있게 된다.
이상에서 설명된 바와 같이, 읽기 훈련은 훈련 패턴 로드 명령(LDFF) 및 읽기 훈련 명령(RDTR)의 조합으로 수행된다. 반도체 메모리 장치는 어드레스 핀을 통해 훈련 패턴 로드 명령(LDFF)과 함께 전달되는 훈련 패턴을 버퍼(FIFO)로 로드하며, 읽기 훈련 명령(RDTR)에 따라 버퍼(FIFO)로 로드된 훈련 패턴을 데이터 경로를 통해 출력한다. 여기서, 훈련 패턴 로드 명령(LDFF)에 따른 훈련 패턴의 로드는 통상의 읽기 동작과 달리 추가적인 회로 구성이 요구되는데, 이는 어드레스 핀을 통해 수신된 훈련 패턴이 데이터 경로를 통해 전달되어야 하기 때문이다.
도6은 훈련 패턴 로드 명령(LDFF)에 따른 훈련 패턴 로드를 설명하는 개념도, 도7은 훈련 패턴 로드를 설명하기 위한 타이밍도이다.
도6 및 도7에 도시된 바와 같이, 읽기 훈련에 필요한 훈련 패턴은 훈련 패턴 로드 명령(LDFF)과 함께 반도체 메모리 장치의 어드레스 핀으로 입력된다. 훈련 패턴 로드 명령(LDFF)은 상기 호스트 클럭(HCLK)의 상승 에지에 동기되어 입력되며, 상기 훈련 패턴은 상기 호스트 클럭(HCLK)의 상승 에지 및 하강 에지에 동기되어 입력된다. 도6 및 도7에서 읽기 훈련에 필요한 훈련 패턴은 예시적으로 10개 비트 즉 A0 ~ A7, A9 및 BA3 또는 ADD로 표시된다.
전술된 바와 같이, 읽기 훈련에서 훈련 패턴은 훈련 패턴 로드 명령(LDFF)에 따라 버퍼(FIFO)로 로드되며, 읽기 훈련 명령(RDTR)에 따라 버퍼(FIFO)로부터 데이터 입출력 회로를 통해 데이터 핀으로 출력된다. 도6은 어드레스 핀을 통해 입력되는 훈련 패턴(A0 ~ A7, A9 및 BA3)이 로드되는 버퍼(FIFO)와 데이터 전달 회로 (DQ0 ~ DQ7, DBI0 및 EDC0)의 대응 관계를 예시적으로 도시한다. N개 어드레스 핀을 통해 입력되는 훈련 패턴(A0 ~ A7, A9 및 BA3) 각각에 대응하는 버퍼(FIFO)는 M비트 프리패치(pre-fetch) 구조로서 N개의 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0) 각각에 포함되며 상기 버퍼(FIFO)를 통해 해당 데이터 핀으로 상응하는 훈련 패턴이 출력된다.
도6 및 도7은 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0) 각각에 대응하는 10비트(N=10)의 훈련 패턴이 8번(M=8)의 데이터 패턴 로드 명령(LDFF)으로써 버퍼(FIFO)에 프리패치되는 실시예를 도시한다.
훈련 패턴과 함께 입력되는 P비트의 제어 신호, 예를 들어 도6에서 버스트 어드레스(Burst Address) 또는 BA0 ~ BA2로 표시되는 제어 신호(P=3)는 훈련 패턴이 버퍼(FIFO)로 로드될 위치 정보를 포함한다. 예를 들어 상기 실시예에서, 개개의 훈련 패턴 로드 명령(LDFF)과 함께 입력되는 3비트 제어 신호에 의해 8비트의 훈련 패턴은 프리패치 구조의 버퍼(FIFO)에 순차 저장되도록 매핑된다. 따라서 프리패치 구조인 버퍼(FIFO)의 마지막 저장 위치에 대응하는 훈련 패턴 데이터는 예를 들어 [111]의 제어 신호와 함께 입력되며 따라서 상기 [111]의 제어 신호는 버퍼(FIFO) 1스테이지의 프리패치 완료를 나타낸다. 본 명세서에서는 버퍼(FIFO)의 마지막 저장 위치 정보를 나타내는 제어 신호, 예를 들어 상기 버퍼(FIFO) 1스테이지의 프리패치 완료를 의미하는 [111]의 제어 신호는 특히 버퍼 로드 신호(FIFO LOAD)라고 불리운다.
도7에 도시된 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)는 후술된다.
여기서, 본 명세서에서 설명되는 훈련 패턴이 전달되는 데이터 전달 회로 개수(N) 버퍼(FIFO)의 개수(L)와 프리패치 구조(M) 및 제어 신호 비트수(P)는 설계의 필요에 따라 다양하게 변화될 수 있음은 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에게 명백하다.
예를 들어, 도6에 도시된 바와 같이 훈련 패턴 로드 명령(LDFF)에 따라 버퍼(FIFO)로 로드되는 훈련 패턴 데이터, 예를 들어 A0는 4개의 데이터 입출력 회로(Byte0 ~ Byte3)로 전달될 수 있다. 이 경우, 각 훈련 패턴 데이터를 로드하는 버퍼(FIFO)의 개수는 데이터 입출력 회로(Byte0 ~ Byte3)에 대응하는 4개(L=4)이며, 훈련 패턴 데이터, 예를 들어 A0는 4개의 데이터 입출력 회로 각각의 서로 대응되는 데이터 전달 회로, 예를 들어 DQ0, DQ8, DQ16 및 DQ24로 전달될 수 있다. 각 훈련 패턴 데이터, 예를 들어 A0를 로드하는 버퍼(FIFO)는 각 데이터 전달 회로 DQ0, DQ8, DQ16 및 DQ24에 포함된다.
한편, 지금까지는 훈련 패턴이 훈련 패턴 로드 명령(LDFF)에 따라 버퍼(FIFO)로 로드되는 개념이 설명되었다. 그러나, 보다 구체적으로, 반도체 메모리 장치로 입력되는 훈련 패턴이 곧바로 버퍼(FIFO)로 로드되는 것은 아니며, 훈련 패턴은 임시 레지스터(temporary register)에 임시로 저장되었다가 한꺼번에 버퍼(FIFO)로 로드된다.
도8은 훈련 패턴 로드 동작을 설명하는 개념도이다.
도면에 도시된 바와 같이, 훈련 패턴을 로드하기 위한 구성은 임시 레지스 터(801), 어드레스 경로(803), 래치부(805), 및 버퍼부(807)이다.
먼저, 어드레스 핀을 통해 입력되는 훈련 패턴(A0 ~ A7, A9 및 BA3)은 임시 레지스터(801)에 임시 저장되며, 이러한 임시 저장 과정은 버퍼 로드 신호(FIFO LOAD)가 입력될 때까지 수행된다. 따라서, 필요한 임시 레지스터(801)의 크기는 N*M 비트이며, 상기 실시예의 경우 10*8 비트이다.
버퍼 로드 신호(FIFO LOAD)가 입력되면, 임시 레지스터(801)에 저장된 N*M 비트의 훈련 패턴이 N*M개 라인의 어드레스 경로(803)를 통해 한꺼번에 래치부(805)로 전달되고, 후속하여, 래치부(805)로 전달된 훈련 패턴이 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0) 각각의 버퍼부(807)로 로드된다. 래치부(805) 및 버퍼부(807)의 개수는 각각 N개, 예를 들어 도8에 도시된 실시예의 경우 10개이며, 상기 개수는 훈련 패턴이 전달될 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0)의 개수에 대응된다. 래치부(805) 및 버퍼부(807) 각각의 크기는 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0) 각각에 대하여 버퍼 로드 신호(FIFO LOAD)가 입력될 때까지 M번의 훈련 패턴 로드 명령(LDFF)과 함께 입력되어 버퍼(FIFO)로 프리패치되는 훈련 패턴의 크기인 M비트, 예를 들어 도8에 도시된 실시예의 경우 8비트에 대응된다.
전술된 바와 같이, 훈련 패턴은 버퍼 로드 신호(FIFO LOAD)가 입력될 때까지 임시 레지스터(801)에 임시 저장된 이후에 한꺼번에 N*M개 라인의 어드레스 경로(803)를 통해 래치부(805)로 전달되며, 임시 레지스터(801)와 래치부(805)간 N*M개 라인의 어드레스 경로(803)는 매우 길어 칩 면적의 많은 부분을 차지한다.
본 발명에 따르면, 임시 레지스터(801)를 제거하고 임시 레지스터(801)와 래치부(805)간 어드레스 경로(803)의 라인 수를 N*1개로 줄여 간략한 구성의 반도체 메모리 장치를 제공한다.
도9는 본 발명에 따른 반도체 메모리 장치의 훈련 패턴 로드 동작을 설명하는 개념도이다.
도면에 도시된 바와 같이, 훈련 패턴을 로드하기 위한 구성은 어드레스 경로(903), 래치부(905), 및 버퍼부(907)이다.
본 발명에 따르면 반도체 메모리 장치로 입력되는 훈련 패턴이 곧바로 버퍼부(907)로 로드되지 않는다는 점은 전술된 바와 같다.
그러나, 본 발명에 따르면 임시 레지스터(801)가 불필요하며, 어드레스 경로(903)는 N*1개의 라인으로 구성된다. 본 발명에 따르면, 데이터 전달 회로(DQ0 ~ DQ7, DBI0 및 EDC0) 각각에 대하여 훈련 패턴 로드 명령(LDFF)이 입력될 때마다 함께 입력되는 1비트의 훈련 패턴 데이터가 곧바로 래치부(905)로 전달되며, 이러한 전달 과정은 버퍼 로드 신호(FIFO LOAD)가 입력될 때까지 수행된다. 이후, 버퍼 로드 신호(FIFO LOAD)가 입력되면, 래치부(905)로 전달된 훈련 패턴이 버퍼부(907)로 로드된다.
전술된 바와 같이, 본 발명에 따르면 훈련 패턴 로드 명령(LDFF)이 입력될 때마다 함께 입력되는 1비트의 훈련 패턴 데이터가 곧바로 래치부(905)로 전달되기 때문에 임시 레지스터(801)가 불필요하며 어드레스 경로(803)의 라인 수가 N*1개로 감소되기 때문에 따라서 어드레스 경로의 라인 개수가 1/M로 감소된 구성의 반도체 메모리 장치를 제공한다.
도10은 본 발명에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리피터부(1001), 디코더부(1003), 스트로브 신호 생성부(1005) 및 데이터 입출력 회로(Byte0 및 Byte1, 각 1007 및 1009)를 포함한다. 여기서, 도10은 2개의 데이터 입출력 회로(1007 및 1009)가 16개 데이터 전달 회로(DQ0 ~ DQ15), 2개의 데이터 버스 반전 회로(DBI0, DBI1), 및 2개의 에러 검출 코드 회로(EDC0, EDC1)를 포함하는 실시예를 도시한다. 이 경우, 1개 훈련 패턴 데이터, 예를 들어 A0는 각 데이터 입출력 회로(1007 및 1009)의 서로 대응되는 데이터 전달 회로, 예를 들어 DQ0 및 DQ8로 전달될 수 있다.
데이터 전달 회로(DQ0 ~ DQ15), 데이터 버스 반전 회로(DBI0, DBI1) 및 에러 검출 코드 회로(EDC0, EDC1)은 모두 동일한 구조를 가지므로 상기 회로는 모두 본 명세서에서 데이터 전달 회로로 통칭될 수 있다. 버퍼부(907)는 각 데이터 전달 회로(DQ0 ~ DQ15, DBI0, EDC0, DBI1, EDC1)에 포함된다. 여기서, 설계상의 필요에 따라 4개의 데이터 입출력 회로(Byte0 ~ Byte3)를 포함하는 실시예도 자명하다는 점은 앞서 도6 관련 설명에서 언급된 바와 같다.
참고로, 데이터 버스 반전 회로(DBI0, DBI1)는 통상 반도체 메모리 장치가 출력하는 데이터가 반전된 데이터인지 여부를 나타내는 데이터 버스 반전(DBI, Data Bus Inversion) 정보를 출력한다. 에러 검출 코드 회로(EDC0, EDC1)는 통상 계속적으로 토클되는 신호인 에러 검출 코드(EDC, Error Detection Code)를 출력한다. DBI 및 EDC는 JEDEC의 초고속 메모리 장치와 관련하여 정의되어 있는 바, 상세한 설명은 생략된다.
리피터부(1001)는 훈련 패턴 로드 명령(LDFF)에 의해 생성되는 펄스 신호(LDFFEN), 어드레스 핀을 통해 입력되는 훈련 패턴 데이터(A0 ~ A7, A9, BA3) 및 제어 신호(BA0 ~ BA2)를 분배한다. 즉 각각의 훈련 패턴 데이터(A0 ~ A7, A9, BA3)는 데이터 입출력 회로(1007)의 데이터 전달 회로(DQ0 ~ DQ7, DBI0, EDC0)와 데이터 입출력 회로(1009)의 데이터 전달 회로(DQ8 ~ DQ15, DBI1, EDC1)로 전달되고, 펄스 신호(LDFFEN) 및 제어 신호(BA0 ~ BA2)는 디코더부(1003) 및 스트로브 신호 생성부(1005)로 전달된다. 도10의 실시예에서 리피터부(1001)는 동일한 훈련 패턴 데이터(A0 ~ A7, A9, BA3)를 복제하여 데이터 입출력 회로(1007, 1009) 각각으로 전달한다.
디코더부(1003)는 리피터부(1001)로부터 출력되는 펄스 신호(LDFFEN) 및 제어 신호(BA0 ~ BA2)에 기초하여 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)를 생성한다. 데이터 전달 회로(DQ0 ~ DQ15, DBI0, EDC0, DBI1, EDC1)는 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)에 기초하여 각 훈련 패턴 데이터(A0 ~ A7, A9, BA3)를 버퍼부(907)의 소정 위치에 로드한다.
스트로브 신호 생성부(1005)는 리피터부(1001)로부터 출력되는 펄스 신호(LDFFEN) 및 제어 신호(BA0 ~ BA2)에 기초하여 스트로브 신호(FIFO STROBE)를 생성한다. 데이터 전달 회로(DQ0 ~ DQ15, DBI0, EDC0, DBI1, EDC1)는 스트로브 신 호(FIFO STROBE)에 기초하여 래치부(905)에 저장된 훈련 패턴 데이터(A0 ~ A7, A9, BA3)를 버퍼부(907)로 전달한다.
도11은 도10에 도시된 디코더를 나타내는 회로도이다.
도면에 도시된 바와 같이, 디코더부(1003)는 리피터부(1001)로부터 출력되는 펄스 신호(LDFFEN) 및 제어 신호(BA0 ~ BA2)에 기초하여 위치 신호(LDFFSTBP0 ~ LDFFSTBP7) 각각을 생성하는 위치 신호 생성 회로를 포함한다. 일실시예로서 각 위치 신호 생성부는 펄스 신호(LDFFEN)를 입력 신호로 하는 피모스 트랜지스터와 펄스 신호(LDFFEN) 및 정 또는 부의 제어 신호(BA0 ~ BA2, BA0# ~ BA2#)를 입력 신호로 하는 엔모스 트랜지스터가 직렬로 접속된다. 피모스 트랜지스터의 드래인 단자에 인버터가 접속되며 상기 인버터로부터 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)가 출력된다.
펄스 신호(LDFFEN)는 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)의 디스에이블을 제어한다. 즉, 로우 레벨의 펄스 신호(LDFFEN)에 의해 피모스 트랜지스터가 턴온되면 모든 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)는 로우 레벨로 디스에이블된다. 펄스 신호(LDFFEN)가 하이 레벨로 인에이블된 상태에서는 정 또는 부의 제어 신호(BA0 ~ BA2, BA0# ~ BA2#)의 조합에 의해 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)가 인에이블된다. 예를 들어, 위치 신호(LDFFSTBP0)를 생성하는 위치 신호 생성 회로의 경우, 입력 신호는 부의 제어 신호(BA0# ~ BA2#)일 수 있다. 즉 부의 제어 신호(BA0# ~ BA2#)가 모두 하이 레벨 상태로 각 엔모스 트랜지스터로 입력되면 위치 신 호(LDFFSTBP0)가 하이 레벨로 인에이블된다. 이 경우, 나머지 위치 신호(LDFFSTBP1 ~ LDFFSTBP7)는 로우 레벨로 디스에이블된다.
정리하면, 도11에 도시된 각 위치 신호 생성 회로는 제어 신호(BA0 ~ BA2)에 따라 각 훈련 패턴 데이터(A0 ~ A7, A9, BA3)가 버퍼부(907)에 저장될 각 위치에 대응하는 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)를 배타적으로 인에이블시킨다.
위치 신호(LDFFSTBP0 ~ LDFFSTBP7)의 인에이블 타이밍은 도7에 도시된다.
도12는 도10에 도시된 스트로브 신호 생성부를 나타내는 회로도이다.
도면에 도시된 바와 같이 스트로브 신호 생성부(1005)는 위치 신호 생성 회로(1201), 제1멀티플렉서(1203), 스트로브 신호 생성 회로(1205) 및 지연부(1207)를 포함한다.
위치 신호 생성 회로(1201)는 버퍼부(907)의 마지막 저장 위치에 대응하는 위치 신호(LDFFSTBP7)를 생성한다.
제1멀티플렉서(1203)는 위치 신호(LDFFSTBP7)와 읽기 스트로브 펄스(ISOSTBA) 중 하나를 읽기 데이터 전달 제어 신호(LDFF_FLAG)에 대응하여 선택한다. 읽기 스트로브 펄스(ISOSTBA)는 반도체 메모리 장치의 일반적인 읽기 동작 과정에서 단위 셀로부터 출력된 데이터를 데이터 입출력 회로의 출력단으로 전달하기 위한 제어 신호이고, 데이터 로딩 플래그 신호(LDFF_FLAG)는 읽기 훈련 과정동안 활성화되는 신호다. 즉, 제1멀티플렉서(1203)는 반도체 메모리 장치가 정상적인 읽기 동작을 수행하는 경우에는 읽기 스트로브 펄스(ISOSTBA)를 출력하는 한편, 읽기 훈련 과정에서는 위치 신호(LDFFSTBP7)를 출력한다.
스트로브 신호 생성 회로(1205)는 제1멀티플렉서(1203)의 출력에 응하여 일정 시간동안 인에이블되는 스트로브 신호(FIFO STROBE)를 생성한다. 스트로브 신호(FIFO STROBE)의 인에이블 구간은 반도체 메모리 장치의 동작 환경에 따라 정해진다.
지연부(1207)는 위치 신호 생성 회로(1201)로부터 출력되는 위치 신호(LDFFSTBP7)를 소정 시간 지연시켜 제1멀티플렉서(1203)로 전달한다. 전술된 바와 같이, 도12에 도시된 일실시예에서 버퍼부(907)의 마지막 저장 위치에 대응하는 위치 신호(LDFFSTBP7)를 생성하는 제어 신호(BA0 ~ BA2)는 버퍼 로드 신호(FIFO LOAD)이다. 본 발명에 따르면 훈련 패턴 데이터는 버퍼 로드 신호(FIFO LOAD)가 입력될 때까지 래치부(905)에 저장되며, 버퍼 로드 신호(FIFO LOAD)가 입력되면 그 동안 래치부(905)에 저장된 훈련 패턴이 버퍼부(907)로 로드되는데, 버퍼 로드 과정은 버퍼 로드 신호(FIFO LOAD)에 따라 래치부(905)에 당해 훈련 패턴의 마지막 데이터가 저장된 이후에 수행되어야 한다. 따라서 버퍼 로드 과정이 소정 시간 이후에 수행되도록 지연부(1207)를 구비한다. 결과적으로 스트로브 신호(FIFO STROBE)는 버퍼 로드 신호(FIFO LOAD)에 따라 래치부(905)에 당해 훈련 패턴의 마지막 데이터가 저장된 이후에 인에이블된다.
위치 신호(LDFFSTBP7)와 스트로브 신호(FIFO STROBE)의 인에이블 타이밍은 도7에 도시된다.
도13은 도9에 도시된 래치와 버퍼를 나타내는 구성도로서, 예를 들어 도9 및 도10에 도시된 데이터 전달 회로(DQ0 ~ DQ15, DBI0, DBI1, EDC0, EDC1) 각각에 포함되는 래치부(905)와 버퍼부(907)를 도시한다.
도13의 래치부(905)를 구성하는 8개의 래치 회로(1301 ~ 1315)는 도9에 도시된 일실시예의 래치부(905)에서 0 내지 7로 표시된 래치 회로에 각각 대응된다. 도13에서 8개의 래치 회로(1301 ~ 1315)는 모두 동일한 구성이며, 다만, 래치 회로(1301 ~ 1315) 각각에 프리패치되는 8비트의 훈련 패턴 데이터, 예를 들어 데이터 전달 회로(DQ0)의 버퍼부(907)로 프리패치되는 8비트의 A0가 버퍼부(907)에 저장될 위치에 대응하는 위치 신호(LDFFSTBP0 ~ LDFFSTBP7) 각각은 래치 회로(1301 ~ 1305)로 각각 입력된다.
한편, 래치 회로(1301 ~ 1315)는 통상의 읽기 동작 과정에서 셀로부터 독출된 데이터(RGIOEV0 ~ RGIOEV3, RGIOOD0 ~ RGIOOD3)를 각각 버퍼부(907)의 소정 위치(RGIO_EV0 ~ RGIO_EV3, RGIO_OD0 ~ RGIO_OD3)로 전달한다.
도13에서 래치 회로(1301 ~ 1315) 각각으로 프리패치되는 8비트의 훈련 패턴 데이터, 예를 들어 데이터 전달 회로(DQ0)의 버퍼부(907)로 프리패치되는 8비트의 A0는 LDFFDO로 표시되며, 구체적으로 래치 회로(1301 ~ 1315)에 부의 훈련 패턴 데이터(LDFFDO#)가 저장된다.
예를 들어, 래치 회로(1301)는 부의 훈련 패턴 데이터(LDFFDO#)를 일시 저장하는 인버터 래치(1319)를 포함한다.
인버터 래치(1319)는 제2멀티플렉서(1317)로부터 선택적으로 출력되는 훈련 패턴 데이터(LDFFDO#) 또는 통상의 읽기 데이터(RGIOEV0#)를 일시 저장한다.
제2멀티플렉서(1317)는 위치 신호(LDFFSTBP0) 및 읽기 데이터 전달 제어 신호(PIN_SUM)에 기초하여 훈련 패턴 데이터(LDFFDO#) 또는 통상의 읽기 데이터(RGIOEV0#)를 선택적으로 인버터 래치(1319)로 전달한다. 읽기 데이터 전달 제어 신호(PIN_SUM)는 훈련 패턴이 로드되는 기간동안에 하이 레벨로 유지되는 신호이다.
제2멀티플렉서(1317)는 2개의 트랜스미션 게이트(1321, 1323)를 포함한다.
제1트랜스미션 게이트(1321)는 엔모스 트랜지스터의 입력단에 인버터를 포함며 읽기 데이터 전달 제어 신호(PIN_SUM)에 응하여 읽기 데이터(RGIOEV0#)를 인버터 래치(1319)로 전달한다. 읽기 데이터 전달 제어 신호(PIN_SUM)가 하이 레벨로 유지되는 훈련 패턴 로드 기간에는 읽기 데이터(RGIOEV0#)가 전달되지 않는다.
제2트랜스미션 게이트(1323)는 피모스 트랜지스터의 입력단에 인버터를 포함하며 위치 신호(LDFFSTBP0)에 응하여 훈련 패턴 데이터(LDFFDO#)를 인버터 래치(1319)로 전달한다. 위치 신호(LDFFSTBP0)가 하이레벨로 유지되는 동안 훈련 패턴 데이터(LDFFDO#)가 인버터 래치(1319)로 전달되어 일시 저장되는 한편 버퍼부(907)의 대응 위치(예를 들어 RGIO_EV0)로 전달된다.
제2멀티플렉서(1317)에 포함된 2개의 트랜스미션 게이트(1321, 1323) 각각은 인버터 래치(1319)와 함께 래치 회로를 구성한다. 즉, 읽기 데이터 전달 제어 신호(PIN_SUM)와 함께 선택적으로 인에이블되는 또는 위치 신호(LDFFSTBP0 ~ LDFFSTBP7)에 의해 각 훈련 패턴 데이터(A0 ~ A7, A9, BA3)가 버퍼부(907)의 대응 위치(RGIO_EV0 ~ RGIO_EV3, RGIO_OD0 ~ RGIO_OD3)로 전달된다. 예를 들어, 버퍼부(907)는 각 저장 위치(RGIO_EV0 ~ RGIO_EV3, RGIO_OD0 ~ RGIO_OD3)에 래치 회로를 포함할 수 있으며, 버퍼부(907)에 포함된 래치 회로는 트랜스미션 게이트(1323) 및 인버터 래치(1319)와 함께 플립플롭을 구성한다. 버퍼부(907)에 포함된 래치 회로는 스트로브 신호(FIFO STROBE)에 따라 인에이블되는 제어 신호(RDPINB)에 응답하여 래치 회로(1301 ~ 1315)로부터 전달되는 각 훈련 패턴 데이터(A0 ~ A7, A9, BA3)를 래치한다.
이로써, 버퍼부(907)는 훈련 패턴 데이터(A0 ~ A7, A9, BA3)를 훈련 패턴 로드 명령(LDFF)이 입력될 때마다 1비트씩 프리패치하는 래치부(905)를 통해 훈련 패턴을 로드한다. 버퍼부(907)로 로드된 훈련 패턴은 데이터 전달 회로(예를 들어, DQ0 ~ DQ15, DBI0, DBI1, EDC0, EDC1)를 통해 데이터 핀으로 출력된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1은 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도,
도2는 고속 반도체 메모리 장치의 데이터 훈련 순서를 나타내는 흐름도,
도3은 고속 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도,
도4는 고속 반도체 메모리 장치의 읽기 훈련을 설명하기 위한 순서도,
도5는 도4에 도시된 읽기 훈련의 결과를 설명하기 위한 파형도,
도6은 훈련 패턴 로드 명령(LDFF)에 따른 훈련 패턴 로드를 설명하는 개념도,
도7은 훈련 패턴 로드를 설명하기 위한 타이밍도,
도8은 훈련 패턴 로드 동작을 설명하는 개념도,
도9는 본 발명에 따른 반도체 메모리 장치의 훈련 패턴 로드 동작을 설명하는 개념도,
도10은 본 발명에 따른 반도체 메모리 장치를 나타내는 블럭도,
도11은 도10에 도시된 디코더를 나타내는 회로도,
도12는 도10에 도시된 스트로브 신호 생성부를 나타내는 회로도, 및
도13은 도9에 도시된 래치와 버퍼를 나타내는 구성도이다.

Claims (21)

  1. 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 1비트씩 래치하는 래치부; 및
    스트로브 신호에 응하여 상기 래치부에 래치되는 훈련 패턴 데이터를 로드하는 버퍼부
    를 포함하는 데이터 전달 회로.
  2. 제1항에 있어서,
    상기 스트로브 신호는
    상기 훈련 패턴 로드 명령과 함께 외부로부터 입력되며 상기 버퍼부의 1스테이지의 프리패치 완료를 나타내는 버퍼 로드 신호에 의해 인에이블되는
    데이터 전달 회로.
  3. 제1항에 있어서,
    상기 래치부는
    상기 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 제어 신호- 상기 제어 신호는 상기 훈련 패턴 데이터가 상기 버퍼부로 로드될 위치 정보를 포함함 -에 기초하여 생성되는 위치 신호에 따라 상기 훈련 패턴 데이터를 래치하는 래치 회로
    를 포함하는 데이터 전달 회로.
  4. 제3항에 있어서,
    상기 래치 회로는
    상기 위치 신호가 인에이블되면 상기 훈련 패턴 데이터를 통과시키는 제1트랜스미션 게이트; 및
    상기 제1트랜스미션 게이트로부터 통과되는 상기 훈련 패턴 데이터를 래치하는 인버터 래치
    를 포함하는 데이터 전달 회로.
  5. 제4항에 있어서,
    상기 래치 회로는
    상기 데이터 전달 회로의 읽기 훈련 기간동안 하이 레벨로 인에이블되는 읽기 데이터 전달 제어 신호가 디스에이블되면 통상의 읽기 데이터를 통과시키는 제2트랜스미션 게이트
    를 포함하되,
    상기 제2트랜스미션 게이트는 상기 인버터 래치의 입력단에 상기 제1트랜스 미션 게이트와 병렬로 접속되는
    데이터 전달 회로.
  6. 제3항에 있어서,
    상기 버퍼부는
    상기 래치부의 래치 회로에 대응하는 래치 회로
    를 포함하되,
    상기 버퍼부의 래치 회로는
    상기 스트로브 신호에 기초하여 상기 래치부의 래치 회로로부터 전달되는 훈련 패턴 데이터를 래치하는
    데이터 전달 회로.
  7. 제1항에 있어서,
    상기 래치부는
    상기 버퍼부의 프리패치 구조에 상응하는 수의 래치 회로를 포함하는
    데이터 전달 회로.
  8. 제1항에 있어서,
    상기 버퍼부는
    8비트 프리패치 구조인 데이터 전달 회로.
  9. 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 제어 신호에 기초하여 상기 훈련 패턴 로드 명령과 함께 외부로부터 입력되는 훈련 패턴 데이터가 버퍼로 로드될 위치를 나타내는 위치 신호를 생성하는 디코더부;
    상기 제어 신호에 기초하여 스트로브 신호를 생성하는 스트로브 신호 생성부; 및
    상기 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 상기 위치 신호에 응하여 1비트씩 래치하며 상기 스트로브 신호에 응하여 상기 래치된 훈련 패턴 데이터를 상기 버퍼로 로드하는 데이터 전달 회로
    를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 스트로브 신호 생성부는
    상기 제어 신호 중 상기 버퍼의 1스테이지의 프리패치 완료를 나타내는 버퍼 로드 신호에 의해 상기 스트로브 신호를 인에이블시키는
    반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 스트로브 신호 생성부는
    상기 버퍼 로드 신호에 기초하여 상기 버퍼 로드 신호와 함께 입력되는 훈련 패턴 데이터가 상기 버퍼로 로드될 위치를 나타내는 위치 신호를 생성하는 제1위치 신호 생성 회로;
    상기 제1위치신호 생성 회로에 의해 생성되는 위치 신호에 기초하여 상기 스트로브 신호를 생성하는 스트로브 신호 생성 회로
    를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 스트로브 신호 생성부는
    상기 제1위치신호 생성 회로에 의해 생성되는 위치 신호를 소정량 지연시키는 지연부
    를 더 포함하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 스트로브 신호 생성부는
    상기 제1위치신호 생성 회로에 의해 생성되는 위치 신호 및 읽기 스트로브 펄스 신호 중 어느 하나를 선택적으로 전달하는 제1멀티플렉서
    를 포함하되,
    상기 제1멀티플렉서는 상기 스트로브 신호 생성 회로의 입력단에 접속되는
    반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 디코더부는
    상기 제어 신호에 기초하여 상기 위치 신호를 인에이블시키는 다수의 위치 신호 생성 회로를 포함하는
    반도체 메모리 장치.
  15. 제9항에 있어서,
    상기 데이터 전달 회로는
    상기 훈련 패턴 데이터를 상기 훈련 패턴 로드 명령이 입력될 때마다 1비트씩 상기 위치 신호에 응하여 래치하는 래치부; 및
    상기 스트로브 신호에 응하여 상기 래치부에 래치되는 훈련 패턴 데이터를 로드하는 버퍼부
    를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 래치부는
    상기 위치 신호가 인에이블되면 상기 훈련 패턴 데이터를 통과시키는 제1트랜스미션 게이트; 및
    상기 제1트랜스미션 게이트로부터 통과되는 상기 훈련 패턴 데이터를 래치하는 인버터 래치
    를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 래치부는
    상기 반도체 메모리 장치의 읽기 훈련 기간동안 하이 레벨로 인에이블되는 읽기 데이터 전달 제어 신호가 디스에이블되면 통상의 읽기 데이터를 통과시키는 제2트랜스미션 게이트
    를 포함하되,
    상기 제2트랜스미션 게이트는 상기 인버터 래치의 입력단에 상기 제1트랜스미션 게이트와 병렬로 접속되는
    반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 버퍼부는
    상기 래치부의 래치 회로에 대응하는 래치 회로
    를 포함하되,
    상기 버퍼부의 래치 회로는
    상기 스트로브 신호에 기초하여 상기 래치부의 래치 회로로부터 전달되는 훈련 패턴 데이터를 래치하는
    반도체 메모리 장치.
  19. 제15항에 있어서,
    상기 래치부는
    상기 버퍼부의 프리패치 구조에 상응하는 수의 래치 회로를 포함하는
    반도체 메모리 장치.
  20. 제9항에 있어서,
    상기 반도체 메모리 장치는
    상기 훈련 패턴 로드 명령과 함께 입력되는 다수의 훈련 패턴 데이터 각각에 대응하도록 상기 데이터 전달 회로를 다수개 포함하는
    반도체 메모리 장치.
  21. 제9항에 있어서,
    상기 반도체 메모리 장치는
    상기 상기 훈련 패턴 로드 명령과 함께 입력되는 다수의 훈련 패턴 데이터 각각을 복제하는 리피터부
    를 더 포함하며,
    상기 리피터부에 의해 복제된 다수의 훈련 패턴 데이터 각각에 대응하도록 상기 데이터 전달 회로를 다수개 포함하는
    반도체 메모리 장치.
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