KR20090045495A - 클럭 조절회로 및 이를 포함하는 데이터 정렬회로 - Google Patents

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KR20090045495A
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Abstract

본 발명은 데이터 스트로브 신호와 같은 클럭을 조절하여 데이터 정렬에 있어서 오동작이 일어나지 않도록 하는 클럭 조절회로에 관한 것으로, 본 발명에 따른 클럭 조절회로는, 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아, 상기 라이징 스트로브 신호의 인에이블 구간이 상기 폴링 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 라이징 스트로브 신호를 출력하는 제1클럭 조절부를 포함한다.
데이터 스트로브 신호, 클럭, 데이터 정렬

Description

클럭 조절회로 및 이를 포함하는 데이터 정렬회로{Clock Controlling Circuit and Data Aligning Circuit including the same}
본 발명은 데이터 스트로브 신호(DQS)와 같은 클럭(clock)을 조절하는 클럭 조절회로 및 이를 포함하는 데이터 정렬회로에 관한 것으로, 더욱 자세하게는 라이징/폴링의 스트로브 신호가 서로 겹치는 것을 막아주는 클럭 조절회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭(clock)과 동기되어 동작할 수 있는 소위 동기식(synchronous) 메모리장치가 등장하였다.
처음 제안된 것을 메모리장치 외부로부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(Single Data Rate) 동기식 메모리장치이다.
그러나 SDR 동기식 메모리장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR: Double Data Rate) 동기식 메모리장치가 제안되었다.
디디알 동기식 메모리장치의 각 데이터 입출력핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR동기식 메모리장치에 비하여 최소한 두 배 이상의 대역폭(bandwidth)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기가 10ns 정도라면 상승 및 하강시의 시간(약 0.5*4=2ns)과 그밖의 스펙을 맞추기 위한 시간등을 빼면 실질적으로 약 6ns 이하의 시간동안 두 개의 데이터를 연속적으로 처리해야 하는데, 이러한 처리는 메모리장치의 내부에서 수행하기에 역부족이므로, 메모리장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리장치 내부에서는 클럭의 한쪽에지에 동기되는 두개의 데이터를 병렬로 처리하게 된다.
따라서 메모리장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
이를 위하여 디디알 메모리장치의 데이터 입력버퍼는 상승에지 및 하강에지에서 동기된 2비트의 데이터를 프리패치하고, 이를 메인 클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다.
그러나 중앙처리장치 등의 반도체 장치가 더욱 고속화되면서 메모리장치를 더 고속으로 동작시켜야 하는 요구가 생겼는데, 이를 위해서 4비트(DDR2) 또는 8비트(DDR3)의 데이터를 프리패치하여 메모리장치의 내부로 정달하는 데이터 정렬회로가 사용되고 있다.
한편, 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리장치의 외부의 중앙처리장치(CPU)나 메모리 컨트롤러(controller)에서 데이터와 함께 데이터를 스트로빙하기 위한 데이터 스트로브 신호(DQS: data strobe)가 함께 입력된다.
도 1은 종래의 반도체 메모리장치에 적용된 데이터 정렬회로를 도시한 도면이다.
도 1에 도시된 데이터 정렬회로(110)는 8비트 프리패치(8bit pre-fetch)를 동작을 수행하는 데이터 정렬회로(110)인데, 데이터 정렬회로(110)는 버퍼들(101, 102, 103)을 통해 데이터(DIN)와 데이터 스트로브 신호(DQS, DQSb)를 입력받고, 데이터 스트로브 신호(DQSR, DQSF)를 이용하여 직렬(serial)로 입력되는 데이터(DIN)를 병렬(parallel)로 정렬한다(W0~W7). 이러한 데이터 정렬회로(110)는 도면과 같이, D플립플롭들(111, 113, 118, 119, 120, 121)과 D래치들(112, 114, 115, 116, 117)을 포함하여 구성된다.
데이터 입력버퍼(101)는 데이터(DIN)를 버퍼링(buffering)하는데, 데이터(DIN)의 전압레벨과 기준전압(VREF)의 전압레벨을 비교하여 논리'하이', 논리'로우'의 데이터를 구분한다.
스트로브 버퍼들(102, 103)은 데이터 스트로브 신호(DQS)와 반전 데이터 스트로브 신호(DQSb)를 디퍼런셜(differential)하게 입력받아, 데이터 스트로브 신호(DQS)의 라이징(하이) 구간에서 인에이블 되는 라이징 스트로브 신호(DQSR)와 데이터 스트로브 신호(DQS)의 폴링(로우) 구간에서 인에이블 되는 폴링 스트로브 신호(DQSF)를 출력한다.
그리고 데이터 정렬회로(110) 내부의 D플립플롭들(111, 113)과 D래치들(112, 114, 115, 116, 117)은 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)를 이용하여 직렬로 입력되는 데이터를 병렬로(W0~W7) 정렬하며, 병렬로 정렬된 데이터들(W0~W7)은 입출력 센스앰프(131~138, IOSA: Input/Output SenseAmp)에 의해 글로벌 입출력 라인(GIO_00~07, Glibal I/O Line)으로 라이트(write)된다.
도 2는 데이터 정렬회로(110)의 동작을 나타내기 위한 타이밍도로 도 1과 도 2를 참조하여 데이터 정렬회로의 동작을 살펴본다.
8비트 프리패치의 라이트 동작은 직렬로 들어오는 8개의 데이터(D0~D7)를 마지막 데이터(D7)가 들어온 다음의 클럭에서 8개의 데이터(D0~D7)를 병렬로 정렬시켜 한꺼번에 8개의 데이터(D0~D7)를 라이트하는 동작이다.
라이징 스트로브 신호(DQSR)로는 데이터 스트로브 신호(DQS)의 라이징 에지 에 센터링(centering)되어 들어온 데이터(D0, D2, D4, D6)를, 폴링 스트로브 신호(DQSF)로는 데이터 스트로브 신호(DQS)의 폴링 에지에 센터링되어 들어온 데이터(D1, D3, D5, D7)를 각각 정렬하게 된다. 라이징에 들어온 데이터(D0, D2, D4, D6)를 정렬하는 과정과 폴링에 들어온 데이터(D1, D3, D5, D7)를 정렬하는 과정은 각각 독립적으로 이루어지며, 기본적인 동작방식은 동일하기 때문에 라이징 데이터(D0, D2, D4, D6)의 정렬을 가지고 데이터 정렬회로(110)의 동작을 살펴본다.
직렬로 입력되는 데이터(DIN)가 데이터 입력버퍼(101)를 통과해 D플립플롭(111)에 입력되면 라이징 스트로브 신호(DQSR)의 라이징 에지에서 각각 라이징 데이터만(D0, D2, D4, D6)을 R0에 싣는다. R0에 실린 데이터(D0, D2, D4, D6)는 D래치(112)에 의해 폴링 스트로브 신호(DQSF)가 '하이'일 때 래치되어 W6에 실린다. W6에 실린 데이터(D0, D2, D4, D6)는 D래치(114)에 의해 반클럭 쉬프트(shift)되어 R1에 실리고(D0, D2, D4), 이는 다시 D래치(116)에 의해 반클럭 쉬프트되어 W4에 실린다(D0, D2, D4). 한편, DCLK_BL8은 버스트길이 정보를 갖는 신호인데, 이 신호는 데이터가 들어온 시점으로부터 2클럭이 지난 후에 인에이블 되는 신호이다. 이 DCLK_BL8 신호에 의해 D플립플롭(118, 119)은 각각 W6, W4의 데이터를 래치해 W2에는 D2를 W0에는 D0을 실는다. 그 결과 W0, W2, W4, W6에는 각각 D0, D2, D4, D6의 데이터가 병렬로 실리게 된다. 그리고 데이터가 입력된 후 4클럭 후에 인에이블 되는 신호인 DINSTBp신호에 의해 W0,W2,W4,W6에 실린 데이터 D0, D2, D4, D6는 각각 글로벌 입출력라인 GIO_00, GIO_02, GIO_04, GIO_06으로 동시에 라이트(write)된다.
폴링 에지에 센터링되어 입력되는 데이터(D1, D3, D5, D7)의 정렬도 상술한 라이징 에지에 센터링되어 입력되는 데이터(D0, D2, D4, D6)의 정렬과 동일하게 이루어지며, 이에 대해서는 도 2의 타이밍도에서 상세히 도시하고 있으므로 이에 대한 더 이상의 상세한 설명은 생략하도록 한다.
도 3은 도 1의 D래치(112, 113, 115, 116, 117)의 상세 회로도이며, 도면을 보면 D래치는 패스게이트와 인어터래치로 구성됨을 확인할 수 있으며, 클럭단자(CLK, D래치에 따라 DQSR 또는 DQSF 입력)로 입력되는 신호가 '하이'일 때 열려 입력단자(IN)로 들어오는 데이터를 래치할 것이라는 것을 알 수 있다.
라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)는 각각 클럭의 반만큼의 펄스폭(puse width=1/2*tCK)을 가지고 있다. 그런데 라이징 스트로브 신호와 폴링 스트로브 신호는 게이트를 거치면서 또는 회로의 여러가지 요소들에 의해 각각 펄스 폭이 늘어날 수도 있다. 그렇게 되면 패스게이트와 인버터래치로 구성된 D래치는 데이터를 제대로 쉬프트 시키는 것이 불가능해진다.
도 4는 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스 폭이 넓어짐으로 인해 생기는 문제점을 도시한 도면이다.
도면을 보면, 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스가 겹치는 구간이 발생해 D래치에서 데이터가 제대로 쉬프트하지 않는 것을 확인할 수 있으며, 최종적으로 W1~W7 단자에 올바른 데이터가 정렬되지 않는 현상을 확인할 수 있다.
상세하게 W0=D0, W1=D1, W2=D2, W3=D3, W4=D4, W5=D5, W6=D6, W7=D7이 각각 정렬되어야 하지만 도면을 보면 W4=D6, W0=D2, W1=D3 등으로 잘못된 데이터가 정렬되는 것을 확인할 수 있다. 이렇게 되면 반도체 메모리장치에는 올바른 데이터가 라이트되지 못하고, 잘못된 데이터가 라이트되며 반도체 장치의 라이트 동작에 있어서의 불량(fail)을 발생시키는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이징 스트로브 신호와 폴링 스트로브 신호의 펄스 폭에 변화가 생겨 서로 겹침으로써 발생하는 오동작을 방지하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 클럭 조절회로는, 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아, 상기 라이징 스트로브 신호의 인에이블 구간이 상기 폴링 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 라이징 스트로브 신호를 출력하는 제1클럭 조절부를 포함한다. 상기 클럭 조절회로는, 상기 라이징 스트로브 신호와 상기 폴링 스트로브 신호를 입력받아, 상기 폴링 스트로브 신호의 인에이블 구간이 상기 라이징 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 폴링 스트로브 신호를 출력하는 제2클럭 조절부를 더 포함하여 실시될 수 있다.
상기 제1클럭 조절부는, 상기 라이징 스트로브 신호가 인에이블 되고 상기 폴링 스트로브 신호가 디스에이블 되면 상기 조정된 라이징 스트로브 신호를 인에이블 하여 출력하는 것을 특징으로 할 수 있다. 또한, 상기 제2클럭 조절부는, 상기 폴링 스트로브 신호가 인에이블 되고 상기 라이징 스트로브 신호가 디스에이블 되면 상기 조정된 폴링 스트로브 신호를 인에이블 하여 출력하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 클럭 조절회로는, 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아, 상기 폴링 스트로브 신호의 인에이블 구간이 상기 라이징 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 폴링 스트로브 신호를 출력하는 클럭 조절부를 포함한다.
즉, 본 발명은 상기 일실시예에서의 제1클럭 조절부만 또는 제2클럭 조절부만을 포함하여 실시될 수 있으며, 제1클럭 조절부와 제2클럭 조절부를 모두 포함하여 실시될 수도 있다.
본 발명에 일실시예에 따른 데이터 정렬회로는, 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아 각각의 신호와 동일한 논리값을 가지되, 두 신호가 모두 인에이블 되는 구간이 없도록 조정하여 조정된 라이징 스트로브 신호와 조정된 폴링 스트로브 신호를 출력하는 클럭 조절회로; 및 직렬로 입력되는 데이터를 상기 조정된 라이징 스트로브 신호와 상기 조정된 폴링 스트로브 신호에 동기하여 병렬로 정렬하는 데이터 정렬부를 포함한다.
상기 클럭 조절회로는, 상기 라이징 스트로브 신호가 인에이블 되고, 상기 폴링 스트로브 신호가 디스에이블되면 상기 조정된 라이징 스트로브 신호를 인에이블하여 출력하는 제1클럭 조절부; 및 상기 폴링 스트로브 신호가 인에이블 되고, 상기 라이징 스트로브 신호가 디스에이블되면 상기 조정된 폴링 스트로브 신호를 인에이블하여 출력하는 제2클럭 조절부를 포함하는 것을 특징으로 할 수 있다.
라이징 스트로브 신호와 폴링 스트로브 신호는 소정 동작의 기준이 되기 위 한 일종의 클럭이다. 따라서 본 발명은 데이터 스트로브 신호만이 아닌 일반적인 클럭들의 펄스 폭이 겹치지 않게 하는 클럭 조절회로로 응용될 수 있다.
이러한 경우 본 발명에 따른 클럭 조절회로는, 소정 동작의 기준이 되는 제1클럭과 제2클럭을 입력받아, 상기 제1클럭의 인에이블 구간이 상기 제2클럭의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 제1클럭을 출력하는 제1클럭 조절부를 포함한다.
상기 클럭 조절회로는, 상기 제1클럭과 상기 제2클럭을 입력받아, 상기 제2클럭의 인에이블 구간이 상기 제1클럭의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 제2클럭을 출력하는 제2클럭 조절부를 더 포함하는 것을 특징으로 할 수 있다.
상기 제1클럭 조절부는, 상기 제1클럭이 인에이블 되고 상기 제2클럭이 디스에이블 되면 상기 조정된 제1클럭을 인에이블 하여 출력하는 것을 특징으로 할 수 있다. 또한, 상기 제2클럭 조절부는, 상기 제2클럭이 인에이블 되고 상기 제1클럭이 디스에이블 되면 상기 조정된 제2클럭을 인에이블 하여 출력하는 것을 특징으로 할 수 있다.
역시 이 경우의 클럭 조절회로도 제1클럭 조절부만 또는 제2클럭 조절부만을 포함하여 실시될 수도 있으며, 제1클럭 조절부와 제2클럭 조절부를 모두 포함하여 실시될 수도 있다.
본 발명에 따른 클럭 조절회로는, 라이징 스트로브 신호(또는 제1클럭)와 폴링 스트로브 신호(또는 제2클럭)의 인에이블 구간이 겹치지 않도록 조절한다. 따라서 라이징 스트로브 신호와 폴링 스트로브 신호에 따라 동작하는 회로들의 동작 타이밍이 서로 틀어져 오동작이 일어나는 것을 방지해 준다.
특히, 클럭 조절회로가 데이터 정렬회로에 적용되게 되면 데이터 정렬회로는 데이터가 잘못 래치된다던지 잘못 쉬프트 된다던지 하는 오동작 없이 정확한 동작을 하게 된다는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 클럭 조절회로의 일실시예 구성도이다.
본 발명에 따른 클럭 조절회로는, 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF, 정확히는 DQSFb를 입력받지만 이는 결국 DQSF를 반전한 신호임)를 입력받아 라이징 스트로브 신호(DQSR)의 인에이블 구간이 폴링 스트로브 신호(DQSF)의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 라이징 스트로브 신호(DQSR_PW)를 출력하는 제1클럭 조절부(510); 및 라이징 스트로브 신호(DQSR, 정확히는 DQSRb이지만 이는 결국 DQSR을 반전한 신호임)와 폴링 스트로브 신호(DQSF)를 입력받아, 폴링 스트로브 신호(DQSF)의 인에이블 구간이 라이징 스트 로브 신호(DQSR)의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 폴링 스트로브 신호(DQSF_PW)를 출력하는 제2클럭 조절부(520)을 포함한다.
즉, 본 발명에 따른 클럭 조절회로는 라이징 스트로브 신호(DQSR)의 펄스 폭을 조절하는 제1클럭 조절부(510)와, 폴링 스트로브 신호(DQSF)의 펄스 폭을 조절하는 제2클럭 조절부(520)를 포함한다. 제1클럭 조절부(510)와 제2클럭 조절부(520)는 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스 폭이 서로 겹치지 않게 해주는 역할을 하며, 제1클럭 조절부(510) 또는 제2클럭 조절부(520) 하나만 사용되더라도 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 인에이블 구간은 겹치지 않는다. 충분한 마진(margin)을 갖고 두 신호가 서로 겹치지 않게 하려면 제1클럭 조절부(510)와 제2클럭 조절부(520) 모두를 사용하면 되고, 마진이 크게 중요하지 않은 경우에는 제1클럭 조절부(510) 또는 제2클럭 조절부(520) 중 하나만 사용해도 된다.
제1클럭 조절부(510)는, 라이징 스트로브 신호(DQSR)가 인에이블 되고, 폴링 스트로브 신호(DQSF)가 디스에이블 되면 조정된 라이징 스트로브 신호(DQSR_PW)를 인에이블하여 출력한다. 이러한 제1클럭 조절부(510)는, 라이징 스트로브 신호(DQSR)를 반전하는 제1인버터(511); 제1인버터(511)의 출력(DQSRb)을 다시 반전하는 제2인버터(512); 반전된 폴링 스트로브 신호(DQSFb)와 제2인버터(512)의 출력(DQSRd)을 논리조합해 출력하는 제1낸드게이트(513); 및 제1낸드게이트(513)의 출력을 반전하여 조정된 라이징 스트로브 신호(DQSR_PW)를 출력하는 제3인버터(514)를 포함하여 구성될 수 있다.
제1낸드게이트(513)가 라이징 스트로브 신호(DQSR)를 직접 입력받지 않고 인버터 2단(511, 512)을 거쳐 지연된 라이징 스트로브 신호(DQSRd)를 입력받게 구성한 것은 펄스 폭을 겹치지 않게 하는데 있어서 약간의 마진을 더 확보하기 위한 것으로, 인버터(511, 512)를 거칠지 안거칠지는 설계에 따라 얼마든지 변경 가능하다.
제2클럭 조절부(520)는, 폴링 스트로브 신호(DQSF)가 인에이블 되고, 라이징 스트로브 신호(DQSR)가 디스에이블 되면 조정된 폴링 스트로브 신호(DQSF_PW)를 인에이블하여 출력한다. 이러한 제2클럭 조절부(520)는, 폴링 스트로브 신호(DQSF)를 반전하는 제4인버터(521); 제4인버터(521)의 출력(DQSFb)을 다시 반전하는 제5인버터(522); 제1인버터(511)의 출력(DQSRb)과 제5인버터(522)의 출력(DQSFd)을 논리조합해 출력하는 제2낸드게이트(523); 및 제2낸드게이트(523)의 출력을 반전하여 조정된 폴링 스트로브 신호(DQSF_PW)를 출력하는 제6인버터(524)를 포함하여 구성될 수 있다.
제2낸드게이트(523)가 폴링 스트로브 신호(DQSF)를 직접 입력받지 않고 인버터 2단(521, 522)을 거쳐 지연된 폴링 스트로브 신호(DQSFd)를 입력받게 구성한 것은 펄스 폭을 겹치지 않게 하는데 있어서 약간의 마진을 더 확보하기 위한 것으로, 인버터(521, 522)를 거칠지 안거칠지는 설계에 따라 얼마든지 변경 가능하다.
도 6은 도 5의 클럭 조절회로의 각 노드 신호의 파형을 도시한 타이밍도인데, 이를 참조하여 클럭 조절회로의 동작을 살펴본다.
도면을 참조하면, 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF) 가 서로 인에이블 구간이 겹쳐서 입력되는 것을 확인할 수 있다.
그러나 제1클럭 조절부(510) 및 제2클럭 조절부(520)에 의해 그 펄스 폭이 조절되고, 클럭 조절회로를 통해 출력되는 조정된 라이징 스트로브 신호(DQSR_PW)와 조정된 폴링 스트로브 신호(DQSF_PW)는 동시에 인에이블 되는 구간이 없는 것을 확인할 수 있다.
도 5에는 본 발명에 따른 클럭 조절회로가 데이터 스트로브 신호(DQS)인 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스 폭을 조절하는 경우에 대해서 도시하였다. 하지만 본 발명의 클럭 조절회로는 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)가 서로 겹치지 않게 하는데만 사용될 수 있는 것이 아니다.
라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)는 데이터 정렬 동작을 위한 기준으로 사용되는 일종의 클럭(clock)이다. 따라서 본 발명의 클럭 조절회로는, 소정 동작의 기준이 되는 제1클럭과 제2클럭을 사용하는 회로에서 제1클럭과 제2클럭의 인에이블 구간이 겹치지 않게 하는 회로로써도 사용될 수 있다.
예를 들어, 반도체 메모리장치는 외부에서 입력되는 클럭(CLK) 및 이를 반전한 반전클럭(CLKb)을 내부에서 이루어지는 소정 동작의 기준으로서 사용한다. 그런데 칩 내부의 특정 요소에 의해, 서로 다른 타이밍에 인에이블 되어야할 클럭들(CLK, Clkb)의 인에이블 구간이 겹친다면, 특정 동작의 불량을 초래할 수 있다. 따라서 이러한 경우 본 발명의 클럭 조절회로가 두 클럭(CLK, CLKb)의 인에이블 구간이 겹치지 않도록 하는데 사용될 수 있다.
이렇게 클럭 조절회로가 소정 동작의 기준이 되는 제1클럭(예, CLK)과 제2클럭(예, CLKb)의 인에이블 구간이 겹치지 않도록 하게 사용되더라도, 상기 도 5와 동일하게 구성될 수 있으므로(단 DQSR과 DQSF 대신에 제1클럭과 제2클럭이 입력되고, 조정된 제1클럭과 제2클럭이 줄력되면 된다), 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 7은 도 5의 클럭 조절회로가 적용된 본 발명에 따른 데이터 정렬회로의 일실시예 구성도이다.
도면에 도시된 바와 같이, 데이터 정렬회로는, 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)를 입력받아 각각의 신호와 동일한 논리값을 가지되, 두 신호가 모두 인에이블 되는 구간이 없도록 조정하여 조정된 라이징 스트로브 신호(DQSR_PW)와 조정된 폴링 스트로브 신호(DQSF_PW)를 출력하는 클럭 조절회로(740); 및 직렬로 입력되는 데이터(DIN)를 조정된 라이징 스트로브 신호(DQSR_PW)와 조정된 폴링 스트로브 신호(DQSF_PW)에 동기하여 병렬로 정렬하는 데이터 정렬부(710)를 포함해 구성된다.
그리고 데이터 정렬부(710)를 통해 정렬된 데이터는 입출력 센스앱프들(731~738, IOSA:Input Output SenseAmp)에 의해 글로벌 입출력 라인들(GIO_00~07, Global Input Output line)로 라이트된다.
클럭 조절회로(740)는, 도 5에 도시된 클럭 조절회로와 동일한 회로이다. 따라서 제1클럭 조절부(도 5의 510)와 제2클럭 조절부(도 5의 520)를 포함하여 구성될 수 있으며, 제1클럭 조절부(도 5의 510)만을 또는 제2클럭 조절부(도 5의 520) 만을 포함하여 구성될 수도 있다.
데이터 정렬부(710)는 도 1에 도시한 종래의 데이터 정렬회로와 동일한 것이 사용될 수 있으며, 조정된 라이징 스트로브 신호(DQSR_PW) 또는 조정된 폴링 스트로브 신호(DQSF_PW)에 동기하여 데이터를 정렬하기 위한 D플립플롭들(711, 713, 718, 719, 720, 721) 및 D래치들(712, 714, 715, 716, 717)을 포함하여 구성될 수 있다. 데이터 정렬부(710)의 동작에 관하여는 배경기술 부분에서 자세히 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
종래의 데이터 정렬회로는 도 4에 도시된 것과 같이 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스 폭이 변경되어 서로 인에이블 구간이 겹쳐지는 경우 D래치(712, 714, 715, 716, 717)에서 데이터의 쉬프트(shift)가 제대로 이루어지지 않아 데이터 정렬(data align)에 오류가 발생하는 문제점이 있었다.
그러나 본 발명에 따른 데이터 정렬회로는 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 인에이블 구간이 겹쳐지는 것을 막아주는 클럭 조절회로(740)를 포함하기 때문에, 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 인에이블 구간이 겹치더라도 오동작 없이 데이터를 제대로 정렬하는 것이 가능하다는 장점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술 분야의 전문가라면 본 발명의 클럭 조절회로가 각종 반조체 장치에서 사용되는 다양한 클럭들의 펄스 폭을 조절하도록 사용될 수 있음을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에 적용된 데이터 정렬회로를 도시한 도면.
도 2는 데이터 정렬회로(110)의 동작을 나타내기 위한 타이밍도.
도 3은 도 1의 D래치(112, 113, 115, 116, 117)의 상세 회로도.
도 4는 라이징 스트로브 신호(DQSR)와 폴링 스트로브 신호(DQSF)의 펄스 폭이 넓어짐으로 인해 생기는 문제점을 도시한 도면.
도 5는 본 발명에 따른 클럭 조절회로의 일실시예 구성도.
도 6은 도 5의 클럭 조절회로의 각 노드 신호의 파형을 도시한 타이밍도.
도 7은 도 5의 클럭 조절회로가 적용된 본 발명에 따른 데이터 정렬회로의 일실시예 구성도.

Claims (20)

  1. 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아, 상기 라이징 스트로브 신호의 인에이블 구간이 상기 폴링 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 라이징 스트로브 신호를 출력하는 제1클럭 조절부
    를 포함하는 클럭 조절회로.
  2. 제 1항에 있어서,
    상기 클럭 조절회로는,
    상기 라이징 스트로브 신호와 상기 폴링 스트로브 신호를 입력받아, 상기 폴링 스트로브 신호의 인에이블 구간이 상기 라이징 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 폴링 스트로브 신호를 출력하는 제2클럭 조절부
    를 더 포함하는 것을 특징으로 하는 클럭 조절회로.
  3. 제 1항에 있어서,
    상기 제1클럭 조절부는,
    상기 라이징 스트로브 신호가 인에이블 되고 상기 폴링 스트로브 신호가 디 스에이블 되면 상기 조정된 라이징 스트로브 신호를 인에이블 하여 출력하는 것을 특징으로 하는 클럭 조절회로.
  4. 제 2항에 있어서,
    상기 제2클럭 조절부는,
    상기 폴링 스트로브 신호가 인에이블 되고 상기 라이징 스트로브 신호가 디스에이블 되면 상기 조정된 폴링 스트로브 신호를 인에이블 하여 출력하는 것을 특징으로 하는 클럭 조절회로.
  5. 제 1항에 있어서,
    상기 제1클럭 조절부는,
    상기 라이징 스트로브 신호와 반전된 상기 폴링 스트로브 신호를 논리조합해 상기 조정된 라이징 스트로브 신호를 출력하기 위한 제1낸드게이트
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
  6. 제 2항에 있어서,
    상기 제2클럭 조절부는,
    상기 폴링 스트로브 신호와 반전된 상기 라이징 스트로브 신호를 논리조합해 상기 조정된 폴링 스트로브 신호를 출력하기 위한 제2낸드게이트
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
  7. 제 2항에 있어서,
    상기 제1클럭 조절부는 상기 라이징 스트로브 신호를 반전하는 제1인버터;
    상기 제1인버터의 출력을 다시 반전하는 제2인버터;
    반전된 상기 폴링 스트로브 신호와 상기 제2인버터의출력을 논리조합해 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력을 반전하여 상기 조정된 라이징 스트로브 신호를 출력하는 제3인버터를 포함하며,
    상기 제2클럭 조절부는 상기 폴링 스트로브 신호를 반전하는 제4인버터;
    상기 제4인버터의 출력을 다시 반전하는 제5인버터;
    상기 제1인버터의 출력과 상기 제5인버터의 출력을 논리조합해 출력하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력을 반전하여 상기 조정된 폴링 스트로브 신호를 출력하는 제6인버터
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
  8. 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아, 상기 폴링 스트로브 신호의 인에이블 구간이 상기 라이징 스트로브 신호의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 폴링 스트로브 신호를 출력하는 클럭 조절부
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
  9. 제 8항에 있어서,
    상기 클럭 조절부는,
    상기 폴링 스트로브 신호가 인에이블 되고 상기 라이징 스트로브 신호가 디스에이블 되면 상기 조정된 폴링 스트로브 신호를 인에이블 하여 출력하는 것을 특징으로 하는 클럭 조절회로.
  10. 제 8항에 있어서,
    상기 클럭 조절부는,
    상기 폴링 스트로브 신호와 반전된 상기 라이징 스트로브 신호를 논리조합해 상기 조정된 폴링 스트로브 신호를 출력하기 위한 낸드게이트
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
  11. 라이징 스트로브 신호와 폴링 스트로브 신호를 입력받아 각각의 신호와 동일한 논리값을 가지되, 두 신호가 모두 인에이블 되는 구간이 없도록 조정하여 조정된 라이징 스트로브 신호와 조정된 폴링 스트로브 신호를 출력하는 클럭 조절회로; 및
    직렬로 입력되는 데이터를 상기 조정된 라이징 스트로브 신호와 상기 조정된 폴링 스트로브 신호에 동기하여 병렬로 정렬하는 데이터 정렬부
    를 포함하는 데이터 정렬회로.
  12. 제 11항에 있어서,
    상기 클럭 조절회로는,
    상기 라이징 스트로브 신호가 인에이블 되고, 상기 폴링 스트로브 신호가 디스에이블되면 상기 조정된 라이징 스트로브 신호를 인에이블하여 출력하는 제1클럭 조절부; 및
    상기 폴링 스트로브 신호가 인에이블 되고, 상기 라이징 스트로브 신호가 디스에이블되면 상기 조정된 폴링 스트로브 신호를 인에이블하여 출력하는 제2클럭 조절부
    를 포함하는 것을 특징으로 하는 데이터 정렬회로.
  13. 제 12항에 있어서,
    상기 제1클럭 조절부는 상기 라이징 스트로브 신호와 반전된 상기 폴링 스트로브 신호를 논리조합해 상기 조정된 라이징 스트로브 신호를 출력하기 위한 제1낸드게이트를 포함하며,
    상기 제2클럭 조절부는 상기 폴링 스트로브 신호와 반전된 상기 라이징 스트로브 신호를 논리조합해 상기 조정된 폴링 스트로브 신호를 출력하기 위한 제2낸드게이트를 포함하는 것을 특징으로 하는 데이터 정렬회로.
  14. 제 12항에 있어서,
    상기 제1클럭 조절부는 상기 라이징 스트로브 신호를 반전하는 제1인버터;
    상기 제1인버터의 출력을 다시 반전하는 제2인버터;
    반전된 상기 폴링 스트로브 신호와 상기 제2인버터의출력을 논리조합해 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력을 반전하여 상기 조정된 라이징 스트로브 신호를 출력하는 제3인버터를 포함하며,
    상기 제2클럭 조절부는 상기 폴링 스트로브 신호를 반전하는 제4인버터;
    상기 제4인버터의 출력을 다시 반전하는 제5인버터;
    상기 제1인버터의 출력과 상기 제5인버터의 출력을 논리조합해 출력하는 제2 낸드게이트; 및
    상기 제2낸드게이트의 출력을 반전하여 상기 조정된 폴링 스트로브 신호를 출력하는 제6인버터
    를 포함하는 것을 특징으로 하는 데이터 정렬회로.
  15. 제 11항에 있어서,
    상기 데이터 정렬부는,
    상기 조정된 라이징 스트로브 신호 또는 상기 조정된 폴링 스트로브 신호에 동기하여 데이터를 정렬하기 위한 D플립플롭들 및 D래치들을 포함하는 것을 특징으로 하는 데이터 정렬회로.
  16. 소정 동작의 기준이 되는 제1클럭과 제2클럭을 입력받아, 상기 제1클럭의 인에이블 구간이 상기 제2클럭의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 제1클럭을 출력하는 제1클럭 조절부
    를 포함하는 클럭 조절회로.
  17. 제 16항에 있어서,
    상기 클럭 조절회로는,
    상기 제1클럭과 상기 제2클럭을 입력받아, 상기 제2클럭의 인에이블 구간이 상기 제1클럭의 인에이블 구간과 겹치지 않도록 그 폭을 조절하여 조정된 제2클럭을 출력하는 제2클럭 조절부
    를 더 포함하는 것을 특징으로 하는 클럭 조절회로.
  18. 제 1항에 있어서,
    상기 제1클럭 조절부는,
    상기 제1클럭이 인에이블 되고 상기 제2클럭이 디스에이블 되면 상기 조정된 제1클럭을 인에이블 하여 출력하는 것을 특징으로 하는 클럭 조절회로.
  19. 제 2항에 있어서,
    상기 제2클럭 조절부는,
    상기 제2클럭이 인에이블 되고 상기 제1클럭이 디스에이블 되면 상기 조정된 제2클럭을 인에이블 하여 출력하는 것을 특징으로 하는 클럭 조절회로.
  20. 제 17항에 있어서,
    상기 제1클럭 조절부는 상기 제1클럭을 반전하는 제1인버터;
    상기 제1인버터의 출력을 다시 반전하는 제2인버터;
    반전된 상기 제2클럭과 상기 제2인버터의출력을 논리조합해 출력하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력을 반전하여 상기 조정된 제1클럭을 출력하는 제3인버터를 포함하며,
    상기 제2클럭 조절부는 상기 제2클럭을 반전하는 제4인버터;
    상기 제4인버터의 출력을 다시 반전하는 제5인버터;
    상기 제1인버터의 출력과 상기 제5인버터의 출력을 논리조합해 출력하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력을 반전하여 상기 조정된 제2클럭을 출력하는 제6인버터
    를 포함하는 것을 특징으로 하는 클럭 조절회로.
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