JP4544780B2 - クロック制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック制御回路に関し、特に、インターポレータを用いたクロック制御回路に関する。
【０００２】
【従来の技術】
クロックで駆動される順序回路もしくは回路ブロック等にクロックを供給するクロック制御回路としては、ＰＬＬ（位相同期ループ）回路、もしくはＤＬＬ（遅延同期ループ）回路が用いられているほか、さらに、ＰＬＬ、ＤＬＬと、インターポレータ（内分回路）を組み合わせたものも知られている。
【０００３】
インターポレータを用いたクロック制御技術について、いくつかの例を説明する。ＰＬＬ回路を用いて多相クロックＰ０〜Ｐｎを生成したものが、文献1（ISSC 1993 p.p 160−161 Mark Horowitz et al．，"PLL Design for 500MB/s Interface"）に記載されている。この文献１に記載された構成においては、図１６に示すように、ＰＬＬ回路１５１０から、入力クロック１にそれぞれ位相同期した多相クロック信号Ｐ０〜Ｐnを出力し、多相クロック信号Ｐ０〜Ｐｎはスイッチ１５２０に入力され、選択された隣り合う２つの信号（偶位相（even phase）と奇位相（odd phase））がインターポレータ（phase interpolator）１５３０に入力され、インターポレータ１５３０において、２つの入力信号の位相を内分した出力信号が出力される。インターポレータ１５３０に入力する信号対を選択するスイッチ１５２０は、偶位相（even phase）セレクタと、位相セレクタに選択制御信号を供給するシフトレジスタと、奇位相（odd phase）セレクタと位相セレクタに選択制御信号を供給するシフトレジスタから構成されている。
【０００４】
上記文献１に記載されている構成において、インターポレータ１５３０は、二つの入力を受ける差動回路からなるアナログ構成よりなり、制御回路１５４０は、どちらの入力の位相が早いか監視し、アップダウンカウンタ（不図示）にカウント信号を出力するＦＳＭ（有限状態マシン）回路（不図示）と、アップダウンカウンタの出力をアナログ信号に変換するＤＡ変換器（不図示）とを備え、ＤＡ変換器からインターポレータに偶数（ｅｖｅｎ）／奇数（ｏｄｄ）位相に対する電流を供給する構成とされている。ＰＬＬ回路１５１０は、位相比較回路、ループフィルタ、ループフィルタの電圧を制御電圧として入力する電圧制御発振器（ＶＣＯ）、電圧制御発振器の出力を分周し位相比較回路に帰還入力する分周器からなり、ＶＣＯから多相クロックが出力される。
【０００５】
また文献２（ISSCC 1997 p.p 332−333 S．Sidiropoulos and Mark Horowitz et al．，"A semi−digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range"）には、図１６のＰＬＬ回路のかわりに、ＤＬＬ（Delay Lock Loop）回路を用いて、入力クロックに同期した多相クロック信号Ｐ０〜Ｐｎを出力し、多相クロック信号Ｐ０〜Ｐｎはセレクタ（スイッチ）１５２０に入力され、隣り合う二つの信号がインターポレータ１５３０に入力され、位相を内分した信号が出力ＯＵＴから出力される構成が記載されている。制御回路１５４０は、出力ＯＵＴと基準クロックとの位相差検出結果に基づき、インターポレータ１５３０の内分比を可変制御するとともにセレクタ１５２０の切り替えを制御する。このインターポレータもアナログ回路で構成されている。
【０００６】
［先願発明について］
ＰＬＬ回路等を用いた場合に生じる中心周波数変動、及び、帰還ループによるジッタ等を無くし、位相誤差を特段に低減するクロック制御回路を提供するため、本願出願人は、多相クロックＰ０〜Ｐｎを生成する多相クロック生成回路として、逓倍用インターポレータを用いたクロック制御回路を、特願２０００−０８３５７９号で提案している。
【０００７】
図１４を参照して、特願２０００−０８３５７９号（本願出願時未公開）で提案されているインターポレータを用いたクロック制御回路についてその概略を説明する。多相クロック生成回路２１０として逓倍用インターポレータを用いて生成されたクロックＰ０〜Ｐｎを、クロックセレクタ１７０と、微調用のインターポレータ１３０で任意の位相に調整する。上記特願２０００−０８３５７９号に記載されているように、逓倍用インターポレータは、入力クロックを分周して多相クロックを生成出力する分周器と、入力クロックの周期を検知する周期検知回路と、分周器から出力される多相クロックを入力とし、該クロックを逓倍した多相クロックを生成する多相クロック逓倍回路と、を備え、多相クロック逓倍回路は、二つの入力のタイミング差を分割した信号を出力する複数のタイミング差分割回路と、二つのタイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路とを備え、複数のタイミング差分割回路は、同一位相のクロックを入力とするタイミング差分割回路（インターポレータ）と、相隣る位相の二つのクロックを入力とするタイミング差分割回路を備えて構成される。なお、本発明において、多相クロック生成回路２１０としては、逓倍用インターポレータに限定されるものではなく、任意の構成であってよい。本願明細書では、上記特願２０００−０８３５７９号で提案されている逓倍用インターポレータの説明の詳細は省略する。
【０００８】
クロックセレクタ１７０は、多相クロック生成回路２１０からの多相クロックＰ０〜Ｐｎのうち、制御回路２００から出力される制御信号Ｓ（「クロック選択制御信号」という）に基づき、互いに隣合う、奇位相信号と偶位相信号を対として選択して、インターポレータ１３０に供給する。
【０００９】
インターポレータ１３０は、制御回路２００から出力される制御信号Ｃとその相補信号ＣＢに基づき、二つの入力信号の位相差（タイミング差）を内分した時間で規定される伝搬遅延（propagation delay）時間ｔｐｄの信号を出力する。
制御信号Ｃとその相補信号ＣＢは、インターポレータ１３０の内分比を制御する信号であり、「内分比制御信号」ともいう。
【００１０】
制御回路２００は、インターポレータ１３０に内分比制御信号Ｃ／ＣＢを供給する回路として、不図示のシフトレジスタを有する。そして、制御回路２００は、不図示の基準クロックとインターポレータ１３０の出力クロックとの位相を比較する位相比較回路からの出力信号（位相比較結果信号）を受けて、インターポレータ１３０の出力信号の基準クロックに対する位相の進み／遅れ具合に応じて、位相の進み／遅れを補償すべく、インターポレータ１３０における、二つの入力のタイミング差の分割値（内分比）を可変させるための内分比制御信号Ｃ／ＣＢを出力する。内分比制御信号Ｃの相補信号である制御信号ＣＢは、制御回路２００内で生成するかわりに、制御回路２００から出力される制御信号Ｃのそれぞれを、インバータで反転したものを、信号ＣＢとして、インターポレータ１３０に供給するようにしてもよい。
【００１１】
また制御回路２００は、クロックセレクタ１７０にクロック選択制御信号Ｓを供給する回路として、いずれも図示されないカウンタとデコーダ回路を有し、インターポレータ１３０の内分比の設定が上限又は下限（エンドポイント）に達したことを検出した状態で、なおも、インターポレータ１３０の出力クロックの基準クロックに対する位相の進み／遅れを調整する必要がある場合には、内分比の設定範囲（レンジ）を別のレンジに切替えるため、位相の進み又は遅れに応じて、クロックセレクタ１７０に対して出力するクロック選択制御信号Ｓの設定値を切替える。クロックセレクタ１７０は、値が切替えられたクロック選択制御信号Ｓを受けて、インターポレータ１３０に対して出力するクロック対の組合せを切り替える。
【００１２】
例えば、クロックセレクタ１７０において、多相クロックＰ０〜Ｐｎ（各クロック間の位相差は、３６０°／（ｎ＋１））のうちＰ１とＰ２の組を選択しており、インターポレータ１３０の出力信号と基準信号（基準クロック）との位相差から、インターポレータ１３０の出力信号の位相をさらに進める必要がある場合には、制御回路２００からのクロック選択制御信号Ｓを受けて、クロックセレクタ１７０は、例えば現在選択しているクロック信号Ｐ１よりも一つ前の（ただし、Ｐ−１はＰｎとされる）位相のクロック信号Ｐ０と、もとのクロック信号Ｐ１との間の位相差（タイミング差）を内分するように、クロック出力を切り替えて、インターポレータ１３０に供給する。一方、インターポレータ１３０の出力の位相をさらに遅らせる必要がある場合には、制御回路２００からの選択制御信号Ｓを受けて、クロックセレクタ１７０は、現在選択しているクロック信号Ｐ２よりも一つ遅れた位相（ただし、Ｐｎ＋１はＰ０とされる）のクロック信号Ｐ３と、もとの信号Ｐ２との間の位相差（タイミング差）を内分するように、クロック信号対を切り替えて、インターポレータ１３０に供給する制御を行う。
【００１３】
多相クロックＰ０〜Ｐｎの添え字ｎを、２ｍ−１（多相クロックの相数は２ｍ）とすると、クロックセレクタ１７０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ−２のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第１のセレクタ（不図示）と、偶位相クロックＰ１、Ｐ３、Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第２のセレクタ（不図示）とを備え、インターポレータ１３０に供給される奇位相、偶位相のクロック出力対の組み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対となるように、制御回路２００が、クロック出力の切り替え制御を行う。
【００１４】
【発明が解決しようとする課題】
ところで、図１４に示すクロック制御回路において、クロックセレクタ１７０に対してクロック選択制御信号Ｓを供給するカウンタとデコーダ回路を含む制御回路２００において、多相クロックの相数が多くなると、デコード回路の回路規模が増大する。デコーダ回路等に工夫が必要であると、本願発明者は認識した。
【００１５】
制御回路２００において、その回路の規模の縮減を図るとともに、ノイズ等のエラー耐性を有する制御回路の実現が必要であることを、本願発明者は認識した。
【００１６】
したがって、本発明が解決しようとする課題は、回路規模の縮減を図るクロック制御回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、その一つのアスペクト（aspect）において、カウント方向がアップとダウンに切り替え自在とされ、カウント値として２Ｎ通りのＮビットの信号を出力するとともに、前記Ｎビットの信号の各ビットを反転してなるＮビットの反転信号を出力するリングカウンタと、前記リングカウンタから出力される前記Ｎビットの信号と前記Ｎビットの反転信号とからなる２Ｎビットの信号を入力し、前記２Ｎビットの信号に対して、１ビットを反転することで、前記２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされるデコード信号を出力するデコード回路と、互いに位相がずれている複数のクロック信号を入力し、前記デコード回路から出力される前記デコード信号をクロック選択制御信号として入力し、前記複数のクロック信号の中から選択されたクロック信号対を出力するクロックセレクタと、前記クロックセレクタから出力されるクロック信号対を、第１及び第２の入力端子より入力し、入力される内分比制御信号で設定される内分比にて、前記クロック信号対の位相差を内分した時間に対応した遅延時間のクロック信号を出力端子より出力するインターポレータと、前記インターポレータから出力されるクロック信号と基準クロックとの位相を比較する位相比較回路と、前記位相比較回路から出力される位相比較結果信号を入力し、前記位相比較結果信号と、前記インターポレータの前記第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係とに基づきシフト方向が可変される、シフトレジスタよりなり、前記インターポレータにおける内分比を設定する前記内分比制御信号を、前記インターポレータに対して供給するインターポレータ制御回路と、を備えている。
【００１８】
本発明は、別のアスペクト（aspect）において、前記インターポレータ制御回路は、前記インターポレータの内分比が上限値又は下限値（「端部」という）に達した場合、端部であることを示すフラグ信号をアクティブ状態とし、前記インターポレータ制御回路から前記端部であることを示すフラグ信号がアクティブ状態のとき、前記位相比較回路からの位相比較信号に基づき前記リングカウンタに供給するアップ、ダウン信号を生成する回路を備える。
【００１９】
本発明は、さらに別のアスペクト（aspect）において、前記リングカウンタが、Ｎ段のフリップフロップと、前記Ｎ段のフリップフロップのそれぞれに対して設けられ、前記各フリップフロップへの入力信号を供給するＮ個の論理回路と、を備え、前記各論理回路は、アップ、ダウン、及び保持をそれぞれ指示するアップ信号、ダウン信号、及び保持信号と、前記Ｎ段のフリップフロップの各出力信号とを入力し、アップカウントの場合、最終段のフリップフロップの出力の反転信号が初段のフリップフロップに対応する論理回路を介して前記初段のフリップフロップに帰還入力され、クロックによるシフト動作時、前記各論理回路を介して、前段のフリップフロップの出力の状態が後段のフリップフロップの入力に伝搬され、ダウンカウントの場合、初段のフリップフロップの出力の反転信号が最終段のフリップフロップに対応する論理回路を介して前記最終段のフリップフロップに帰還入力され、クロックによるシフト動作時、後段のフリップフロップの出力の状態が前段のフリップフロップの入力に伝搬され、保持状態の場合、前記各論理回路に対応するフリップフロップの出力信号を前記各論理回路に対応するフリップフロップの入力に供給する制御を行う。
【００２０】
本発明において、デコード回路は、前記Ｎビットの信号と前記Ｎビットの各ビットを反転した信号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする２Ｎ個の論理積回路で構成される。
【００２１】
本発明において、インターポレータ制御回路は、それぞれが、インターポレータの内分比を設定する内分比制御信号を出力する複数の単位回路を有し、前記複数の単位回路のうち一端の前記単位回路の出力がドミノ方式で他端の単位回路の出力として伝搬する、構成とされている。より詳しくは、インターポレータ制御回路は、複数段（Ｍ段）のフリップフロップと、前記位相比較回路から出力されるアップ信号とダウン信号と、前記フラグ生成回路から出力される前記フラグ信号の値に基づき、左シフト、右シフト、及び保持の信号を生成する制御信号生成回路と、Ｍ個の制御論理回路と、を少なくとも備え、１段目とＭ段目の両端を除くＭ−２個の前記各制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、Ｍビットの出力信号のうち、前記各制御論理回路に対応する出力信号と、前記出力信号に相隣る二つの出力信号とを入力し、入力した前記各出力信号の値と、シフト方向とに応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、１段目とＭ段目の前記制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、端部の前記制御論理回路に対応する出力信号と、前記出力信号に相隣る一つの出力信号と、固定電位とを入力し、これらの出力信号と、シフト方向に応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、１段目を除く各段のフリップフロップの出力には、論理和回路がそれぞれ設けられており、前記各論理和回路には、対応する段の前段の出力信号と、対応する段の前記フリップフロップの出力とが入力され、１段目のフリップフロップの出力信号、及び、２段目以降の各段に対応する前記各論理和回路の出力信号が、前記内分比制御信号として、出力される。
【００２２】
本発明において、前記インターポレータは、第１、第２の入力端子と一つの出力端子を少なくとも有し、前記第１及び第２の入力端子から入力される第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、第１の電源と内部ノード間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子と、前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路と、を備え、前記内部ノードと第２の電源間には、第１の定電流源と、前記第１の入力信号でオン・オフ制御される第２のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御される第３のスイッチ素子と、からなる直列回路が、複数個、並列に接続され、前記内部ノードと前記第２の電源間には、第２の定電流源と、前記第２の入力信号でオン・オフ制御される第４のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御される第５のスイッチ素子と、からなる直列回路が、複数個、並列に接続されている。
【００２３】
本発明において、前記インターポレータは、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第１のスイッチ素子群と、前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第２のスイッチ素子群と、を高位側電源と内部ノード間に２段縦積みし、前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第３のスイッチ素子群と、前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第４のスイッチ素子群と、を前記内部ノードと低位側電源間に２段縦積みし、前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第５のスイッチ素子群と、前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、互いに並列に配置された第６のスイッチ素子群と、を前記高位側電源と前記内部ノード間に２段縦積みし、前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、並列に配置された第７のスイッチ素子群と、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第８のスイッチ素子群と、を前記内部ノードと前記低位側電源間に２段縦積みし、前記内部ノードと前記低位側電源間には容量が接続され、前記内部ノードに入力端が接続され、前記内部ノードの電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路を備えている。以下の説明でも明らかとされるように、上記課題は、特許請求の範囲の各請求項に記載される発明によっても、同様にして、解決される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るクロック制御回路は、その好ましい一実施の形態において、アップ信号とダウン信号に基づき、カウント方向を切り替え、Ｎビットの信号と、前記Ｎビットの各ビットを反転したＮビットの相補信号を出力するリングカウンタ（図１の１００）と、リングカウンタ（図１の１００）からの２Ｎビットの出力信号を入力し、２Ｎ通りの入力信号のそれぞれに対して、１ビットを反転することで、２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされる、デコード信号を出力するデコード回路（図１の１６０）と、等間隔の位相差の複数（２Ｎ個）のクロックを入力し、デコード回路（図１の１６０）から出力されるデコード信号をクロック選択信号Ｓとして入力し、クロック選択信号Ｓで選択されたクロック対を出力するクロックセレクタ（図１の１７０）と、クロックセレクタ（図１の１７０）から出力されるクロック対を第１、第２の入力端子より入力し、該クロック対の位相差を内分した時間に対応する遅延時間のクロック信号を出力するインターポレータ（図１の１３０）と、インターポレータ（図１の１３０）の第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係に基づき、シフト方向が可変されるシフトレジスタよりなり、インターポレータ（図１の１３０）における内分比を設定するインターポレータ制御回路（図１の１２０）と、を備えている。
【００２５】
本発明の一実施の形態において、好ましくは、リングカウンタ（図１の１００）の２Ｎビットの出力信号を入力して想定外のパタンであるか比較し、前記想定外のパタンを検出時、これを許容されているパタンに置き換えて出力する想定外救済回路（図１の１５０、図７（ａ）参照）を備え、エラー耐性を向上している。
【００２６】
本発明の一実施の形態において、好ましくは、リングカウンタ（図１の１００）の２Ｎビットの出力信号のパタンに対応した値とされるフラグ信号（ＪＢＴＦＬＧ）を生成するフラグ生成回路（図１の１５０、図７（ｂ）参照）を備え、フラグ信号（ＪＢＴＦＬＧ）がインターポレータ制御回路（図１の１２０）に入力され、インターポレータ（図１の１３０）の第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係を通知する。
【００２７】
本発明の一実施の形態において、リングカウンタ（図１の１００）は、Ｎ段のフリップフロップ（図６の１０、２０、３０）と、これらＮ段のフリップフロップのそれぞれに対して設けられ、各フリップフロップのデータ入力端子への入力信号を供給するＮ個の論理回路（図６の１１〜１４、２１〜２４、３１〜３４）と、を備えている。各論理回路（図６の１１〜１４、２１〜２４、３１〜３４）は、アップ、ダウン、及び保持をそれぞれ指示するアップ信号（Ｆ＿ＵＰ）、ダウン信号（Ｆ＿ＤＮ）、及び保持信号（図６の一致検出回路４０の出力信号）と、Ｎ段のフリップフロップ（図６の１０、２０、３０）の各出力信号とを入力し、アップカウントの場合、最終段のフリップフロップの出力の反転信号が初段のフリップフロップに対応する論理回路を介して前記初段のフリップフロップに帰還入力され、クロックによるシフト動作時、前記各論理回路を介して、前段のフリップフロップの出力の状態が後段のフリップフロップの入力に伝搬され、ダウンカウントの場合、初段のフリップフロップの出力の反転信号が最終段のフリップフロップに対応する論理回路を介して前記最終段のフリップフロップに帰還入力され、クロックによるシフト動作時、後段のフリップフロップの出力の状態が前段のフリップフロップの入力に伝搬され、保持状態の場合、前記各論理回路に対応するフリップフロップの出力信号を前記各論理回路に対応するフリップフロップの入力に供給する、制御を行う。
【００２８】
本発明の一実施の形態において、デコード回路（図１の１６０）は、Ｎビットの信号とＮビットの各ビットを反転した信号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする２Ｎ個の論理積（ＡＮＤ）回路で構成される。
【００２９】
本発明の一実施の形態において、インターポレータ制御回路（図１の１２０）は、それぞれが、内分比制御信号（Ｃ）を出力する複数の単位回路（図９のフリップフロップ１２１０〜１２１５と、制御論理回路１２０２〜１２０７）を有し、複数の単位回路のうち一の前記単位回路の出力がドミノ方式で次段の単位回路の出力として伝搬する、構成とされている。すなわち、一つの単位回路から伝搬された信号と、次段の前記単位回路のフリップフロップの出力との論理和（ＯＲ）演算結果が、次段の前記単位回路の出力信号として、出力される。
【００３０】
より詳細には、インターポレータ制御回路（図１の１２０）は、複数段（Ｍ段）のフリップフロップを備え、インターポレータの出力と基準クロックとの位相を比較する位相比較回路（図１の１１０）から出力されるアップ信号とダウン信号及び想定外救済及びフラグ生成回路（１５０）から出力されるフラグ信号（ＪＢＴＦＬＧ）の値に基づき、左、右シフト、及び保持の信号を生成する制御信号発生回路（図９の１２０１）と、Ｍ個の制御論理回路（図９の１２０２〜１２０７）と、を備え、端部を除くＭ−２個の各制御論理回路（図９の１２０３〜１２０６）は、左シフト、右シフト、及び保持の信号を入力し、対応する出力信号Ｃｉと、出力信号Ｃｉに相隣る出力信号Ｃｉ-1、Ｃｉ+1を入力し、シフト方向に応じて出力論理値を決定して、対応するフリップフロップのデータ入力端子に供給し、端部の制御論理回路（図９の１２０２、１２０７）は、前記左シフト、右シフト、及び保持の信号を入力し、対応する出力信号Ｃｉと、相隣る一つの出力信号Ｃｉ-1又はＣｉ+1と、固定電位を入力し、シフト方向に応じて出力論理値を決定して、対応するフリップフロップのデータ入力端子に供給する。初段（１段目）を除く各段のフリップフロップの出力には、論理和（ＯＲ）回路が設けられており、各論理和回路には、対応する段の前段の出力信号と、対応する段のフリップフロップの出力とが入力され、１段目のフリップフロップ（図９の１２１０）の出力信号（Ｃ０）、及び、２段目以降の各段に対応する前記各論理和回路の出力信号（Ｃ１〜Ｃ５）が、内分比制御信号として、出力される。
【００３１】
本発明の一実施の形態において、インターポレータ制御回路（１２０）は、インターポレータ（１３０）の内分比が上限値又は下限値（「端部」という）に達した場合、端部であることを示すフラグ信号（ＥＮＤＦＬＧ）の値をアクティブ状態とする回路（図９の１２３１、１２３２）を備えている。
【００３２】
本発明の一実施の形態において、インターポレータ制御回路（１２０）から、前記端部であることを示すフラグ信号（ＥＮＤＦＬＧ）がアクティブ状態のとき、位相比較回路（図１の１１０）からの位相比較結果信号に基づき、リングカウンタ(図１の１００)に供給するアップ、ダウン信号を生成するアップ・ダウン制御回路（図１の１４０）を備えている。
【００３３】
本発明の一実施の形態において、インターポレータは、立ち上がり、又は立ち下がりの一方のエッジのタイミング差（位相差）を内分する構成として、図１３を参照すると、第１及び第２の入力端子からそれぞれ入力される第１及び第２の入力信号の所定の論理演算結果を出力する論理回路（ＯＲ０１）と、第１の電源と内部ノード（Ｎ３１）間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子（ＭＰ０１）と、内部ノード（Ｎ３１）に入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路（ＩＮＶ０３）と、を備え、内部ノード（Ｎ３１）と第２の電源間には、第１の定電流源と、第１の入力信号でオン・オフ制御される第２のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン及びオフ制御される第３のスイッチ素子と、からなる直列回路が、複数個、並列に接続され（スイッチ素子ＭＮ２２とＭＮ２１、ＭＮ２４とＭＮ２３、ＭＮ２６とＭＮ２５の各直列回路の並列接続体）、内部ノードと前記第２の電源間には、第２の定電流源と、前記第２の入力信号でオン及びオフ制御される第４のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号の相補信号でオン及びオフ制御される第５のスイッチ素子と、からなる直列回路が、複数個、並列に接続される（スイッチ素子ＭＮ２８とＭＮ２７、ＭＮ３０とＭＮ２９、ＭＮ３２とＭＮ３１の各直列回路の並列接続体）構成とされる。
【００３４】
本発明の一実施の形態において、インターポレータは、クロック信号の立ち上がり、立ち下がりの両エッジのタイミング差（位相差）を内分する構成として、図１５を参照すると、第１の入力端子からの入力信号（ＩＮ１）又はその反転信号が制御端子に共通入力され、並列に配置された第１のスイッチ素子群（ＭＰ２０１〜ＭＰ２０ｎ）と、内分比制御信号（Ｃ０〜Ｃｎ−１）がそれぞれ制御端子に入力され、並列に配置された第２のスイッチ素子群（ＭＰ２１１〜ＭＰ２１ｎ）とを高位側電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２段縦積みし、第２の入力端子からの入力信号（ＩＮ２）又はその反転信号が制御端子に共通入力され、内分比制御信号（Ｃ０〜Ｃｎ−１）がそれぞれ制御端子に入力され、並列に配置された第３のスイッチ素子群（ＭＮ２１１〜ＭＮ２１ｎ）と、並列に配置された第４のスイッチ素子群（ＭＮ２０１〜ＭＮ２０ｎ）と、を内部ノード（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積みし、第２の入力端子からの入力信号（ＩＮ２）又はその反転信号が制御端子に共通入力され、並列に配置された第５のスイッチ素子群（ＭＰ１０１〜ＭＰ１０ｎ）と、内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−１）がそれぞれ制御端子に入力され、並列に配置された第６のスイッチ素子群（ＭＰ１１１〜ＭＰ１１ｎ）と、を高位側電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２段縦積みし、内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−１）がそれぞれ制御端子に入力され、並列に配置された第７のスイッチ素子群（ＭＮ１１１〜ＭＮ１１ｎ）と、第２の入力端子からの入力信号又はその反転信号が制御端子に共通入力され、並列に配置された第８のスイッチ素子群（ＭＮ１０１〜ＭＮ１０ｎ）と、を内部ノード（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積みし、内部ノード（Ｎ１０１）に入力端が接続され、内部ノード（Ｎ１０１）の電位としきい値との大小関係が反転した場合に、出力論理値を反転するバッファ回路（ＢＵＦ１０１）を備える。
【００３５】
本発明の一実施の形態におけるインターポレータにおいて、内部ノードと第２電源（低電位電源）間には、スイッチ素子と容量とからなる直列回路が、複数個、並列に接続され（図１３のＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５の各直列回路の並列接続体）、スイッチ素子（図１３のＭＮ１１〜ＭＮ１５）の制御端子に接続される周期制御信号（例えばクロック周期の検知回路等から出力されるか、あるいは手動で設定してもよい）にてスイッチ素子（ＭＮ１１〜ＭＮ１５）がオン及びオフされ、前記内部ノードに付加する容量値が可変され、これにより、広い周波数範囲のクロック信号の位相調整に対応できる構成としてもよい。
【００３６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。まず、本発明の実施例で用いられるインターポレータの構成の一例について説明しておく。図１３は、本発明の一実施例で用いられるインターポレータ（図１の１３０）の構成の一例を示す図である、図１３を参照すると、このインターポレータは、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ０１と、ソースが電源ＶＤＤに接続され、ドレインが内部ノードＮ３１に接続され、論理和回路ＯＲ０１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ０１と、内部ノードＮ３１に入力端が接続され、出力端から出力信号を出力するインバータＩＮＶ０３と、内部ノードＮ３１にドレインが共通接続され、インターポレータ制御回路１２０からの制御信号Ｃ（Ｃ０、Ｃ１、Ｃ２）がそれぞれゲートに接続されオン・オフ制御される第１群のスイッチ素子をなす、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５と、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ０にそれぞれ接続され、第１の入力信号ＩＮ１をゲートに共通に入力するＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６と、内部ノードＮ３１にドレインが共通接続され、インターポレータ制御回路１２０からの制御信号ＣＢ（ＣＢ０、ＣＢ１、ＣＢ２）がそれぞれゲートに接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１と、ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ０にそれぞれ接続され、第２の入力信号ＩＮ２をゲートに共通に入力するＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２と、を備えている。
【００３７】
さらに、内部ノードＮ３１とグランド間には、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量の直列回路（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）が並列に接続されており、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のゲートに接続する周期制御信号にて、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５がオン、オフされ、内部ノードＮ３１に付加する容量が決められる。ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃとされ、ＮチャネルＭＯＳトランジスタＭＮ１１〜１５のゲートに供給される周期制御信号は、不図示の周期検知回路等にて検出されるクロック周期に対応した値が設定される。なお、周期制御信号は、スイッチ等からマニュアル（手動）で設定してもよい。また、内部ノードＮ３１に付加される容量の容量値は固定であってもよい。この場合、インターポレータの構成において、スイッチ素子と容量（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）の並列回路を省いた構成とされる。
【００３８】
並列のＮチャネルＭＯＳトランジスタ（ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２９、ＭＮ３１）の１個のトランジスタに流れる電流（ドレイン電流）はＩ（定電流源Ｉ0の電流値）であり、インバータＩＮＶ０３の出力が反転するしきい値電圧をＶとして、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
また第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のゲートに入力される制御信号Ｃ（Ｃ０〜Ｃ２）と、第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される制御信号ＣＢ（ＣＢ０〜ＣＢ２）とは相補であるものとする。例えばＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のゲートに入力される制御信号Ｃが、"１００"のとき、ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される制御信号ＣＢは、"０１１"とされる。制御信号ＣとＣＢの組合せは、３個並列のスイッチ素子（ＮＭＯＳトランジスタ）を２組、計６個備える構成の場合、下記のようなものとなる。
【００３９】
制御信号Ｃ 相補信号ＣＢ
"000" "111"
"001" "110"
"011" "100"
"111" "000"
【００４０】
入力信号ＩＮ１、ＩＮ２がともにＬｏｗレベルとされ、論理和回路ＯＲ０１の出力がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ０１を介して、内部ノードＮ３１は、電源ＶＤＤ側から充電された状態（したがってインバータＩＮＶ０３の出力はＬｏｗレベル）にあるものとする。この状態から、入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルに立ち上がる場合の動作について以下に説明する。
【００４１】
まずインターポレータ１３０における二つの入力信号ＩＮ１、ＩＮ２の位相差の内分比が上限値の場合（出力信号の遅延時間が最小）について説明する。制御信号Ｃは"111"、その相補信号である制御信号ＣＢは"000"とされる。入力信号ＩＮ１を共通にゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６に接続する第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５はいずれもオンとされ、入力信号ＩＮ２を共通にゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２に接続する第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１はいずれもオフとされる。このため、６並列のＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６、ＭＮ２８、ＭＮ３０、ＭＮ３２のうち入力信号ＩＮを共通にゲートに入力とする３個のＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６が入力信号ＩＮ１の立ち上がりでオンする。各定電流源の電流をＩとして、入力信号ＩＮ１がＨｉｇｈレベルになってから、インバータＩＮＶ０３の出力が反転するまでの時間Ｔ（３）は、次式（１）で与えられる。
【００４２】
Ｔ（３）＝ＣＶ／（３・Ｉ） …(1)
【００４３】
制御信号Ｃにより第１のスイッチ群のｎ個（ｎ＜３）がオンとされる場合、すなわち制御信号Ｃが"011"、"001"、あるいは"000"の場合、入力信号ＩＮ１のＨｉｇｈレベルへの遷移タイミングから時間Ｔ（ただし、Ｔは、入力信号ＩＮ１とＩＮ２の立ち上がりエッジのタイミング差）の間、入力信号ＩＮ１をゲートに共通に入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６のうち、ｎ個のＮチャネルＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電され、つづいて、入力信号ＩＮ２がＨｉｇｈレベルに遷移することで、入力信号ＩＮ２をゲートに共通に入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２のうち(３−ｎ)個のＮチャネルＭＯＳトランジスタがオンし、ｎ＋３−ｎ＝３、すなわち、全体で、３個のＮチャネルＭＯＳトランジスタがオンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（３・Ｉ）で放電し、時間（ＣＶ−ｎ・Ｉ・Ｔ）／（３・Ｉ）で、インバータＩＮＶ０３の出力が反転する（ＬｏｗレベルからＨｉｇｈレベルとなる）。
【００４４】
よって、入力信号ＩＮ１がＨｉｇｈレベルになってから、インバータＩＮＶ０３の出力が反転するまでの時間（伝搬遅延時間）Ｔ（ｎ）は、次式（２）で与えられる。
【００４５】
【００４６】
上式（２）に示すように、ｎ（ｎ＝０、１、２、３）の値（制御信号Ｃの値）によって、入力信号ＩＮ１とＩＮ２のタイミング差Ｔの３等分を単位に、ｎで規定される値で内分した時間に対応する遅延時間Ｔ（ｎ）の出力信号が得られる。
すなわち、制御信号Ｃ（ＣＢ）の設定により、ｎを可変することで、入力信号ＩＮ１とＩＮ２の間のタイミング差を、分解能１／３で分割（内分）した任意の位相の出力信号が得られる。このようなインターポレータを「３刻みのインターポレータ」ともいう。例えばｎ＝３が内分比の下限（インターポレータの出力信号の遅延時間はＴ（３）で最小）、ｎ＝０が内分比の上限（インターポレータの出力信号の遅延時間はＴ（３）＋Ｔで最大）とする。
【００４７】
なお、図１３において、３個並列のＭＯＳトランジスタＭＮ２１、２３、２５、３個並列のＭＯＳトランジスタＭＮ２７、２９、３１をそれぞれＮ個並列とし、Ｎ刻みのインターポレータを構成することができる。このとき、ｎビットが論理１、（Ｎ−ｎ）ビットが論理０の制御信号Ｃと、その相補信号ＣＢとが、Ｎ個の並列の２組のトランジスタ群（トランジスタＭＮ２１、２３、２５と、ＭＮ２７、２９、３１に対応する）にそれぞれ入力される場合、入力信号ＩＮ１とＩＮ２の時間差をＴとして、遅延時間Ｔ（ｎ）は、次式（３）で与えられる。
【００４８】
【００４９】
図１３に示したインターポレータの回路構成は、入力信号ＩＮ１、ＩＮ２の立ち上がり遷移のタイミング差Ｔを内分した時間に対応する遅延時間の出力信号を生成するものであるが、入力信号ＩＮ１、ＩＮ２の立ち下がり遷移のタイミング差Ｔを内分した時間に対応する遅延時間の出力信号を生成するインターポレータは、ＯＲ回路の代わりに、ＮＡＮＤ回路を備え、入力信号ＩＮ１、ＩＮ２をインバータで反転した信号が、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５とＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される。なお、内部ノードに接続されるインバータＩＮＶ０３は、適用されるアプリケーションの論理に応じて、正転バッファであってもよいことは勿論である。
【００５０】
次に、インターポレータに対して入力信号ＩＮ１、ＩＮ２（図１３参照）として供給されるクロック対の位相の順・逆と、内分比制御信号Ｃ、ＣＢの関係について説明しておく。
【００５１】
前述した通り、例えば図１４に示す構成のクロック制御回路において、多相クロックＰ０〜Ｐｎの添え字ｎを２ｍ−１（多相クロックの相数は２ｍ）とすると、クロックセレクタ１７０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ−２のうちの一つを、制御回路２００からのクロック選択制御信号で選択する第１のセレクタと、偶位相クロックＰ１、Ｐ３、Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第２のセレクタと、を備え、位相差を内分するインターポレータ１３０に供給される奇位相、偶位相のクロック出力対の組み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対となるように、制御回路２００が、クロック出力の切り替え制御を行う。
【００５２】
例えばクロックセレクタ１７０で（Ｐ０、Ｐ１）のクロック信号対（Ｐ１はＰ０よりも時間差Ｔ遅れている）を選択しており（インターポレータ１３０の入力信号ＩＮ１とＩＮ２の位相は順（正）の関係にある）、インターポレータ１３０において、（Ｐ０、Ｐ１）の時間差Ｔの内分比を、上式（３）で、ｎ＝０としている場合（制御信号Ｃは、"000…0"とその相補信号ＣＢは"111…1"となる）、さらにインターポレータの出力信号の位相を遅らせる場合には、クロックセレクタ１７０で、（Ｐ２、Ｐ１）のクロック信号対を選択する。この場合、図１３において、入力信号ＩＮ１には、クロックＰ０のかわりに、Ｐ１よりも位相の遅れたクロックＰ２が供給され、入力信号ＩＮ２には、もとのクロックＰ１が供給される。すなわち、クロックセレクタ１７０で（Ｐ２、Ｐ１）のクロック信号対が選択された場合、インターポレータの第２の入力端子に入力される入力信号ＩＮ２（図１３参照）の方が、第１の入力端子に入力される入力信号ＩＮ１（図１３参照）よりも位相がすすんでいる（インターポレータ１３０の入力信号ＩＮ１とＩＮ２の位相は（Ｐ０、Ｐ１）の場合と逆の関係）。このため、入力信号ＩＮ１をゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６に接続する第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５に供給される制御信号としては、位相の遅れた入力信号に対応する制御信号を供給し、入力信号ＩＮ２をゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２に接続する第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１には位相の進んだ入力信号に対する制御信号を供給する。クロックセレクタ１７０で（Ｐ２、Ｐ１）のクロック信号対が選択された場合、制御信号ＣＢの全ビットが論理１（制御信号Ｃは全ビットが論理０）で、インターポレータ１３０の内分比の下限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最小）、制御信号ＣＢの全ビットが論理０（制御信号Ｃは全ビットが論理１）でインターポレータ１３０の内分比の上限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最大）となる。一方、クロックセレクタ１７０で（Ｐ０、Ｐ１）のクロック信号対が選択された場合、制御信号Ｃの全ビットが論理１（制御信号ＣＢは全ビットが論理０）で、インターポレータ１３０の内分比の下限（インターポレータの出力信号の遅延時間は最小）、制御信号Ｃの全ビットが論理０（制御信号ＣＢは全ビットが論理１）でインターポレータ１３０の内分比の上限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最大）となる。
【００５３】
クロックセレクタ１７０でクロック信号対（Ｐ２、Ｐ１）を選択する場合と、クロック信号対（Ｐ０、Ｐ１）を選択している場合とでは、インターポレータ１３０の入力信号ＩＮ１、ＩＮ２の位相の進み、遅れの関係が入れ替わり、インターポレータ１３０の内分比を設定するために第１、第２群のスイッチ素子の供給される制御信号Ｃ、ＣＢの論理が入れ替わる。クロック対が変更される際に、インターポレータの内分比の制御信号Ｃ/ＣＢの設定が交換（スワップ）される。すなわち、インターポレータ１３０の二つの入力端子とクロックセレクタ１７０の二つの出力端子の接続は切替えず、制御回路２００では、クロック選択の切換に連動して、この制御信号Ｃ、ＣＢの論理の交換を行っている。後述するように、本発明の一実施例においては、フラグ信号ＪＢＴＦＬＧの値に基づき、インターポレータに内分比制御信号を供給する制御回路での制御信号Ｃ/ＣＢの設定論理の交換の制御を行っている。
【００５４】
図１は、本発明に係るクロック制御回路の一実施例の全体の回路構成を示す図である。図１を参照すると、このクロック制御回路は、基準信号（Ｒｅｆ）とインターポレータ１３０の出力信号（ＯＵＴ）の位相差を比較検出する位相比較回路１１０と、位相比較回路１１０から出力される位相比較結果信号をなすアップ信号ＵＰ、ダウン信号ＤＮを入力し、信号ＥＮＤＦＬＧがアクティブのとき、リングカウンタ１００に対してアップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮを出力するアップ・ダウン信号制御回路１４０と、アップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮを入力とするリングカウンタ１００と、想定外救済及びフラグ生成回路１５０と、想定外救済及びフラグ生成回路１５０の出力を入力し、デコード信号を出力するデコード回路１６０と、多相クロックを入力とし、一対のクロックを出力するクロックセレクタ１７０と、インターポレータ１３０と、位相比較回路１１０からのアップ信号ＵＰ、ダウン信号ＤＮを入力しインターポレータ１３０の内分比を制御する制御信号Ｃとその相補信号ＣＢ、及び、内分比が端点（上限又は下限）あることを示す信号ＥＮＤＦＬＧを出力するインターポレータ制御回路１２０と、を備えている。アップ・ダウン信号制御回路１４０は、インターポレータ制御回路１２０から出力される信号ＥＮＤＦＬＧがアクティブ状態であるときに、位相比較回路１１０からのアップ信号ＵＰ、ダウン信号ＤＮを、アップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮとしてリングカウンタ１００に出力するゲート制御を行う。
【００５５】
図１に示す例では、クロックセレクタ１７０には、図２に示すような６相クロック（ＣＫ０〜ＣＫ５）が供給される。なお、クロックセレクタ１７０に入力される６相クロックは、基準クロック（Ｒｅｆ）を一旦分周し分周信号を逓倍して多相クロックを生成する逓倍用インターポレータ（特願２０００−０８３５７９号参照）を用いて生成してもよいし、これ以外にも、ＰＬＬ回路のＶＣＯ出力等、任意の多相クロック生成回路を用いることができる。
【００５６】
リングカウンタ１００は、３ビットの信号（カウンタを構成する３個のフリップフロップの正転出力）と、３ビットの信号を反転した信号（カウンタを構成する３個のフリップフロップの反転出力）を出力する。
【００５７】
図１において、アップ・ダウン信号制御回路１４０、リングカウンタ１００、想定外救済及びフラグ生成回路１５０、デコード回路１６０、インターポレータ制御回路１２０が、図１４の制御回路２００を構成している。本実施例において、６相クロックは、任意の構成の多相クロック生成回路（図１４の２１０）を用いて生成される。なお、本発明において、多相クロックとしては、６相クロックに限定されるものでないことは勿論である。
【００５８】
図１２は、図１のクロックセレクタ１７０の構成の一例を示す図である。図１２を参照すると、このクロックセレクタ１７０は、６相クロックＣＫ０〜ＣＫ５のうちの偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４を入力とし、出力が共通接続されて出力端子ＣＫＯ１に接続されている３つのトライステートバッファ１７１、１７３、１７５と、６相クロックのうちの奇位相のクロックＣＫ１、ＣＫ３、ＣＫ５を入力とし、出力が共通接続されて出力端子ＣＫＯ２に接続されている３つのトライステートバッファ１７２、１７４、１７６と、を備えている。トライステートバッファ１７１、１７３、１７５、１７２、１７４、１７６の出力イネーブル端子には、クロック選択制御信号Ｓ０〜Ｓ５がそれぞれ入力され、クロック選択制御信号の値が例えば論理１のとき、出力イネーブル状態とされ、クロック選択制御信号の値が論理０のとき、出力ディスエーブル（出力はハイインピーダンス状態）とされる。クロックセレクタ１７０からは、偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４の一つが出力端子ＣＫＯ１から出力され、偶位相に隣接する位相の奇位相のクロックが出力端子ＣＫＯ２から出力される。なお、クロックセレクタ１７０は、クロック選択制御信号Ｓ０〜Ｓ５に基づき、クロック対を選択出力するものであればよく、図１２に示した構成に限定されるものではない。
【００５９】
次に、本発明の一実施例におけるデコード回路１６０の構成について説明する。図４には、２進表示で３ビットで表される６通りの信号から６通りの６ビットの信号（クロック選択制御信号）を生成するデコード回路１６０の動作が真理値表として示されている。デコード回路１６０は、リングカウンタ１００を構成する３個のフリップフロップから出力される３ビット信号（ＦＦ１，２，３）と、その反転信号（ＦＦ１，２，３（反転））の計６ビットを入力し、デコード結果信号の６ビット信号Ｓ０〜Ｓ５を生成するものであり、この符号変換は、３ビットとその反転信号の６ビットのうち１ビットのみを反転するだけで、デコード結果信号を得ることができ、回路規模を効率化している。
【００６０】
図４に示すように、３ビット信号（ＦＦ１，２，３）とその反転信号（ＦＦ１，２，３（反転））の６ビット入力パタン "000 111" に対して、デコード結果であるクロック選択制御信号"000110"の場合、６ビット入力パタンの右端の１ビットを反転するだけでよい。
【００６１】
次の行の"100 011" →"000011"の場合（矢印はデコード結果を示す）、６ビット入力パタンの左端の１ビットを反転するだけでよい。
【００６２】
第３行の"110 001" →"100001"の場合、６ビット入力パタンの左から２ビット目を反転するだけでよい。
【００６３】
第４行の"111 000" →"110000" の場合、６ビット入力パタンの左から３ビット目を反転するだけでよい。
【００６４】
第５行の"011 100" →"011000" の場合、６ビット入力パタンの左から４ビット目を反転するだけでよい。
【００６５】
同様にして、第６行の"001 110" →"001100" の場合、６ビット入力パタンの左から５ビット目を反転するだけでよい。
【００６６】
第７行の"000 111" →"000110" の場合、６ビット入力パタンの左から６ビット目（右端）を反転するだけでよい。第７行は第１行と同一である。
【００６７】
図５は、図４に真理値表を示したデコード回路１６０（図１参照）の構成の一例を示す図である。図５において、FFO1、FFO2、FFO3は、リングカウンタを構成する３段のフリップフロップの正転出力端子Ｑの出力信号であり、FFO1B、FFO2B、FFO3Bはリングカウンタを構成する３段のフリップフロップの反転出力端子ＱＢの出力信号である。
【００６８】
図５を参照すると、デコード回路１６０（図１参照）は、６ビットのクロック選択制御信号（S0，S1，S2，S3，S4，S5）について、例えば、以下の論理構成とされる。
【００６９】
S0＝AND（FFO1，FFO2）
S1＝AND（FFO2，FFO3）
S2＝AND（FFO3，FFO1B）
S3＝AND（FFO1B，FFO2B）
S4＝AND（FFO2B，FFO3B）
S5＝AND（FFO3B，FFO1）
【００７０】
すなわち、デコード回路１６０は、６個の２入力ＡＮＤ回路という簡易な構成とされる。半導体集積回路上での実際の回路構成は、図５に示すように、基本セルをなすＮＡＮＤ回路とインバータＩＮＶで構成される。
【００７１】
Ｉ番目の２入力ＮＡＮＤ回路は、３ビットの信号（FFO1、FFO2、FFO3）と、反転信号（FFO1B、FFO2B、FFO3B）よりなる６ビット幅の信号（FFO1、FFO2、FFO3、FFO1B、FFO2B、FFO3B）のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする。
【００７２】
図６は、本発明の一実施例において、デコード回路（図１の１６０）の入力端子に供給される３ビットの信号とその反転信号を生成するリングカウンタ１００（図１参照）の構成の一例を示す図である。このリングカウンタ１００（図１参照）は、アップ信号Ｆ＿ＵＰとダウン信号Ｆ＿ＤＮとを制御信号として入力し、カウント方向が、アップ又はダウンに切替自在とされており、さらに、アップ信号Ｆ＿ＵＰとダウン信号Ｆ＿ＤＮがともにアクティブ（又はともにインアクティブ）のとき、保持状態とされる。
【００７３】
より詳細には、図６を参照すると、このリングカウンタ１００は、３つのＤ型のフリップフロップ１０、２０、３０を備え、フリップフロップ１０、２０、３０の出力（正転出力）からは６通りのパタンの３ビット信号が出力され、フリップフロップ１０、２０、３０の反転出力からは、３ビット信号の反転信号が出力される。
【００７４】
フリップフロップ１０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力信号とを入力とし、リングカウンタのアップカウント／ダウンカウント、ホールド（保持）の動作状態を規定する第１の論理回路を備えている。この第１の論理回路は、Ｆ＿ＵＰとフリップフロップ３０の出力Ｑの反転を入力とするＮＡＮＤ回路１１と、一致検出回路４０の出力とフリップフロップ１０の出力を入力とするＮＡＮＤ回路１２と、フリップフロップ２０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路１３と、ＮＡＮＤ回路１１〜１３の出力を入力とするＮＡＮＤ回路１４と、を備え、ＮＡＮＤ回路１４の出力がフリップフロップ１０のデータ入力端子Ｄに供給される。
【００７５】
フリップフロップ２０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力信号を入力とし、リングカウンタのアップカウント／ダウンカウント、ホールドの動作状態を規定する第２の論理回路を備えている。
この第２の論理回路は、Ｆ＿ＵＰとフリップフロップ１０の出力Ｑを入力とするＮＡＮＤ回路２１と、一致検出回路４０の出力とフリップフロップ２０の出力を入力とするＮＡＮＤ回路２２と、フリップフロップ３０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路２３と、ＮＡＮＤ回路２１〜２３の出力を入力とするＮＡＮＤ回路２４と、を備え、ＮＡＮＤ回路２４の出力がフリップフロップ２０のデータ入力端子Ｄに供給される。
【００７６】
フリップフロップ３０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力を入力とし、リングカウンタのアップカウント／ダウンカウント、ホールドの動作状態を規定する第３の論理回路を備えている。この第３の論理回路は、Ｆ＿ＵＰとフリップフロップ２０の出力Ｑを入力とするＮＡＮＤ回路３１と、一致検出回路４０の出力とフリップフロップ３０の出力を入力とするＮＡＮＤ回路３２と、フリップフロップ１０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路３３と、ＮＡＮＤ回路３１〜３３の出力を入力とするＮＡＮＤ回路３４と、を備え、ＮＡＮＤ回路３４の出力がフリップフロップ３０のデータ入力端子Ｄに供給される。
【００７７】
図６に示したリングカウンタの動作について説明する。例えば各フリップフロップ１０、２０、３０の出力Ｑがすべて論理０であり、アップ信号Ｆ＿ＵＰが論理１のとき、ＮＡＮＤ回路１１の出力は論理０となり、ＮＡＮＤ回路１４の出力は論理１となり、クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。このときフリップフロップ２０、３０のデータ入力端子Ｄには論理０とされ、フリップフロップ２０、３０は論理０を出力し、フリップフロップ１０、２０、３０の正転出力は、"100"となる。
【００７８】
フリップフロップ１０の出力ＦＦ０１が論理１となった結果、ＮＡＮＤ回路２１の出力は論理０となり、ＮＡＮＤ回路２４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"110"となる。
【００７９】
フリップフロップ２０の出力ＦＦ０２が論理１となった結果、ＮＡＮＤ回路３１の出力は論理０となり、ＮＡＮＤ回路３４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"111"となる。
【００８０】
フリップフロップ３０の出力ＦＦ０３が論理１となった結果、ＮＡＮＤ回路１１の出力は論理１となり、ＮＡＮＤ回路１４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"011"となる。
【００８１】
フリップフロップ１０の出力ＦＦ０１が論理０となった結果、ＮＡＮＤ回路２１の出力は論理１となり、ＮＡＮＤ回路２４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ２０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"001"となる。
【００８２】
フリップフロップ２０の出力ＦＦ０２が論理０となった結果、ＮＡＮＤ回路３１の出力は論理１となり、ＮＡＮＤ回路３４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"000"となる。
【００８３】
信号Ｆ＿ＤＮが論理１（Ｆ＿ＵＰが論理０）のとき、パタンのシフト方向は、信号Ｆ＿ＵＰが論理１のときと逆になる。ＮＡＮＤ回路３３の出力は論理０となり、ＮＡＮＤ回路３４が論理１となる。クロックＦ＿ＣＬＫでフリップフロップ３０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"001"となる。
【００８４】
フリップフロップ３０の出力ＦＦ０３が論理１となった結果、ＮＡＮＤ回路２３の出力は論理０となり、ＮＡＮＤ回路２４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ２０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"011"となる。
【００８５】
フリップフロップ２０の出力ＦＦ０２が論理１となった結果、ＮＡＮＤ回路１３の出力は論理０となり、ＮＡＮＤ回路１４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"111"となる。
【００８６】
フリップフロップ１０の出力ＦＦ０１が論理１となった結果、ＮＡＮＤ回路３３の出力は論理１となり、ＮＡＮＤ回路３４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"110"となる。以下クロックが入力されるたびに、"100"、"000"と推移する。
【００８７】
信号Ｆ＿ＤＮと信号Ｆ＿ＵＰの値が一致するとき、ＸＮＯＲ（eXclusive NOR）回路よりなる一致検出回路４０の出力が論理１となり、ＮＡＮＤ回路１２、２２、３２を介して、フリップフロップ１０、２０、３０の正転出力端子Ｑの値が、フリップフロップ１０、２０、３０のデータ入力端子Ｄにそれぞれ帰還され、クロックＦ＿ＣＬＫの立ち上がりで、フリップフロップ１０、２０、３０はデータ入力端子Ｄの信号をサンプル出力するため、フリップフロップ１０、２０、３０は状態を保持する。
【００８８】
前述したように、図６に示したリングカウンタの３ビット出力パタン（FF01，FF02，FF03）には、パタン"010"、"101"は存在しない。ノイズ等により、想定外のパタン"010"、"101"が生じた場合、このパタンを、出現が許可されているパタンのうちのいずれかに設定することで、救済を行っている。
【００８９】
次に、図１の想定外救済及びフラグ生成回路１５０について詳細に説明する。
想定外救済及びフラグ生成回路１５０のうちの想定外救済回路は、想定外パタンの３ビット信号"010"を、"000"に変換し、想定外パタンの３ビット信号"101"を"111"に変換する（図４参照）。
【００９０】
図７（ａ）は、図１の想定外救済及びフラグ生成回路１５０の想定外救済回路の構成の一例を示す図である。図７（ａ）を参照すると、この想定外救済回路５０は、フリップフロップ１０の正転出力端子Ｑの信号をインバータＩＮＶ１で反転した信号FFO1Iと、フリップフロップ２０の正転出力端子Ｑの信号FFO2と、フリップフロップ３０の正転出力端子Ｑの信号をインバータＩＮＶ３で反転した信号FFO3Iとを入力とし、これらがすべて論理１のとき、論理０を出力するＮＡＮＤ回路５１と、フリップフロップ１０の反転出力端子ＱＢの信号をインバータＩＮＶ２で反転した信号FFO1BIと、フリップフロップ２０の反転出力端子ＱＢの信号FFO2Bと、フリップフロップ３０の反転出力端子ＱＢの信号をインバータＩＮＶ４で反転した信号FFO3BIとを入力とし、これらがすべて論理１のとき、論理０を出力するＮＡＮＤ回路５２と、フリップフロップ２０の出力信号とＮＡＮＤ回路５２の出力信号を入力とするＮＡＮＤ回路５３と、ＮＡＮＤ回路５３の出力信号とＮＡＮＤ回路５２の出力信号とを入力とし、信号FFO2DCを出力するＮＡＮＤ回路５４とを備えている。
【００９１】
次に、この想定外救済回路５０の動作について説明する。フリップフロップ１０、２０、３０の正転出力端子Ｑの３ビット信号が、"010"のとき、ＮＡＮＤ回路５１は論理０を出力し、ＮＡＮＤ回路５３は論理１を出力し、ＮＡＮＤ回路５２の出力である論理１を反転した論理０が、ＮＡＮＤ回路５４から、FFO2DCとして出力される。フリップフロップ１０、２０、３０の正転出力端子Ｑの３ビット信号が、"101"のとき、ＮＡＮＤ回路５２の出力は論理０となり、ＮＡＮＤ回路５４から、FFO2DCに論理１が出力される。
【００９２】
想定外救済回路５０を備えた場合、図６に示したリングカウンタにおいて、ＮＡＮＤ回路１３、ＮＡＮＤ回路２２、ＮＡＮＤ回路３１に入力される信号は、FFO2の代わりに、想定外救済回路５０の出力信号FFO2DCが用いられる。
【００９３】
想定外救済回路５０を備えたことで、リングカウンタ１００の出力として、想定外のビットパタンが出力された場合でも、これを出現が許可されたビットパタンに置き換えてデコード回路１６０に供給するため、クロックセレクタ１７０によるクロック対の選択と、インターポレータ１３０による位相調整動作を、的確に行うことができる。一方、想定外救済回路５０を具備しない場合、想定外のパタンがデコード回路１６０にそのまま入力されることになり、デコード回路１６０のデコード結果がいかなるものとなるか保証されない可能性もあることから、位相調整が正しく行えない可能性もある。
【００９４】
図７（ｂ）は、図１の想定外救済及びフラグ生成回路１５０のフラグ生成回路の構成を示す図である。図７（ｂ）を参照すると、フラグ生成回路は、フラグ信号ＪＢＴＦＬＧ（インターポレータ制御回路１２０に入力される）を生成する。
図４に示すように、クロックの選択が切り替わるごとに、信号ＪＢＴＦＬＧの値は反転する（偶数番目、奇数番目と順に切り替わる）。図７（ａ）のリングカウンタのフリップフロップ１０、２０、３０の出力信号FF01I、FF02B、FF03Iを入力とするＮＡＮＤ回路５５と、FF01I、FF02を入力とするＮＡＮＤ回路５６と、FF01B、FF02、FF03Iを入力とするＮＡＮＤ回路５７と、ＮＡＮＤ回路５５、ＮＡＮＤ回路５６、及びＮＡＮＤ回路５７の出力を入力とし入力信号の否定論理積をＪＢＴＦＬＧとして出力するＮＡＮＤ回路５８と、を備えている。
【００９５】
このフラグ生成回路の動作について説明する。フリップフロップ１０、２０、３０の正転出力Ｑについてみると、"000"、"011"、"110"のとき、それぞれＮＡＮＤ回路５５、５６、５７の出力が論理０となり、ＪＢＴＦＬＧの値は論理１となり、フリップフロップ１０、２０、３０の正転出力Ｑが、"100"、"111"、"001"のとき、ＪＢＴＦＬＧの値は論理０となる（図４に示した真理値表参照）。
【００９６】
図８は、図７（ａ）に示した想定外救済回路５０の出力信号FF02DCと、リングカウンタ１００を構成するフリップフロップ１０、３０の正転出力Ｑと、反転出力ＱＢをそれぞれインバータで反転した信号FF01I、FF01BI、FF03I，FF03BIを入力とするデコード回路（図１の１６０）の構成を示す図である。図８を参照すると、このデコード回路は、図５に示した回路構成とは、FF02DCを入力とするＮＡＮＤ３、ＮＡＮＤ４の入力端子が反転（負論理）である点が相違している。なお、図７（ａ）に示すように、リングカウンタを構成するフリップフロップの出力がインバータで反転されていることから、図８のデコード回路の入力端子の信号接続形態の順番は、図５に示したものと相違している。ただし、その論理は、図５に示したものと同一である。
【００９７】
S0＝AND（FFO1BI，FFO2DC）
S1＝AND（FFO2DC，FFO3BI）
S2＝AND（FFO3BI，FFO1I）
S3＝AND（FFO1I，反転（FFO2DC））
S4＝AND（反転（FFO2DC），FFO3I）
S5＝AND（FFO3I，FFO1BI）
【００９８】
図９は、図１のインターポレータ制御回路１２０の構成の一例を示す図である。なお、図１のインターポレータ１３０が６刻みのインターポレータよりなり、インターポレータ制御回路１２０は、制御信号Ｃ（内分比制御信号）として６ビットの信号をインターポレータ１３０に供給するものとする。
【００９９】
図９を参照すると、このインターポレータ制御回路１２０は、制御信号発生回路１２０１と、Ｄ型フリップフロップ１２１０〜１２１５と、Ｄ型フリップフロップ１２１０〜１２１５に対応して設けられており、各Ｄ型フリップフロップ１２１０〜１２１５のデータ入力端子Ｄに、それぞれ、出力Ｏ１が接続されている制御論理回路１２０２〜１２０７を備えている。なお、図９において、基本セルをなすＮＯＲ回路１２２１とＮＯＲ回路１２２１の出力端に入力端が接続されているインバータ１２２２よりなる論理回路は、ＯＲ回路として機能する。
【０１００】
各フリップフロップ１２１０、１２１１、１２１２、１２１３、１２１４、１２１５の出力端子Ｑはインターポレータ１３０（６刻みのインターポレータ）の内分比を制御する６本の制御信号Ｃ０〜Ｃ５として出力され、インターポレータ１３０には、制御信号Ｃ０〜Ｃ５を、それぞれ不図示のインバータで反転した信号制御信号ＣＢ０〜ＣＢ５が、図１の制御信号Ｃとその相補信号ＣＢとして供給される。
【０１０１】
制御信号発生回路１２０１は、位相比較回路１１０からの位相比較結果信号であるＳ＿ＵＰ（図１のＵＰ）、Ｓ＿ＤＮ（図１のＤＮ）、フラグ生成回路１５０から供給される、選択クロックの組み合わせに対応した信号ＪＢＴＦＬＧ、及び、信号Ｃ０と信号Ｃ５とを入力し、右シフト、左シフト、保持を指示する制御信号Ｒｉｇｈｔ（右）、Ｌｅｆｔ（左）、Ｈｏｌｄ（保持）を出力する。信号Ｃ５が"０"、信号Ｃ０が"１"のとき、選択されたクロック対における内分比は、その下限又は上限に達しているため、制御信号Ｃの生成において、必要とされるリセット動作が行われる。制御信号発生回路１２０１では、フラグ信号ＪＢＴＦＬＧの値が論理１と論理０では、アップ信号（Ｓ＿ＵＰ）に対応するシフト方向を相違させる制御を行っており、ダウン信号（Ｓ＿ＤＮ）についても、同様とされる。
【０１０２】
制御論理回路１２０２〜１２０７は、制御信号発生回路１２０１から出力される制御信号Ｒｉｇｈｔ、Ｌｅｆｔ、Ｈｏｌｄを入力し、さらに自制御論理回路に対応する内分比制御信号と、該内分比制御信号の一側又は両側に隣接する内分比制御信号とを入力し、これらの信号をデコードした結果を、出力端子Ｏ１から出力し、対応するＤ型フリップフロップのデータ入力端子Ｄに供給する。
【０１０３】
制御論理回路１２０２〜１２０７は、６つの入力端子Ｉ１〜Ｉ６と一つの入力端子を有し、その構成はいずれも同一とされ、例えば入力端子Ｉ１、Ｉ２、入力端子Ｉ３、Ｉ４、入力端子Ｉ５、Ｉ６にそれぞれ入力が接続された３つの２入力ＮＡＮＤ回路と、３つの２入力ＮＡＮＤ回路の出力を入力とし出力が出力端子Ｏ１に接続されている３入力ＮＡＮＤ回路を備えて構成される。
【０１０４】
端部の制御論理回路１２０２は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５にそれぞれ入力し、対応する出力信号Ｃ０と、隣接する信号Ｃ１を、入力端子Ｉ４、Ｉ２から出力し、入力端子Ｉ６がグランド電位に固定されており、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１０のデータ入力端子Ｄに接続されている。
【０１０５】
制御論理回路１２０３は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５にそれぞれ入力し、対応する出力信号（内分比制御信号）Ｃ１と、出力信号Ｃ１に隣接する出力信号Ｃ２、Ｃ０を、入力端子Ｉ４、Ｉ２、Ｉ６から入力し、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１１のデータ入力端子Ｄに接続されている。
【０１０６】
制御論理回路１２０４、１２０５、１２０６は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５に入力し、それぞれ、出力信号Ｃ２とＣ２に隣接する出力信号Ｃ３、Ｃ１、出力信号Ｃ３とＣ３に隣接する信号Ｃ２、Ｃ４、出力信号Ｃ４とＣ４に隣接する出力信号Ｃ３、Ｃ５を、入力端子Ｉ４、Ｉ２、Ｉ６から入力し、出力端子Ｏ１は、それぞれ、対応するＤ型フリップフロップ１２１２、１２１３、１２１４のデータ入力端子Ｄに接続されている。
【０１０７】
端部の制御論理回路１２０７は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５に入力し、対応する出力信号Ｃ５と、Ｃ５の一つ前の信号Ｃ４を、入力端子Ｉ４、Ｉ６から出力し、入力端子Ｉ２が電源電位ＶＤＤに固定されており、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１５のデータ入力端子Ｄに接続されている。
【０１０８】
出力信号Ｃ０は、フリップフロップ１２１１の出力とともに、ＮＯＲ回路１２２１とインバータ１２２２からなるＯＲ回路に入力され、インバータ１２２２から出力信号Ｃ１が出力される。
【０１０９】
出力信号Ｃ１は、フリップフロップ１２１２の出力とともに、ＮＯＲ回路１２２３とインバータ１２２４からなるＯＲ回路に入力され、インバータ１２２４から出力信号Ｃ２が出力される。
【０１１０】
出力信号Ｃ２は、フリップフロップ１２１３の出力とともに、ＮＯＲ回路１２２５とインバータ１２２６からなるＯＲ回路に入力され、インバータ１２２６から出力信号Ｃ３が出力される。
【０１１１】
出力信号Ｃ３は、フリップフロップ１２１４の出力とともに、ＮＯＲ回路１２２７とインバータ１２２８からなるＯＲ回路に入力され、インバータ１２２８から出力信号Ｃ４が出力される。
【０１１２】
出力信号Ｃ４は、フリップフロップ１２１５の出力とともに、ＮＯＲ回路１２２９とインバータ１２３０からなるＯＲ回路に入力され、インバータ１２３０から出力信号Ｃ５が出力される。
【０１１３】
インターポレータ１３０の内分比を可変させる６ビット制御信号Ｃ０〜Ｃ５は"１"連続と"０"連続の組み合わせよりなり、フリップフロップ１２１０〜１２１５のシフトレジスタで生成される。
【０１１４】
図９の回路の基本動作は、アップ信号、ダウン信号に応じて、制御信号Ｃ０〜Ｃ５における"０"と"１"の境界を右又は左にシフトさせていく。
【０１１５】
制御信号Ｃ０〜Ｃ５（内分比制御信号）は、"１"連続と、"０"連続の信号よりなり、"１"と"０"の境界をシフトさせる構成に加え、"１"を出力する最も高い段のフリップフロップから、より後段のフリップフロップへ、"１"を、ドミノ倒し（将棋倒し）式に伝搬させていく構成により、制御信号を生成している。図９を参照すると、出力信号（内分比制御信号）Ｃ０が論理１のとき、この信号Ｃ０の値は、ＯＲ回路（１２２１、１２２２）を介して出力信号Ｃ１に伝搬され、さらにＯＲ回路（１２２３、１２２４）を介して出力信号Ｃ２に伝搬され、同様にして、ＯＲ回路（１２２５、１２２６）、ＯＲ回路（１２２７、１２２８）、ＯＲ回路（１２２９、１２３０）を介して、出力信号Ｃ３、Ｃ４、Ｃ５に伝搬される。かかる構成により、信号Ｃ０が論理１であるときは、信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５も論理１であることを保証している。
【０１１６】
前述したように、多相クロックのクロック選択の組み合わせにより、シフトレジスタのシフト方向が変わる。
【０１１７】
図１０は、本発明の一実施例におけるインターポレータ制御回路１２０（図１、図９等参照）から出力される制御信号Ｃのパタンの一例を示す図である。図１０を参照すると、内分比を制御する信号Ｃ０〜Ｃ５が例えば"000000"の状態で、クロックセレクタ１７０のクロック対の選択が行われ、インターポレータ制御回路１２０では、アップ信号の入力により、制御信号Ｃを左方にシフトされ（"１"が左に伝搬）、"000001"となる。以下同様にして、インターポレータ制御回路１２０にアップ信号が入力されると、インターポレータ制御回路１２０から出力される制御信号Ｃ０〜Ｃ５は、"011111"から"111111"に変化し、なおも、インターポレータ制御回路１２０にアップ信号が入力された場合には、インターポレータ制御回路１２０の内分比がその下限又は上限（端部）にあることから、内分比のレンジの切替え、すなわち、クロックセレクタ１７０でのクロック対の切替えが行われる。このとき、フラグＪＢＴＦＬＧの値も切替わる。
【０１１８】
この場合、切替えられたレンジで、さらに、インターポレータ制御回路１２０にアップ信号が入力された場合、インターポレータ制御回路１２０では、制御信号Ｃ０〜Ｃ５を、"111111"から、"011111"、"001111"、…、"000001"、"000000"と変化させる。すなわち制御信号Ｃにおける"０"と"１"の境界は右にシフトする。このときのフラグＪＢＴＦＬＧの値は、アップ信号で左シフトした場合のフラグＪＢＴＦＬＧの値の相補値とされる。そして、インターポレータ制御回路１２０において、出力する制御信号Ｃが端部"000000"にあり、さらにアップ信号が入力されると、内分比のレンジのさらなる切替え、すなわちクロックの切替が行われる。
【０１１９】
図１０を参照して説明したシフト方向の切替え制御を、インターポレータ制御回路１２０の制御信号発生回路１２０１、制御論理回路１２０２〜１２０７（図９参照）で行っている。すなわち、フラグＪＢＴＦＬＧの値により、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）による、シフトレジスタ（１２１０〜１２１５）のシフト方向（右シフト、左シフト）は逆となり、制御信号発生回路１２０１では、信号Ｃ０、Ｃ５と、フラグＪＢＴＦＬＧ、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）に基づき、シフトレジスタのシフト方向を制御する信号を出力する。また、制御信号発生回路１２０１は、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）がともに論理１である場合には、保持信号（Ｈｏｌｄ）を論理１とする。
【０１２０】
インターポレータ制御回路１２０が生成するＥＮＤＦＬＧは、制御信号Ｃが、端部（内分比の下限、上限）であるか、否かを示す信号であり、リングカウンタ１００へのアップ、ダウン信号を生成するアップ・ダウン信号制御回路１４０に、出力イネーブル信号（ゲート信号）として供給される。アップ・ダウン信号制御回路１４０は、ＥＮＤＦＬＧが論理１のとき、リングカウンタ１００へアップ、ダウン信号を出力する。
【０１２１】
インターポレータ制御回路１２０において、ＮＯＲ回路１２３１とインバータ１２３２からなるＯＲ回路は、出力信号Ｃ０と、出力信号Ｃ５（反転）とを入力とし、フラグＥＮＤＦＬＧを出力している。出力信号Ｃ０（最下位ビット）が論理１（"1"）のとき、フラグＥＮＤＦＬＧは論理１となり、また出力信号Ｃ５（最上位ビット）が論理０（"0"）のとき、フラグＥＮＤＦＬＧは論理１となる。すなわち、出力信号Ｃ０が論理１のとき、出力信号Ｃ０〜Ｃ５はいずれも論理１であり、また、出力信号Ｃ５が論理０のとき制御信号Ｃ１〜Ｃ５はいずれも論理０であり、いずれの場合も、インターポレータ１３０の内分比の設定値の端部（下限又は上限）に対応しており、フラグＥＮＤＦＬＧは論理１とされる。
【０１２２】
例えば図３に示したタイミング図を参照して説明すると、クロックセレクタ１７０（図１参照）の出力CKO1、CKO2として、多相クロックのうちクロック対（CK0、CK1）（CKO1の方が位相が進んでいる）が選択されており（ＪＢＴＦＬＧは論理０）、つづいて、クロックの切替により、クロック対（CK2、CK1）が選択された場合、CKO2の方が位相が進んでおり、ＪＢＴＦＬＧは論理１とされる。
【０１２３】
図１のインターポレータ１３０に、入力信号ＩＮ１、ＩＮ２（図１３参照）として入力されるクロック信号（CK2，CK3）のうち、先に立ち上がる信号（CK2）を入力とするトランジスタ（例えば図１３の入力信号ＩＮ１をゲート入力とするトランジスタＭＮ２２〜ＭＮ２６参照）に接続される第１のスイッチ群（例えば図１３のトランジスタＭＮ２１〜ＭＮ２５参照）に供給される制御信号Ｃ０〜Ｃ５が、"000000"から"000001"、"000011"、"000111"、〜"111111"となると、インターポレータ１３０の出力信号の遅延時間は、
より、
Ｔ（６）＋Ｔ、
Ｔ（６）＋（5/6）Ｔ、
Ｔ（６）＋（4/6）Ｔ、
Ｔ（６）＋（3/6）Ｔ、
Ｔ（６）＋（2/6）Ｔ、
Ｔ（６）＋（１/6）Ｔ、
Ｔ（６）
と短くなる。
【０１２４】
制御信号Ｃ０〜Ｃ５が、"111111"のとき、インターポレータ１３０の内分比の端部であることから、インターポレータ制御回路１２０において、フラグＥＮＤＦＬＧが論理１とされ、位相比較回路１１０からのアップ信号がリングカウンタ１００に伝達されて、デコード回路１６０でデコードされ、クロックセレクタ１７０により、クロック対の切替が行われ、クロック信号（CK2，CK1）が選択出力される。
【０１２５】
この場合、インターポレータ１４０に入力される２つの信号のうち先に立ち上がる入力信号が切替わり（図１３の入力信号ＩＮ２として入力されるクロックCK1）、この信号を入力とするトランジスタ（図１３の入力信号ＩＮ２をゲート入力とするトランジスタＭＮ２８〜ＭＮ３２参照）に接続される第２のスイッチ群（図１３のトランジスタＭＮ２７〜ＭＮ３１参照）は、内分比制御信号Ｃの相補信号ＣＢによって制御される。
【０１２６】
なおも、アップ信号がインターポレータ制御回路１２０に入力されると、内分比制御信号Ｃ０〜Ｃ５は、"011111"と、"０"と"１"の境界が右にシフトされ、その相補信号である制御信号ＣＢ０〜ＣＢ５は"100000"とされ、さらなるアップ信号の入力により、内分比制御信号Ｃ０〜Ｃ５は"001111、〜"000001"となり、ＣＢは"110000"、〜"111110"となり、インターポレータ１３０の出力信号ＯＵＴの入力信号ＩＮ２の立ち上がり遷移からの遅延時間は、
Ｔ（６）＋Ｔ、
Ｔ（６）＋（5/6）Ｔ、
Ｔ（６）＋（4/6）Ｔ、
Ｔ（６）＋（3/6）Ｔ、
Ｔ（６）＋（2/6）Ｔ、
Ｔ（６）＋（１/6）Ｔ、
Ｔ（６）
と短くなる。
【０１２７】
図９に示すインターポレータ制御回路１２０において、出力信号（内分比制御信号）Ｃ０〜Ｃ５がすべて論理０の場合において、制御信号Ｌｅｆｔが論理１のとき（左シフト時）、制御論理回路１２０７の出力は論理１となり、フリップフロップ１２１５のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２９とインバータ１２３０の遅延時間後、出力信号Ｃ５は論理１となる。
【０１２８】
左シフト時、この出力信号Ｃ５を端子Ｉ２に入力する制御論理回路１２０６の出力は論理１となり、フリップフロップ１２１４のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２７とインバータ１２８０の遅延時間後、出力信号Ｃ４は論理１となる。
【０１２９】
左シフト時、この出力信号Ｃ４を端子Ｉ２に入力する制御論理回路１２０５の出力は論理１となり、フリップフロップ１２１３のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２５とインバータ１２２６の遅延時間後、出力信号Ｃ３は論理１となる。
【０１３０】
左シフト時、この出力信号Ｃ３を端子Ｉ２に入力する制御論理回路１２０４の出力は論理１となり、フリップフロップ１２１２のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２３とインバータ１２２４の遅延時間後、出力信号Ｃ２は論理１となる。
【０１３１】
左シフト時、この出力信号Ｃ２を端子Ｉ２に入力する制御論理回路１２０３の出力は論理１となり、フリップフロップ１２１１のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫ立ち上がりを受けて、ＮＯＲ回路１２２１とインバータ１２２２の遅延時間後、出力信号Ｃ１は論理１となる。
【０１３２】
左シフト時、この出力信号Ｃ１を端子Ｉ２に入力する制御論理回路１２０２の出力は論理１となり、フリップフロップ１２１０のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、出力信号Ｃ０は論理１となる。制御信号Ｃ０が論理１のとき、出力信号Ｃ１〜Ｃ５はすべて論理１となる。
【０１３３】
出力信号Ｃ０〜Ｃ５がすべて論理１の場合において、制御信号Ｒｉｇｈｔが論理１のとき（右シフト）、制御論理回路１２０２の出力は論理０となり、フリップフロップ１２１０のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、出力信号Ｃ０は論理０となる。
【０１３４】
右シフト時（"0"/"1"の境界が右にシフトする場合）、出力信号Ｃ０を端子Ｉ６に入力する制御論理回路１２０３の出力は論理０となり、フリップフロップ１２１１のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２１とインバータ１２２２の遅延時間後、出力信号Ｃ１は論理０となる。
【０１３５】
右シフト時、この出力信号Ｃ１を端子Ｉ６に入力する制御論理回路１２０４の出力は論理０となり、フリップフロップ１２１２のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２３とインバータ１２２４の遅延時間後、出力信号Ｃ２は論理０となる。
【０１３６】
右シフト時、この出力信号Ｃ２を端子Ｉ６に入力する制御論理回路１２０５の出力は論理０となり、フリップフロップ１２１３のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２５とインバータ１２２６の遅延時間後、出力信号Ｃ３は論理０となる。
【０１３７】
右シフト時、この出力信号Ｃ３を端子Ｉ６に入力する制御論理回路１２０６の出力は論理０となり、フリップフロップ１２１４のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２７とインバータ１２２８の遅延時間後、出力信号Ｃ４は論理０となる。
【０１３８】
右シフト時、この出力信号Ｃ４を端子Ｉ６に入力する制御論理回路１２０７の出力は論理０となり、フリップフロップ１２１５のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２９とインバータ１２３０の遅延時間後、出力信号Ｃ５は論理０となる。
【０１３９】
フリップフロップ１２１０〜１２１５の出力をそれぞれ端子Ｉ４に入力し、保持信号Ｈｏｌｄを端子Ｉ３に入力とする回路１２０２〜１２０７は、保持信号Ｈｏｌｄが論理１のとき、フリップフロップ１２１０〜１２１５の出力をそれぞれ出力する。
【０１４０】
図１１は、比較例として、カウンタをリングカウンタではなくバイナリカウンタ１０５を用いた構成を示す図である。バイナリカウンタで０〜５までをカウントすると、
"000"、
"001"、
"010"、
"011"、
"100"、
"101"と、カウントアップ／ダウン時、２ビット同時に変化する場合がある。このため、デコード回路１６５において、２ビット同時変化時に、遅延等により発生し得るノイズ対策のために、デコード回路１６５の出力S0〜S5を、ラッチ回路１８０でリタイミングして、クロックセレクタ１７０に選択信号として供給している。
【０１４１】
これに対して、本発明において、デコーダ回路１６０に入力される６ビットの信号の変化時には、１ビットしか変化せず、図１１に示すようなラッチ回路は不要とされる。
【０１４２】
またバイナリカウンタ１０５の３ビット出力をデコードして６ビットデータを生成するデコード回路１６５は、リングカウンタを用いた回路よりも、回路規模が増大する。
【０１４３】
なお、インターポレータ制御回路１２０（図９参照）のフリップフロップ１２１０〜１２１５に供給するクロックＳ＿ＣＬＫと、リングカウンタ１００（図６）のフリップフロップに供給するクロックＦ＿ＣＬＫは、例えば入力クロック（基準クロック）から生成してもよい。フリップフロップ１２１０〜１２１５に供給するクロックＳ＿ＣＬＫの立ち上がりのタイミングは、出力信号Ｃ０〜Ｃ５の切替えのタイミングが、インターポレータ１３０に入力されるクロック信号の遷移タイミングと重ならないタイミングに設定される。
【０１４４】
図１５は、本発明に係るクロック制御回路の実施例で用いられるインターポレータ１３０(図１参照)の別の構成の一例を示す図である。図１５において、ｎ本の信号Ｃ０〜Ｃｎ−１は、インターポレータ制御回路１２０（図１参照）からインターポレータ１３０に供給される内分比制御信号であり、またｎ本のＣＢ０〜ＣＢｎ−１は、内分比制御信号Ｃ０〜Ｃｎ−１の相補信号である（なお、Ｃ０〜Ｃｎ−１、ＣＢ０〜ＣＢｎ−１は、図１のＣ／ＣＢに対応する）。図１５を参照すると、このインターポレータは、高位側電源ＶＤＤにソースが共通に接続され、インターポレータの第２の入力端子からの入力信号ＩＮ２をインバータＩＮＶ１０２で反転した信号をゲートに共通に入力するｎ個のＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎと、ＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎのドレインにソースが接続され、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１をそれぞれゲートに入力し、ドレインが内部ノード（「共通ノード」ともいう）Ｎ１０１に接続されているｎ個のＰチャネルＭＯＳトランジスタＭＰ１１１〜ＭＰ１１ｎと、内部ノードＮ１０１にドレインが共通に接続され、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１をそれぞれゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ１１１〜ＭＮ１１ｎと、ＮチャネルＭＯＳトランジスタＭＮ１１１〜ＭＮ１１ｎのソースにドレインがそれぞれ接続され、インターポレータの第１の入力端子からの入力信号ＩＮ１をインバータＩＮＶ１０１で反転した信号をゲートに共通に入力し、ソースが低位側電源ＶＳＳに共通に接続されているｎ個のＮチャネルＭＯＳトランジスタＭＮ１０１〜ＭＮ１０ｎと、を備えている。
【０１４５】
このインターポレータは、さらに、高位側電源ＶＤＤにソースが共通に接続され、入力信号ＩＮ１をインバータＩＮＶ１０１で反転した信号をゲートに共通に入力するｎ個のＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎと、ＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎのドレインにソースが接続され、内分比制御信号ＣＢ〜Ｃｎ−１をそれぞれゲートに入力し、ドレインが内部ノード（「共通ノード」ともいう）Ｎ１０１に接続されているｎ個のＰチャネルＭＯＳトランジスタＭＰ２１１〜ＭＰ２１ｎと、内部ノードＮ１０１にドレインが共通に接続され、内分比制御信号Ｃ０〜Ｃｎ−１をそれぞれゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎと、ＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎのソースにドレインがそれぞれ接続され、入力信号ＩＮ２をインバータＩＮＶ１０２で反転した信号をゲートに共通に入力し、ソースが低位側電源ＶＳＳに共通接続されているｎ個のＮチャネルＭＯＳトランジスタＭＮ２０１〜ＭＮ２０ｎと、を備えている。共通ノードＮ１０１は、バッファＢＵＦ１０１の入力端に接続され、バッファＢＵＦ１０１の出力端は出力端子ＶOUTに接続され、出力端子ＶOUTから、インターポレータの出力信号が出力される。
【０１４６】
バッファＢＵＦ１０１の入力端（したがって共通ノードＮ１０１）と低位側電源ＶＳＳ間には、容量とスイッチの並列回路からなる容量・スイッチＣ１０１を備えている。この容量・スイッチＣ１０１は、図１３に示したように、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量の直列回路（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）が並列に接続されており、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のゲートに接続される周期制御信号の論理値にて、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５がオン、オフされ、内部ノードＮ３１に付加する容量が決められる。容量・スイッチＣ１０１として固定容量を用いてもよいことは勿論である。
【０１４７】
次に図１５に示したインターポレータの動作について説明する。インターポレータに入力される２つの入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移するとき、ＮチャネルＭＯＳトランジスタ側がインターポレータとして動作する。以下では、単に、説明の都合で、入力信号ＩＮ２が入力信号ＩＮ１よりも先に立ち上がり遷移、立ち下がり遷移するものとするが、入力信号ＩＮ１の方が先に遷移する場合も、前述したように、内分比制御信号Ｃ０〜Ｃｎ−１、ＣＢ０〜ＣＢｎ−１の設定を入れ替えるだけで同様に動作する。
【０１４８】
内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個（Ｋ≦ｎ）とすると、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされる。ゲートに内分比制御信号Ｃ０〜Ｃｎ−１が接続されるｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜２１ｎのうち、（ｎ−Ｋ）個のＭＯＳトランジスタのゲートがＨｉｇｈレベルとされる。またゲートに内分比制御信号ＣＢ０〜ＣＢｎ−１が接続されるｎ個のＮチャネルＭＯＳトランジスタＭＮ１１１〜１１ｎのうちＫ個のＭＯＳトランジスタのゲートがＨｉｇｈレベルとされる。入力信号ＩＮ２と入力信号ＩＮ１の立ち下がりの時間差をＴｆとする。
【０１４９】
内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個がＨｉｇｈレベルであるため、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルとなると、入力信号ＩＮ２の反転信号をゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ２０１〜２０ｎのうち（ｎ−Ｋ）個がオンし、このとき、一つのＮチャネルＭＯＳトランジスタのドレイン電流をＩとすると、電流値（ｎ−Ｋ）×Ｉで、共通ノードＮ１０１に接続される容量（Ｃ１０１の容量）の蓄積電荷を放電する。つづいて、時間差Ｔｆ後に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレベルとなると、相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされているため、入力信号ＩＮ１の反転信号をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１０１〜１０ｎのうちＫ個がオンし、電流Ｋ×Ｉで共通ノードＮ１０１に接続される容量（Ｃ１０１の容量）の蓄積電荷を放電する。
【０１５０】
共通ノードＮ１０１の電位を入力端に入力とするバッファＢＵＦ１０１の出力を反転させるために、放電すべき電荷をＣＶ（ただし、Ｃは容量・スイッチＣ１０１の容量値）とすると、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移したとき、（ｎ−Ｋ）個のトランジスタＭＮ２０１〜ＭＮ２０ｎ−Ｋを介して電流値Ｉで時間Ｔｆ放電したときの、容量（Ｃ１０１の容量）の残留する電荷は、ＣＶ−（ｎ−Ｋ）×Ｉ×Ｔｆであり、つづいて、電流Ｋ×Ｉで放電するため、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移してから、出力端子ＯＵＴの出力信号がＨｉｇｈレベルからＬｏｗレベルに反転する遅延時間（伝搬遅延時間）は、
（ＣＶ−（ｎ−Ｋ）×Ｉ×Ｔｆ）／（Ｋ×Ｉ）
で与えられる。なお、図１５に示したインターポレータを、入力信号ＩＮ１、ＩＮ２の立ち下がりで、出力端子ＯＵＴの出力信号が立ち上がる論理とする場合、バッファＢＵＦ１０１は、一段のインバータ（反転回路）で構成される。
【０１５１】
一方、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側がインターポレータとして動作する。相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされ、（ｎ−Ｋ）個はＬｏｗレベルであるため、ＰチャネルＭＯＳトランジスタＭＰ１１１〜ＭＰ１１ｎのうち（ｎ−Ｋ）個がオンに設定される。内分比制御信号Ｃ０〜Ｃｎ−１のうち（ｎ−Ｋ）個がＨｉｇｈレベルとされ、Ｋ個はＬｏｗレベルであるため、ＰチャネルＭＯＳトランジスタＭＰ２１１〜ＭＰ２１ｎのうちＫ個がオンに設定される。入力信号ＩＮ２、ＩＮ１の立ち上がりの時間差をＴｒとする。
【０１５２】
入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルとなると、入力信号ＩＮ２の反転信号をゲートに入力とする、ＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎのうち（ｎ−Ｋ）個のＰチャネルＭＯＳトランジスタＭＰ１０がオンし、電流（ｎ−Ｋ）×Ｉで共通ノードＮ１０１の電荷を充電する。時間（位相差）Ｔｒ後に、入力信号ＩＮ１がＬｏｗレベルからＨｉｇｈレベルとなると、入力信号ＩＮ１の反転信号をゲートに共通入力するＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎのうちＫ個がオンし、電流Ｋ×Ｉで共通ノードＮ１０１を充電する。共通ノードＮ１０１の電位を入力とするバッファＢＵＦ１０１の出力を反転させるための電荷をＣＶTHとすると、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、ＰチャネルＭＯＳトランジスタＭＰ２０１〜２０ｎの（ｎ−Ｋ）個を介して電流値Ｉで時間Ｔｒ充電したときの電荷は（ｎ−Ｋ）×Ｉ×Ｔｒであり、つづいて電流Ｋ×Ｉで充電するため、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移してから出力信号がＬｏｗレベルからＨｉｇｈレベルに反転する遅延時間（伝搬遅延時間）は、
(ＣＶTH−（ｎ−Ｋ）×Ｉ×Ｔｒ)／Ｋ×Ｉで与えられる。
【０１５３】
このインターポレータにおいては、入力信号がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側が動作し、ＨｉｇｈレベルからＬｏｗレベルに遷移するときは、ＮチャネルＭＯＳトランジスタ側が動作する構成とされ、入力信号の遷移における、電源ＶＤＤからグランド（ＶＳＳ）側へ流れる貫通電流を抑制している。
【０１５４】
このように、図１５に示したインターポレータは、入力信号の立ち上がりと立ち下がりの両エッジ（ダブルエッジ）のそれぞれについて位相差（遷移エッジのタイミング差）を内分した時間で規定される遅延時間で遷移する信号を出力する。すなわち、図１５に示したインターポレータは、入力信号ＩＮ１、ＩＮ２の立ち上がりの時間差を内分した時間で規定される遅延時間で立ち上がる出力信号、入力信号ＩＮ１、ＩＮ２の立ち下がりの時間差を内分した時間で規定される遅延時間で立ち下がる出力信号を出力する。なお、アプリケーションの論理に応じて、入力信号ＩＮ１、ＩＮ２をインバータで反転せず、そのまま、各トランジスタのゲートに入力する構成としてもよい。この場合、入力信号ＩＮ１、ＩＮ２の立ち上がりでＮＭＯＳがオンし、入力信号ＩＮ１、ＩＮ２の立ち下がりでＰＭＯＳ側がオンする。
【０１５５】
上記実施例では、インターポレータ１３０を一つ備えた構成について説明したが、アプリケーションによっては、複数のインターポレータを並列配置し、クロックセレクタ１７０で、複数組のクロック信号対を選択して、複数のインターポレータに供給してもよいし、複数のインターポレータをトリー構成とし、位相の微調整を行う構成としてもよい。また位相比較回路１１０から出力される位相比較結果信号を、ディジタルフィルタ等のフィルタ回路で平滑化（時間平均）したものを、インターポレータ制御回路、アップ・ダウン信号制御回路に供給する構成としてもよい。
【０１５６】
本発明に係るクロック制御装置は、半導体集積回路装置において、内部回路に供給するクロック（内部クロック）を生成するクロック制御回路に用いて好適とされる。さらに、本発明によれば、Ｍ刻みのインターポレータにより、例えばナノ秒を下回る分解能（１００ピコあるいは１０ピコ秒等のサブナノセカンドオーダー）でクロックの遷移タイミングを調整することができ、クロックデータリカバリ回路、電子機器のクロックを供給するクロック発生回路、あるいは、ＬＳＩテスタ等のクロック生成器等に用いても好適とされる。
【０１５７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１５８】
【発明の効果】
以上説明したように、本発明によれば、クロック対を選択するための信号を生成する回路として、リングカウンタの出力とその反転出力をデコードする回路構成としたことにより、クロック制御回路の回路規模を縮減しており、集積化に好適とされる。
【０１５９】
また本発明によれば、リングカウンタの出力とその反転信号のパタンを用いることにより、カウンタの出力の変化時に一つのビットしか変化せず、ノイズ等の対策が不要とされ、高信頼性を図るとともに、回路規模を縮減する、という効果を奏する。そして、本発明によれば、想定外のパタンを救済する回路を備えたことにより、位相調整動作を確実に行うことができる。
【０１６０】
また、本発明によれば、インターポレータの内分比を制御するインターポレータ制御回路のシフトレジスタをドミノ方式で構成しており、所定の信号パタンの出力を保証している。
【０１６１】
さらに、本発明によれば、インターポレータ制御回路の出力のうち最上位ビットの出力が論理０の場合、すべての出力が論理０、最下位ビットの出力が論理１の場合、すべての出力が論理１であり、これらの信号から、内分比の下限、上限を判別しており、かかる簡易な構成により、クロックの切替えをゲート制御するための制御信号を生成することができ、回路規模の縮減に貢献する。
【図面の簡単な説明】
【図１】本発明の一実施例のクロック制御回路の構成を示す図である。
【図２】本発明の一実施例のクロック制御回路における多相クロックの波形を示す図である。
【図３】本発明の一実施例のクロック制御回路のタイミング動作を示す図である。
【図４】本発明の一実施例におけるデコード回路の動作を説明するための真理値表である。
【図５】本発明の一実施例におけるデコード回路の構成の一例を示す図である。
【図６】本発明の一実施例におけるリングカウンタの構成の一例を示す図である。
【図７】（ａ）は、本発明の一実施例における想定外救済回路の構成の一例を示す図である。（ｂ）はフラグ生成回路の構成の一例を示す図である。
【図８】本発明の一実施例におけるデコード回路の構成の一例を示す図である。
【図９】本発明の一実施例におけるインターポレータ制御回路の構成の一例を示す図である。
【図１０】本発明の一実施例におけるインターポレータ制御回路から出力される制御信号のパタンの一例を示す図である。
【図１１】比較例としてバイナリカウンタの備えたクロック制御回路の構成を示す図である。
【図１２】本発明の一実施例におけるクロックセレクタの構成の一例を示す図である。
【図１３】本発明の一実施例におけるインターポレータの構成の一例を示す図である。
【図１４】本発明で用いられるインターポレータを用いたクロック制御回路の構成の一例を示す図である。
【図１５】本発明の他の実施例のインターポレータの構成の一例を示す図である。
【図１６】従来のクロック制御回路の構成の一例を示す図である。
【符号の説明】
１０、２０、３０ Ｄ型のフリップフロップ
１１〜１４、２１〜２４、３１〜３４、５１〜５４、５５から５８ 否定論理積（ＮＡＮＤ）回路
４０ 一致検出回路（排他的否定論理和回路）
５０ 想定外救済回路
１００ ３ビットリングカウンタ
１０５ バイナリカウンタ
１１０ 位相比較回路
１２０ インターポレータ制御回路
１３０ インターポレータ
１４０ アップ、ダウン信号制御回路
１５０ 想定外救済及びフラグ生成回路
１６０、１６５ デコード回路
１７０ クロックセレクタ
１７１〜１７６ トライステートバッファ
１８０ ラッチ
２００ 制御回路
２１０ 多相クロック生成回路
１２０１ 制御信号発生回路
１２０２〜１２０７ 制御論理回路
１２１０〜１２１５ フリップフロップ
１２２１、１２２３、１２２５、１２２７、１２２９、１２３１ ＮＯＲ
１２２２、１２２４、１２２６、１２２８、１２３０、１２３２ インバータ
１５１０ ＰＬＬ
１５２０ スイッチ
１５３０ アナログインターポレータ
１５４０ 制御回路
【発明の属する技術分野】
本発明は、クロック制御回路に関し、特に、インターポレータを用いたクロック制御回路に関する。
【０００２】
【従来の技術】
クロックで駆動される順序回路もしくは回路ブロック等にクロックを供給するクロック制御回路としては、ＰＬＬ（位相同期ループ）回路、もしくはＤＬＬ（遅延同期ループ）回路が用いられているほか、さらに、ＰＬＬ、ＤＬＬと、インターポレータ（内分回路）を組み合わせたものも知られている。
【０００３】
インターポレータを用いたクロック制御技術について、いくつかの例を説明する。ＰＬＬ回路を用いて多相クロックＰ０〜Ｐｎを生成したものが、文献1（ISSC 1993 p.p 160−161 Mark Horowitz et al．，"PLL Design for 500MB/s Interface"）に記載されている。この文献１に記載された構成においては、図１６に示すように、ＰＬＬ回路１５１０から、入力クロック１にそれぞれ位相同期した多相クロック信号Ｐ０〜Ｐnを出力し、多相クロック信号Ｐ０〜Ｐｎはスイッチ１５２０に入力され、選択された隣り合う２つの信号（偶位相（even phase）と奇位相（odd phase））がインターポレータ（phase interpolator）１５３０に入力され、インターポレータ１５３０において、２つの入力信号の位相を内分した出力信号が出力される。インターポレータ１５３０に入力する信号対を選択するスイッチ１５２０は、偶位相（even phase）セレクタと、位相セレクタに選択制御信号を供給するシフトレジスタと、奇位相（odd phase）セレクタと位相セレクタに選択制御信号を供給するシフトレジスタから構成されている。
【０００４】
上記文献１に記載されている構成において、インターポレータ１５３０は、二つの入力を受ける差動回路からなるアナログ構成よりなり、制御回路１５４０は、どちらの入力の位相が早いか監視し、アップダウンカウンタ（不図示）にカウント信号を出力するＦＳＭ（有限状態マシン）回路（不図示）と、アップダウンカウンタの出力をアナログ信号に変換するＤＡ変換器（不図示）とを備え、ＤＡ変換器からインターポレータに偶数（ｅｖｅｎ）／奇数（ｏｄｄ）位相に対する電流を供給する構成とされている。ＰＬＬ回路１５１０は、位相比較回路、ループフィルタ、ループフィルタの電圧を制御電圧として入力する電圧制御発振器（ＶＣＯ）、電圧制御発振器の出力を分周し位相比較回路に帰還入力する分周器からなり、ＶＣＯから多相クロックが出力される。
【０００５】
また文献２（ISSCC 1997 p.p 332−333 S．Sidiropoulos and Mark Horowitz et al．，"A semi−digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range"）には、図１６のＰＬＬ回路のかわりに、ＤＬＬ（Delay Lock Loop）回路を用いて、入力クロックに同期した多相クロック信号Ｐ０〜Ｐｎを出力し、多相クロック信号Ｐ０〜Ｐｎはセレクタ（スイッチ）１５２０に入力され、隣り合う二つの信号がインターポレータ１５３０に入力され、位相を内分した信号が出力ＯＵＴから出力される構成が記載されている。制御回路１５４０は、出力ＯＵＴと基準クロックとの位相差検出結果に基づき、インターポレータ１５３０の内分比を可変制御するとともにセレクタ１５２０の切り替えを制御する。このインターポレータもアナログ回路で構成されている。
【０００６】
［先願発明について］
ＰＬＬ回路等を用いた場合に生じる中心周波数変動、及び、帰還ループによるジッタ等を無くし、位相誤差を特段に低減するクロック制御回路を提供するため、本願出願人は、多相クロックＰ０〜Ｐｎを生成する多相クロック生成回路として、逓倍用インターポレータを用いたクロック制御回路を、特願２０００−０８３５７９号で提案している。
【０００７】
図１４を参照して、特願２０００−０８３５７９号（本願出願時未公開）で提案されているインターポレータを用いたクロック制御回路についてその概略を説明する。多相クロック生成回路２１０として逓倍用インターポレータを用いて生成されたクロックＰ０〜Ｐｎを、クロックセレクタ１７０と、微調用のインターポレータ１３０で任意の位相に調整する。上記特願２０００−０８３５７９号に記載されているように、逓倍用インターポレータは、入力クロックを分周して多相クロックを生成出力する分周器と、入力クロックの周期を検知する周期検知回路と、分周器から出力される多相クロックを入力とし、該クロックを逓倍した多相クロックを生成する多相クロック逓倍回路と、を備え、多相クロック逓倍回路は、二つの入力のタイミング差を分割した信号を出力する複数のタイミング差分割回路と、二つのタイミング差分割回路の出力をそれぞれ多重化して出力する複数の多重化回路とを備え、複数のタイミング差分割回路は、同一位相のクロックを入力とするタイミング差分割回路（インターポレータ）と、相隣る位相の二つのクロックを入力とするタイミング差分割回路を備えて構成される。なお、本発明において、多相クロック生成回路２１０としては、逓倍用インターポレータに限定されるものではなく、任意の構成であってよい。本願明細書では、上記特願２０００−０８３５７９号で提案されている逓倍用インターポレータの説明の詳細は省略する。
【０００８】
クロックセレクタ１７０は、多相クロック生成回路２１０からの多相クロックＰ０〜Ｐｎのうち、制御回路２００から出力される制御信号Ｓ（「クロック選択制御信号」という）に基づき、互いに隣合う、奇位相信号と偶位相信号を対として選択して、インターポレータ１３０に供給する。
【０００９】
インターポレータ１３０は、制御回路２００から出力される制御信号Ｃとその相補信号ＣＢに基づき、二つの入力信号の位相差（タイミング差）を内分した時間で規定される伝搬遅延（propagation delay）時間ｔｐｄの信号を出力する。
制御信号Ｃとその相補信号ＣＢは、インターポレータ１３０の内分比を制御する信号であり、「内分比制御信号」ともいう。
【００１０】
制御回路２００は、インターポレータ１３０に内分比制御信号Ｃ／ＣＢを供給する回路として、不図示のシフトレジスタを有する。そして、制御回路２００は、不図示の基準クロックとインターポレータ１３０の出力クロックとの位相を比較する位相比較回路からの出力信号（位相比較結果信号）を受けて、インターポレータ１３０の出力信号の基準クロックに対する位相の進み／遅れ具合に応じて、位相の進み／遅れを補償すべく、インターポレータ１３０における、二つの入力のタイミング差の分割値（内分比）を可変させるための内分比制御信号Ｃ／ＣＢを出力する。内分比制御信号Ｃの相補信号である制御信号ＣＢは、制御回路２００内で生成するかわりに、制御回路２００から出力される制御信号Ｃのそれぞれを、インバータで反転したものを、信号ＣＢとして、インターポレータ１３０に供給するようにしてもよい。
【００１１】
また制御回路２００は、クロックセレクタ１７０にクロック選択制御信号Ｓを供給する回路として、いずれも図示されないカウンタとデコーダ回路を有し、インターポレータ１３０の内分比の設定が上限又は下限（エンドポイント）に達したことを検出した状態で、なおも、インターポレータ１３０の出力クロックの基準クロックに対する位相の進み／遅れを調整する必要がある場合には、内分比の設定範囲（レンジ）を別のレンジに切替えるため、位相の進み又は遅れに応じて、クロックセレクタ１７０に対して出力するクロック選択制御信号Ｓの設定値を切替える。クロックセレクタ１７０は、値が切替えられたクロック選択制御信号Ｓを受けて、インターポレータ１３０に対して出力するクロック対の組合せを切り替える。
【００１２】
例えば、クロックセレクタ１７０において、多相クロックＰ０〜Ｐｎ（各クロック間の位相差は、３６０°／（ｎ＋１））のうちＰ１とＰ２の組を選択しており、インターポレータ１３０の出力信号と基準信号（基準クロック）との位相差から、インターポレータ１３０の出力信号の位相をさらに進める必要がある場合には、制御回路２００からのクロック選択制御信号Ｓを受けて、クロックセレクタ１７０は、例えば現在選択しているクロック信号Ｐ１よりも一つ前の（ただし、Ｐ−１はＰｎとされる）位相のクロック信号Ｐ０と、もとのクロック信号Ｐ１との間の位相差（タイミング差）を内分するように、クロック出力を切り替えて、インターポレータ１３０に供給する。一方、インターポレータ１３０の出力の位相をさらに遅らせる必要がある場合には、制御回路２００からの選択制御信号Ｓを受けて、クロックセレクタ１７０は、現在選択しているクロック信号Ｐ２よりも一つ遅れた位相（ただし、Ｐｎ＋１はＰ０とされる）のクロック信号Ｐ３と、もとの信号Ｐ２との間の位相差（タイミング差）を内分するように、クロック信号対を切り替えて、インターポレータ１３０に供給する制御を行う。
【００１３】
多相クロックＰ０〜Ｐｎの添え字ｎを、２ｍ−１（多相クロックの相数は２ｍ）とすると、クロックセレクタ１７０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ−２のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第１のセレクタ（不図示）と、偶位相クロックＰ１、Ｐ３、Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第２のセレクタ（不図示）とを備え、インターポレータ１３０に供給される奇位相、偶位相のクロック出力対の組み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対となるように、制御回路２００が、クロック出力の切り替え制御を行う。
【００１４】
【発明が解決しようとする課題】
ところで、図１４に示すクロック制御回路において、クロックセレクタ１７０に対してクロック選択制御信号Ｓを供給するカウンタとデコーダ回路を含む制御回路２００において、多相クロックの相数が多くなると、デコード回路の回路規模が増大する。デコーダ回路等に工夫が必要であると、本願発明者は認識した。
【００１５】
制御回路２００において、その回路の規模の縮減を図るとともに、ノイズ等のエラー耐性を有する制御回路の実現が必要であることを、本願発明者は認識した。
【００１６】
したがって、本発明が解決しようとする課題は、回路規模の縮減を図るクロック制御回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、その一つのアスペクト（aspect）において、カウント方向がアップとダウンに切り替え自在とされ、カウント値として２Ｎ通りのＮビットの信号を出力するとともに、前記Ｎビットの信号の各ビットを反転してなるＮビットの反転信号を出力するリングカウンタと、前記リングカウンタから出力される前記Ｎビットの信号と前記Ｎビットの反転信号とからなる２Ｎビットの信号を入力し、前記２Ｎビットの信号に対して、１ビットを反転することで、前記２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされるデコード信号を出力するデコード回路と、互いに位相がずれている複数のクロック信号を入力し、前記デコード回路から出力される前記デコード信号をクロック選択制御信号として入力し、前記複数のクロック信号の中から選択されたクロック信号対を出力するクロックセレクタと、前記クロックセレクタから出力されるクロック信号対を、第１及び第２の入力端子より入力し、入力される内分比制御信号で設定される内分比にて、前記クロック信号対の位相差を内分した時間に対応した遅延時間のクロック信号を出力端子より出力するインターポレータと、前記インターポレータから出力されるクロック信号と基準クロックとの位相を比較する位相比較回路と、前記位相比較回路から出力される位相比較結果信号を入力し、前記位相比較結果信号と、前記インターポレータの前記第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係とに基づきシフト方向が可変される、シフトレジスタよりなり、前記インターポレータにおける内分比を設定する前記内分比制御信号を、前記インターポレータに対して供給するインターポレータ制御回路と、を備えている。
【００１８】
本発明は、別のアスペクト（aspect）において、前記インターポレータ制御回路は、前記インターポレータの内分比が上限値又は下限値（「端部」という）に達した場合、端部であることを示すフラグ信号をアクティブ状態とし、前記インターポレータ制御回路から前記端部であることを示すフラグ信号がアクティブ状態のとき、前記位相比較回路からの位相比較信号に基づき前記リングカウンタに供給するアップ、ダウン信号を生成する回路を備える。
【００１９】
本発明は、さらに別のアスペクト（aspect）において、前記リングカウンタが、Ｎ段のフリップフロップと、前記Ｎ段のフリップフロップのそれぞれに対して設けられ、前記各フリップフロップへの入力信号を供給するＮ個の論理回路と、を備え、前記各論理回路は、アップ、ダウン、及び保持をそれぞれ指示するアップ信号、ダウン信号、及び保持信号と、前記Ｎ段のフリップフロップの各出力信号とを入力し、アップカウントの場合、最終段のフリップフロップの出力の反転信号が初段のフリップフロップに対応する論理回路を介して前記初段のフリップフロップに帰還入力され、クロックによるシフト動作時、前記各論理回路を介して、前段のフリップフロップの出力の状態が後段のフリップフロップの入力に伝搬され、ダウンカウントの場合、初段のフリップフロップの出力の反転信号が最終段のフリップフロップに対応する論理回路を介して前記最終段のフリップフロップに帰還入力され、クロックによるシフト動作時、後段のフリップフロップの出力の状態が前段のフリップフロップの入力に伝搬され、保持状態の場合、前記各論理回路に対応するフリップフロップの出力信号を前記各論理回路に対応するフリップフロップの入力に供給する制御を行う。
【００２０】
本発明において、デコード回路は、前記Ｎビットの信号と前記Ｎビットの各ビットを反転した信号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする２Ｎ個の論理積回路で構成される。
【００２１】
本発明において、インターポレータ制御回路は、それぞれが、インターポレータの内分比を設定する内分比制御信号を出力する複数の単位回路を有し、前記複数の単位回路のうち一端の前記単位回路の出力がドミノ方式で他端の単位回路の出力として伝搬する、構成とされている。より詳しくは、インターポレータ制御回路は、複数段（Ｍ段）のフリップフロップと、前記位相比較回路から出力されるアップ信号とダウン信号と、前記フラグ生成回路から出力される前記フラグ信号の値に基づき、左シフト、右シフト、及び保持の信号を生成する制御信号生成回路と、Ｍ個の制御論理回路と、を少なくとも備え、１段目とＭ段目の両端を除くＭ−２個の前記各制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、Ｍビットの出力信号のうち、前記各制御論理回路に対応する出力信号と、前記出力信号に相隣る二つの出力信号とを入力し、入力した前記各出力信号の値と、シフト方向とに応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、１段目とＭ段目の前記制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、端部の前記制御論理回路に対応する出力信号と、前記出力信号に相隣る一つの出力信号と、固定電位とを入力し、これらの出力信号と、シフト方向に応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、１段目を除く各段のフリップフロップの出力には、論理和回路がそれぞれ設けられており、前記各論理和回路には、対応する段の前段の出力信号と、対応する段の前記フリップフロップの出力とが入力され、１段目のフリップフロップの出力信号、及び、２段目以降の各段に対応する前記各論理和回路の出力信号が、前記内分比制御信号として、出力される。
【００２２】
本発明において、前記インターポレータは、第１、第２の入力端子と一つの出力端子を少なくとも有し、前記第１及び第２の入力端子から入力される第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、第１の電源と内部ノード間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子と、前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路と、を備え、前記内部ノードと第２の電源間には、第１の定電流源と、前記第１の入力信号でオン・オフ制御される第２のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御される第３のスイッチ素子と、からなる直列回路が、複数個、並列に接続され、前記内部ノードと前記第２の電源間には、第２の定電流源と、前記第２の入力信号でオン・オフ制御される第４のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御される第５のスイッチ素子と、からなる直列回路が、複数個、並列に接続されている。
【００２３】
本発明において、前記インターポレータは、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第１のスイッチ素子群と、前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第２のスイッチ素子群と、を高位側電源と内部ノード間に２段縦積みし、前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第３のスイッチ素子群と、前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第４のスイッチ素子群と、を前記内部ノードと低位側電源間に２段縦積みし、前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第５のスイッチ素子群と、前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、互いに並列に配置された第６のスイッチ素子群と、を前記高位側電源と前記内部ノード間に２段縦積みし、前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、並列に配置された第７のスイッチ素子群と、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第８のスイッチ素子群と、を前記内部ノードと前記低位側電源間に２段縦積みし、前記内部ノードと前記低位側電源間には容量が接続され、前記内部ノードに入力端が接続され、前記内部ノードの電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路を備えている。以下の説明でも明らかとされるように、上記課題は、特許請求の範囲の各請求項に記載される発明によっても、同様にして、解決される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るクロック制御回路は、その好ましい一実施の形態において、アップ信号とダウン信号に基づき、カウント方向を切り替え、Ｎビットの信号と、前記Ｎビットの各ビットを反転したＮビットの相補信号を出力するリングカウンタ（図１の１００）と、リングカウンタ（図１の１００）からの２Ｎビットの出力信号を入力し、２Ｎ通りの入力信号のそれぞれに対して、１ビットを反転することで、２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされる、デコード信号を出力するデコード回路（図１の１６０）と、等間隔の位相差の複数（２Ｎ個）のクロックを入力し、デコード回路（図１の１６０）から出力されるデコード信号をクロック選択信号Ｓとして入力し、クロック選択信号Ｓで選択されたクロック対を出力するクロックセレクタ（図１の１７０）と、クロックセレクタ（図１の１７０）から出力されるクロック対を第１、第２の入力端子より入力し、該クロック対の位相差を内分した時間に対応する遅延時間のクロック信号を出力するインターポレータ（図１の１３０）と、インターポレータ（図１の１３０）の第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係に基づき、シフト方向が可変されるシフトレジスタよりなり、インターポレータ（図１の１３０）における内分比を設定するインターポレータ制御回路（図１の１２０）と、を備えている。
【００２５】
本発明の一実施の形態において、好ましくは、リングカウンタ（図１の１００）の２Ｎビットの出力信号を入力して想定外のパタンであるか比較し、前記想定外のパタンを検出時、これを許容されているパタンに置き換えて出力する想定外救済回路（図１の１５０、図７（ａ）参照）を備え、エラー耐性を向上している。
【００２６】
本発明の一実施の形態において、好ましくは、リングカウンタ（図１の１００）の２Ｎビットの出力信号のパタンに対応した値とされるフラグ信号（ＪＢＴＦＬＧ）を生成するフラグ生成回路（図１の１５０、図７（ｂ）参照）を備え、フラグ信号（ＪＢＴＦＬＧ）がインターポレータ制御回路（図１の１２０）に入力され、インターポレータ（図１の１３０）の第１、第２の入力端子に入力されるクロック信号の位相の順・逆の関係を通知する。
【００２７】
本発明の一実施の形態において、リングカウンタ（図１の１００）は、Ｎ段のフリップフロップ（図６の１０、２０、３０）と、これらＮ段のフリップフロップのそれぞれに対して設けられ、各フリップフロップのデータ入力端子への入力信号を供給するＮ個の論理回路（図６の１１〜１４、２１〜２４、３１〜３４）と、を備えている。各論理回路（図６の１１〜１４、２１〜２４、３１〜３４）は、アップ、ダウン、及び保持をそれぞれ指示するアップ信号（Ｆ＿ＵＰ）、ダウン信号（Ｆ＿ＤＮ）、及び保持信号（図６の一致検出回路４０の出力信号）と、Ｎ段のフリップフロップ（図６の１０、２０、３０）の各出力信号とを入力し、アップカウントの場合、最終段のフリップフロップの出力の反転信号が初段のフリップフロップに対応する論理回路を介して前記初段のフリップフロップに帰還入力され、クロックによるシフト動作時、前記各論理回路を介して、前段のフリップフロップの出力の状態が後段のフリップフロップの入力に伝搬され、ダウンカウントの場合、初段のフリップフロップの出力の反転信号が最終段のフリップフロップに対応する論理回路を介して前記最終段のフリップフロップに帰還入力され、クロックによるシフト動作時、後段のフリップフロップの出力の状態が前段のフリップフロップの入力に伝搬され、保持状態の場合、前記各論理回路に対応するフリップフロップの出力信号を前記各論理回路に対応するフリップフロップの入力に供給する、制御を行う。
【００２８】
本発明の一実施の形態において、デコード回路（図１の１６０）は、Ｎビットの信号とＮビットの各ビットを反転した信号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする２Ｎ個の論理積（ＡＮＤ）回路で構成される。
【００２９】
本発明の一実施の形態において、インターポレータ制御回路（図１の１２０）は、それぞれが、内分比制御信号（Ｃ）を出力する複数の単位回路（図９のフリップフロップ１２１０〜１２１５と、制御論理回路１２０２〜１２０７）を有し、複数の単位回路のうち一の前記単位回路の出力がドミノ方式で次段の単位回路の出力として伝搬する、構成とされている。すなわち、一つの単位回路から伝搬された信号と、次段の前記単位回路のフリップフロップの出力との論理和（ＯＲ）演算結果が、次段の前記単位回路の出力信号として、出力される。
【００３０】
より詳細には、インターポレータ制御回路（図１の１２０）は、複数段（Ｍ段）のフリップフロップを備え、インターポレータの出力と基準クロックとの位相を比較する位相比較回路（図１の１１０）から出力されるアップ信号とダウン信号及び想定外救済及びフラグ生成回路（１５０）から出力されるフラグ信号（ＪＢＴＦＬＧ）の値に基づき、左、右シフト、及び保持の信号を生成する制御信号発生回路（図９の１２０１）と、Ｍ個の制御論理回路（図９の１２０２〜１２０７）と、を備え、端部を除くＭ−２個の各制御論理回路（図９の１２０３〜１２０６）は、左シフト、右シフト、及び保持の信号を入力し、対応する出力信号Ｃｉと、出力信号Ｃｉに相隣る出力信号Ｃｉ-1、Ｃｉ+1を入力し、シフト方向に応じて出力論理値を決定して、対応するフリップフロップのデータ入力端子に供給し、端部の制御論理回路（図９の１２０２、１２０７）は、前記左シフト、右シフト、及び保持の信号を入力し、対応する出力信号Ｃｉと、相隣る一つの出力信号Ｃｉ-1又はＣｉ+1と、固定電位を入力し、シフト方向に応じて出力論理値を決定して、対応するフリップフロップのデータ入力端子に供給する。初段（１段目）を除く各段のフリップフロップの出力には、論理和（ＯＲ）回路が設けられており、各論理和回路には、対応する段の前段の出力信号と、対応する段のフリップフロップの出力とが入力され、１段目のフリップフロップ（図９の１２１０）の出力信号（Ｃ０）、及び、２段目以降の各段に対応する前記各論理和回路の出力信号（Ｃ１〜Ｃ５）が、内分比制御信号として、出力される。
【００３１】
本発明の一実施の形態において、インターポレータ制御回路（１２０）は、インターポレータ（１３０）の内分比が上限値又は下限値（「端部」という）に達した場合、端部であることを示すフラグ信号（ＥＮＤＦＬＧ）の値をアクティブ状態とする回路（図９の１２３１、１２３２）を備えている。
【００３２】
本発明の一実施の形態において、インターポレータ制御回路（１２０）から、前記端部であることを示すフラグ信号（ＥＮＤＦＬＧ）がアクティブ状態のとき、位相比較回路（図１の１１０）からの位相比較結果信号に基づき、リングカウンタ(図１の１００)に供給するアップ、ダウン信号を生成するアップ・ダウン制御回路（図１の１４０）を備えている。
【００３３】
本発明の一実施の形態において、インターポレータは、立ち上がり、又は立ち下がりの一方のエッジのタイミング差（位相差）を内分する構成として、図１３を参照すると、第１及び第２の入力端子からそれぞれ入力される第１及び第２の入力信号の所定の論理演算結果を出力する論理回路（ＯＲ０１）と、第１の電源と内部ノード（Ｎ３１）間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子（ＭＰ０１）と、内部ノード（Ｎ３１）に入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路（ＩＮＶ０３）と、を備え、内部ノード（Ｎ３１）と第２の電源間には、第１の定電流源と、第１の入力信号でオン・オフ制御される第２のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン及びオフ制御される第３のスイッチ素子と、からなる直列回路が、複数個、並列に接続され（スイッチ素子ＭＮ２２とＭＮ２１、ＭＮ２４とＭＮ２３、ＭＮ２６とＭＮ２５の各直列回路の並列接続体）、内部ノードと前記第２の電源間には、第２の定電流源と、前記第２の入力信号でオン及びオフ制御される第４のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号の相補信号でオン及びオフ制御される第５のスイッチ素子と、からなる直列回路が、複数個、並列に接続される（スイッチ素子ＭＮ２８とＭＮ２７、ＭＮ３０とＭＮ２９、ＭＮ３２とＭＮ３１の各直列回路の並列接続体）構成とされる。
【００３４】
本発明の一実施の形態において、インターポレータは、クロック信号の立ち上がり、立ち下がりの両エッジのタイミング差（位相差）を内分する構成として、図１５を参照すると、第１の入力端子からの入力信号（ＩＮ１）又はその反転信号が制御端子に共通入力され、並列に配置された第１のスイッチ素子群（ＭＰ２０１〜ＭＰ２０ｎ）と、内分比制御信号（Ｃ０〜Ｃｎ−１）がそれぞれ制御端子に入力され、並列に配置された第２のスイッチ素子群（ＭＰ２１１〜ＭＰ２１ｎ）とを高位側電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２段縦積みし、第２の入力端子からの入力信号（ＩＮ２）又はその反転信号が制御端子に共通入力され、内分比制御信号（Ｃ０〜Ｃｎ−１）がそれぞれ制御端子に入力され、並列に配置された第３のスイッチ素子群（ＭＮ２１１〜ＭＮ２１ｎ）と、並列に配置された第４のスイッチ素子群（ＭＮ２０１〜ＭＮ２０ｎ）と、を内部ノード（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積みし、第２の入力端子からの入力信号（ＩＮ２）又はその反転信号が制御端子に共通入力され、並列に配置された第５のスイッチ素子群（ＭＰ１０１〜ＭＰ１０ｎ）と、内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−１）がそれぞれ制御端子に入力され、並列に配置された第６のスイッチ素子群（ＭＰ１１１〜ＭＰ１１ｎ）と、を高位側電源（ＶＤＤ）と内部ノード（Ｎ１０１）間に２段縦積みし、内分比制御信号の相補信号（ＣＢ０〜ＣＢｎ−１）がそれぞれ制御端子に入力され、並列に配置された第７のスイッチ素子群（ＭＮ１１１〜ＭＮ１１ｎ）と、第２の入力端子からの入力信号又はその反転信号が制御端子に共通入力され、並列に配置された第８のスイッチ素子群（ＭＮ１０１〜ＭＮ１０ｎ）と、を内部ノード（Ｎ１０１）と低位側電源（ＶＳＳ）間に２段縦積みし、内部ノード（Ｎ１０１）に入力端が接続され、内部ノード（Ｎ１０１）の電位としきい値との大小関係が反転した場合に、出力論理値を反転するバッファ回路（ＢＵＦ１０１）を備える。
【００３５】
本発明の一実施の形態におけるインターポレータにおいて、内部ノードと第２電源（低電位電源）間には、スイッチ素子と容量とからなる直列回路が、複数個、並列に接続され（図１３のＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５の各直列回路の並列接続体）、スイッチ素子（図１３のＭＮ１１〜ＭＮ１５）の制御端子に接続される周期制御信号（例えばクロック周期の検知回路等から出力されるか、あるいは手動で設定してもよい）にてスイッチ素子（ＭＮ１１〜ＭＮ１５）がオン及びオフされ、前記内部ノードに付加する容量値が可変され、これにより、広い周波数範囲のクロック信号の位相調整に対応できる構成としてもよい。
【００３６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。まず、本発明の実施例で用いられるインターポレータの構成の一例について説明しておく。図１３は、本発明の一実施例で用いられるインターポレータ（図１の１３０）の構成の一例を示す図である、図１３を参照すると、このインターポレータは、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする論理和回路ＯＲ０１と、ソースが電源ＶＤＤに接続され、ドレインが内部ノードＮ３１に接続され、論理和回路ＯＲ０１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ０１と、内部ノードＮ３１に入力端が接続され、出力端から出力信号を出力するインバータＩＮＶ０３と、内部ノードＮ３１にドレインが共通接続され、インターポレータ制御回路１２０からの制御信号Ｃ（Ｃ０、Ｃ１、Ｃ２）がそれぞれゲートに接続されオン・オフ制御される第１群のスイッチ素子をなす、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５と、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ０にそれぞれ接続され、第１の入力信号ＩＮ１をゲートに共通に入力するＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６と、内部ノードＮ３１にドレインが共通接続され、インターポレータ制御回路１２０からの制御信号ＣＢ（ＣＢ０、ＣＢ１、ＣＢ２）がそれぞれゲートに接続されオン・オフ制御されるＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１と、ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ０にそれぞれ接続され、第２の入力信号ＩＮ２をゲートに共通に入力するＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２と、を備えている。
【００３７】
さらに、内部ノードＮ３１とグランド間には、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量の直列回路（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）が並列に接続されており、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のゲートに接続する周期制御信号にて、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５がオン、オフされ、内部ノードＮ３１に付加する容量が決められる。ＣＡＰ１１〜１５は、容量値がＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃとされ、ＮチャネルＭＯＳトランジスタＭＮ１１〜１５のゲートに供給される周期制御信号は、不図示の周期検知回路等にて検出されるクロック周期に対応した値が設定される。なお、周期制御信号は、スイッチ等からマニュアル（手動）で設定してもよい。また、内部ノードＮ３１に付加される容量の容量値は固定であってもよい。この場合、インターポレータの構成において、スイッチ素子と容量（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）の並列回路を省いた構成とされる。
【００３８】
並列のＮチャネルＭＯＳトランジスタ（ＭＮ２１、ＭＮ２３、ＭＮ２５、ＭＮ２７、ＭＮ２９、ＭＮ３１）の１個のトランジスタに流れる電流（ドレイン電流）はＩ（定電流源Ｉ0の電流値）であり、インバータＩＮＶ０３の出力が反転するしきい値電圧をＶとして、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
また第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のゲートに入力される制御信号Ｃ（Ｃ０〜Ｃ２）と、第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される制御信号ＣＢ（ＣＢ０〜ＣＢ２）とは相補であるものとする。例えばＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のゲートに入力される制御信号Ｃが、"１００"のとき、ＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される制御信号ＣＢは、"０１１"とされる。制御信号ＣとＣＢの組合せは、３個並列のスイッチ素子（ＮＭＯＳトランジスタ）を２組、計６個備える構成の場合、下記のようなものとなる。
【００３９】
制御信号Ｃ 相補信号ＣＢ
"000" "111"
"001" "110"
"011" "100"
"111" "000"
【００４０】
入力信号ＩＮ１、ＩＮ２がともにＬｏｗレベルとされ、論理和回路ＯＲ０１の出力がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ０１を介して、内部ノードＮ３１は、電源ＶＤＤ側から充電された状態（したがってインバータＩＮＶ０３の出力はＬｏｗレベル）にあるものとする。この状態から、入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルに立ち上がる場合の動作について以下に説明する。
【００４１】
まずインターポレータ１３０における二つの入力信号ＩＮ１、ＩＮ２の位相差の内分比が上限値の場合（出力信号の遅延時間が最小）について説明する。制御信号Ｃは"111"、その相補信号である制御信号ＣＢは"000"とされる。入力信号ＩＮ１を共通にゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６に接続する第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５はいずれもオンとされ、入力信号ＩＮ２を共通にゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２に接続する第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１はいずれもオフとされる。このため、６並列のＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６、ＭＮ２８、ＭＮ３０、ＭＮ３２のうち入力信号ＩＮを共通にゲートに入力とする３個のＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６が入力信号ＩＮ１の立ち上がりでオンする。各定電流源の電流をＩとして、入力信号ＩＮ１がＨｉｇｈレベルになってから、インバータＩＮＶ０３の出力が反転するまでの時間Ｔ（３）は、次式（１）で与えられる。
【００４２】
Ｔ（３）＝ＣＶ／（３・Ｉ） …(1)
【００４３】
制御信号Ｃにより第１のスイッチ群のｎ個（ｎ＜３）がオンとされる場合、すなわち制御信号Ｃが"011"、"001"、あるいは"000"の場合、入力信号ＩＮ１のＨｉｇｈレベルへの遷移タイミングから時間Ｔ（ただし、Ｔは、入力信号ＩＮ１とＩＮ２の立ち上がりエッジのタイミング差）の間、入力信号ＩＮ１をゲートに共通に入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６のうち、ｎ個のＮチャネルＭＯＳトランジスタがオンし、ｎ・Ｉ・Ｔの電荷が放電され、つづいて、入力信号ＩＮ２がＨｉｇｈレベルに遷移することで、入力信号ＩＮ２をゲートに共通に入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２のうち(３−ｎ)個のＮチャネルＭＯＳトランジスタがオンし、ｎ＋３−ｎ＝３、すなわち、全体で、３個のＮチャネルＭＯＳトランジスタがオンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（３・Ｉ）で放電し、時間（ＣＶ−ｎ・Ｉ・Ｔ）／（３・Ｉ）で、インバータＩＮＶ０３の出力が反転する（ＬｏｗレベルからＨｉｇｈレベルとなる）。
【００４４】
よって、入力信号ＩＮ１がＨｉｇｈレベルになってから、インバータＩＮＶ０３の出力が反転するまでの時間（伝搬遅延時間）Ｔ（ｎ）は、次式（２）で与えられる。
【００４５】
上式（２）に示すように、ｎ（ｎ＝０、１、２、３）の値（制御信号Ｃの値）によって、入力信号ＩＮ１とＩＮ２のタイミング差Ｔの３等分を単位に、ｎで規定される値で内分した時間に対応する遅延時間Ｔ（ｎ）の出力信号が得られる。
すなわち、制御信号Ｃ（ＣＢ）の設定により、ｎを可変することで、入力信号ＩＮ１とＩＮ２の間のタイミング差を、分解能１／３で分割（内分）した任意の位相の出力信号が得られる。このようなインターポレータを「３刻みのインターポレータ」ともいう。例えばｎ＝３が内分比の下限（インターポレータの出力信号の遅延時間はＴ（３）で最小）、ｎ＝０が内分比の上限（インターポレータの出力信号の遅延時間はＴ（３）＋Ｔで最大）とする。
【００４７】
なお、図１３において、３個並列のＭＯＳトランジスタＭＮ２１、２３、２５、３個並列のＭＯＳトランジスタＭＮ２７、２９、３１をそれぞれＮ個並列とし、Ｎ刻みのインターポレータを構成することができる。このとき、ｎビットが論理１、（Ｎ−ｎ）ビットが論理０の制御信号Ｃと、その相補信号ＣＢとが、Ｎ個の並列の２組のトランジスタ群（トランジスタＭＮ２１、２３、２５と、ＭＮ２７、２９、３１に対応する）にそれぞれ入力される場合、入力信号ＩＮ１とＩＮ２の時間差をＴとして、遅延時間Ｔ（ｎ）は、次式（３）で与えられる。
【００４８】
図１３に示したインターポレータの回路構成は、入力信号ＩＮ１、ＩＮ２の立ち上がり遷移のタイミング差Ｔを内分した時間に対応する遅延時間の出力信号を生成するものであるが、入力信号ＩＮ１、ＩＮ２の立ち下がり遷移のタイミング差Ｔを内分した時間に対応する遅延時間の出力信号を生成するインターポレータは、ＯＲ回路の代わりに、ＮＡＮＤ回路を備え、入力信号ＩＮ１、ＩＮ２をインバータで反転した信号が、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５とＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１のゲートに入力される。なお、内部ノードに接続されるインバータＩＮＶ０３は、適用されるアプリケーションの論理に応じて、正転バッファであってもよいことは勿論である。
【００５０】
次に、インターポレータに対して入力信号ＩＮ１、ＩＮ２（図１３参照）として供給されるクロック対の位相の順・逆と、内分比制御信号Ｃ、ＣＢの関係について説明しておく。
【００５１】
前述した通り、例えば図１４に示す構成のクロック制御回路において、多相クロックＰ０〜Ｐｎの添え字ｎを２ｍ−１（多相クロックの相数は２ｍ）とすると、クロックセレクタ１７０は、奇位相クロックＰ０、Ｐ２、Ｐ４、…、Ｐ２ｍ−２のうちの一つを、制御回路２００からのクロック選択制御信号で選択する第１のセレクタと、偶位相クロックＰ１、Ｐ３、Ｐ５、…、Ｐ２ｍ−１のうちの一つを、制御回路２００からのクロック選択制御信号Ｓで選択する第２のセレクタと、を備え、位相差を内分するインターポレータ１３０に供給される奇位相、偶位相のクロック出力対の組み合わせとしては、（Ｐ０、Ｐ１）、（Ｐ２、Ｐ１）、（Ｐ２、Ｐ３）、…等、位相が互いに隣合うクロック対となるように、制御回路２００が、クロック出力の切り替え制御を行う。
【００５２】
例えばクロックセレクタ１７０で（Ｐ０、Ｐ１）のクロック信号対（Ｐ１はＰ０よりも時間差Ｔ遅れている）を選択しており（インターポレータ１３０の入力信号ＩＮ１とＩＮ２の位相は順（正）の関係にある）、インターポレータ１３０において、（Ｐ０、Ｐ１）の時間差Ｔの内分比を、上式（３）で、ｎ＝０としている場合（制御信号Ｃは、"000…0"とその相補信号ＣＢは"111…1"となる）、さらにインターポレータの出力信号の位相を遅らせる場合には、クロックセレクタ１７０で、（Ｐ２、Ｐ１）のクロック信号対を選択する。この場合、図１３において、入力信号ＩＮ１には、クロックＰ０のかわりに、Ｐ１よりも位相の遅れたクロックＰ２が供給され、入力信号ＩＮ２には、もとのクロックＰ１が供給される。すなわち、クロックセレクタ１７０で（Ｐ２、Ｐ１）のクロック信号対が選択された場合、インターポレータの第２の入力端子に入力される入力信号ＩＮ２（図１３参照）の方が、第１の入力端子に入力される入力信号ＩＮ１（図１３参照）よりも位相がすすんでいる（インターポレータ１３０の入力信号ＩＮ１とＩＮ２の位相は（Ｐ０、Ｐ１）の場合と逆の関係）。このため、入力信号ＩＮ１をゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６に接続する第１のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５に供給される制御信号としては、位相の遅れた入力信号に対応する制御信号を供給し、入力信号ＩＮ２をゲート入力とするＮチャネルＭＯＳトランジスタＭＮ２８、ＭＮ３０、ＭＮ３２に接続する第２のスイッチ群をなすＮチャネルＭＯＳトランジスタＭＮ２７、ＭＮ２９、ＭＮ３１には位相の進んだ入力信号に対する制御信号を供給する。クロックセレクタ１７０で（Ｐ２、Ｐ１）のクロック信号対が選択された場合、制御信号ＣＢの全ビットが論理１（制御信号Ｃは全ビットが論理０）で、インターポレータ１３０の内分比の下限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最小）、制御信号ＣＢの全ビットが論理０（制御信号Ｃは全ビットが論理１）でインターポレータ１３０の内分比の上限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最大）となる。一方、クロックセレクタ１７０で（Ｐ０、Ｐ１）のクロック信号対が選択された場合、制御信号Ｃの全ビットが論理１（制御信号ＣＢは全ビットが論理０）で、インターポレータ１３０の内分比の下限（インターポレータの出力信号の遅延時間は最小）、制御信号Ｃの全ビットが論理０（制御信号ＣＢは全ビットが論理１）でインターポレータ１３０の内分比の上限（この内分比設定レンジでのインターポレータの出力信号の遅延時間は最大）となる。
【００５３】
クロックセレクタ１７０でクロック信号対（Ｐ２、Ｐ１）を選択する場合と、クロック信号対（Ｐ０、Ｐ１）を選択している場合とでは、インターポレータ１３０の入力信号ＩＮ１、ＩＮ２の位相の進み、遅れの関係が入れ替わり、インターポレータ１３０の内分比を設定するために第１、第２群のスイッチ素子の供給される制御信号Ｃ、ＣＢの論理が入れ替わる。クロック対が変更される際に、インターポレータの内分比の制御信号Ｃ/ＣＢの設定が交換（スワップ）される。すなわち、インターポレータ１３０の二つの入力端子とクロックセレクタ１７０の二つの出力端子の接続は切替えず、制御回路２００では、クロック選択の切換に連動して、この制御信号Ｃ、ＣＢの論理の交換を行っている。後述するように、本発明の一実施例においては、フラグ信号ＪＢＴＦＬＧの値に基づき、インターポレータに内分比制御信号を供給する制御回路での制御信号Ｃ/ＣＢの設定論理の交換の制御を行っている。
【００５４】
図１は、本発明に係るクロック制御回路の一実施例の全体の回路構成を示す図である。図１を参照すると、このクロック制御回路は、基準信号（Ｒｅｆ）とインターポレータ１３０の出力信号（ＯＵＴ）の位相差を比較検出する位相比較回路１１０と、位相比較回路１１０から出力される位相比較結果信号をなすアップ信号ＵＰ、ダウン信号ＤＮを入力し、信号ＥＮＤＦＬＧがアクティブのとき、リングカウンタ１００に対してアップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮを出力するアップ・ダウン信号制御回路１４０と、アップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮを入力とするリングカウンタ１００と、想定外救済及びフラグ生成回路１５０と、想定外救済及びフラグ生成回路１５０の出力を入力し、デコード信号を出力するデコード回路１６０と、多相クロックを入力とし、一対のクロックを出力するクロックセレクタ１７０と、インターポレータ１３０と、位相比較回路１１０からのアップ信号ＵＰ、ダウン信号ＤＮを入力しインターポレータ１３０の内分比を制御する制御信号Ｃとその相補信号ＣＢ、及び、内分比が端点（上限又は下限）あることを示す信号ＥＮＤＦＬＧを出力するインターポレータ制御回路１２０と、を備えている。アップ・ダウン信号制御回路１４０は、インターポレータ制御回路１２０から出力される信号ＥＮＤＦＬＧがアクティブ状態であるときに、位相比較回路１１０からのアップ信号ＵＰ、ダウン信号ＤＮを、アップ信号Ｆ＿ＵＰ、ダウン信号Ｆ＿ＤＮとしてリングカウンタ１００に出力するゲート制御を行う。
【００５５】
図１に示す例では、クロックセレクタ１７０には、図２に示すような６相クロック（ＣＫ０〜ＣＫ５）が供給される。なお、クロックセレクタ１７０に入力される６相クロックは、基準クロック（Ｒｅｆ）を一旦分周し分周信号を逓倍して多相クロックを生成する逓倍用インターポレータ（特願２０００−０８３５７９号参照）を用いて生成してもよいし、これ以外にも、ＰＬＬ回路のＶＣＯ出力等、任意の多相クロック生成回路を用いることができる。
【００５６】
リングカウンタ１００は、３ビットの信号（カウンタを構成する３個のフリップフロップの正転出力）と、３ビットの信号を反転した信号（カウンタを構成する３個のフリップフロップの反転出力）を出力する。
【００５７】
図１において、アップ・ダウン信号制御回路１４０、リングカウンタ１００、想定外救済及びフラグ生成回路１５０、デコード回路１６０、インターポレータ制御回路１２０が、図１４の制御回路２００を構成している。本実施例において、６相クロックは、任意の構成の多相クロック生成回路（図１４の２１０）を用いて生成される。なお、本発明において、多相クロックとしては、６相クロックに限定されるものでないことは勿論である。
【００５８】
図１２は、図１のクロックセレクタ１７０の構成の一例を示す図である。図１２を参照すると、このクロックセレクタ１７０は、６相クロックＣＫ０〜ＣＫ５のうちの偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４を入力とし、出力が共通接続されて出力端子ＣＫＯ１に接続されている３つのトライステートバッファ１７１、１７３、１７５と、６相クロックのうちの奇位相のクロックＣＫ１、ＣＫ３、ＣＫ５を入力とし、出力が共通接続されて出力端子ＣＫＯ２に接続されている３つのトライステートバッファ１７２、１７４、１７６と、を備えている。トライステートバッファ１７１、１７３、１７５、１７２、１７４、１７６の出力イネーブル端子には、クロック選択制御信号Ｓ０〜Ｓ５がそれぞれ入力され、クロック選択制御信号の値が例えば論理１のとき、出力イネーブル状態とされ、クロック選択制御信号の値が論理０のとき、出力ディスエーブル（出力はハイインピーダンス状態）とされる。クロックセレクタ１７０からは、偶位相のクロックＣＫ０、ＣＫ２、ＣＫ４の一つが出力端子ＣＫＯ１から出力され、偶位相に隣接する位相の奇位相のクロックが出力端子ＣＫＯ２から出力される。なお、クロックセレクタ１７０は、クロック選択制御信号Ｓ０〜Ｓ５に基づき、クロック対を選択出力するものであればよく、図１２に示した構成に限定されるものではない。
【００５９】
次に、本発明の一実施例におけるデコード回路１６０の構成について説明する。図４には、２進表示で３ビットで表される６通りの信号から６通りの６ビットの信号（クロック選択制御信号）を生成するデコード回路１６０の動作が真理値表として示されている。デコード回路１６０は、リングカウンタ１００を構成する３個のフリップフロップから出力される３ビット信号（ＦＦ１，２，３）と、その反転信号（ＦＦ１，２，３（反転））の計６ビットを入力し、デコード結果信号の６ビット信号Ｓ０〜Ｓ５を生成するものであり、この符号変換は、３ビットとその反転信号の６ビットのうち１ビットのみを反転するだけで、デコード結果信号を得ることができ、回路規模を効率化している。
【００６０】
図４に示すように、３ビット信号（ＦＦ１，２，３）とその反転信号（ＦＦ１，２，３（反転））の６ビット入力パタン "000 111" に対して、デコード結果であるクロック選択制御信号"000110"の場合、６ビット入力パタンの右端の１ビットを反転するだけでよい。
【００６１】
次の行の"100 011" →"000011"の場合（矢印はデコード結果を示す）、６ビット入力パタンの左端の１ビットを反転するだけでよい。
【００６２】
第３行の"110 001" →"100001"の場合、６ビット入力パタンの左から２ビット目を反転するだけでよい。
【００６３】
第４行の"111 000" →"110000" の場合、６ビット入力パタンの左から３ビット目を反転するだけでよい。
【００６４】
第５行の"011 100" →"011000" の場合、６ビット入力パタンの左から４ビット目を反転するだけでよい。
【００６５】
同様にして、第６行の"001 110" →"001100" の場合、６ビット入力パタンの左から５ビット目を反転するだけでよい。
【００６６】
第７行の"000 111" →"000110" の場合、６ビット入力パタンの左から６ビット目（右端）を反転するだけでよい。第７行は第１行と同一である。
【００６７】
図５は、図４に真理値表を示したデコード回路１６０（図１参照）の構成の一例を示す図である。図５において、FFO1、FFO2、FFO3は、リングカウンタを構成する３段のフリップフロップの正転出力端子Ｑの出力信号であり、FFO1B、FFO2B、FFO3Bはリングカウンタを構成する３段のフリップフロップの反転出力端子ＱＢの出力信号である。
【００６８】
図５を参照すると、デコード回路１６０（図１参照）は、６ビットのクロック選択制御信号（S0，S1，S2，S3，S4，S5）について、例えば、以下の論理構成とされる。
【００６９】
S0＝AND（FFO1，FFO2）
S1＝AND（FFO2，FFO3）
S2＝AND（FFO3，FFO1B）
S3＝AND（FFO1B，FFO2B）
S4＝AND（FFO2B，FFO3B）
S5＝AND（FFO3B，FFO1）
【００７０】
すなわち、デコード回路１６０は、６個の２入力ＡＮＤ回路という簡易な構成とされる。半導体集積回路上での実際の回路構成は、図５に示すように、基本セルをなすＮＡＮＤ回路とインバータＩＮＶで構成される。
【００７１】
Ｉ番目の２入力ＮＡＮＤ回路は、３ビットの信号（FFO1、FFO2、FFO3）と、反転信号（FFO1B、FFO2B、FFO3B）よりなる６ビット幅の信号（FFO1、FFO2、FFO3、FFO1B、FFO2B、FFO3B）のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする。
【００７２】
図６は、本発明の一実施例において、デコード回路（図１の１６０）の入力端子に供給される３ビットの信号とその反転信号を生成するリングカウンタ１００（図１参照）の構成の一例を示す図である。このリングカウンタ１００（図１参照）は、アップ信号Ｆ＿ＵＰとダウン信号Ｆ＿ＤＮとを制御信号として入力し、カウント方向が、アップ又はダウンに切替自在とされており、さらに、アップ信号Ｆ＿ＵＰとダウン信号Ｆ＿ＤＮがともにアクティブ（又はともにインアクティブ）のとき、保持状態とされる。
【００７３】
より詳細には、図６を参照すると、このリングカウンタ１００は、３つのＤ型のフリップフロップ１０、２０、３０を備え、フリップフロップ１０、２０、３０の出力（正転出力）からは６通りのパタンの３ビット信号が出力され、フリップフロップ１０、２０、３０の反転出力からは、３ビット信号の反転信号が出力される。
【００７４】
フリップフロップ１０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力信号とを入力とし、リングカウンタのアップカウント／ダウンカウント、ホールド（保持）の動作状態を規定する第１の論理回路を備えている。この第１の論理回路は、Ｆ＿ＵＰとフリップフロップ３０の出力Ｑの反転を入力とするＮＡＮＤ回路１１と、一致検出回路４０の出力とフリップフロップ１０の出力を入力とするＮＡＮＤ回路１２と、フリップフロップ２０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路１３と、ＮＡＮＤ回路１１〜１３の出力を入力とするＮＡＮＤ回路１４と、を備え、ＮＡＮＤ回路１４の出力がフリップフロップ１０のデータ入力端子Ｄに供給される。
【００７５】
フリップフロップ２０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力信号を入力とし、リングカウンタのアップカウント／ダウンカウント、ホールドの動作状態を規定する第２の論理回路を備えている。
この第２の論理回路は、Ｆ＿ＵＰとフリップフロップ１０の出力Ｑを入力とするＮＡＮＤ回路２１と、一致検出回路４０の出力とフリップフロップ２０の出力を入力とするＮＡＮＤ回路２２と、フリップフロップ３０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路２３と、ＮＡＮＤ回路２１〜２３の出力を入力とするＮＡＮＤ回路２４と、を備え、ＮＡＮＤ回路２４の出力がフリップフロップ２０のデータ入力端子Ｄに供給される。
【００７６】
フリップフロップ３０に対して、３つのフリップフロップの１０、２０、３０の出力信号、カウンタのアップ動作を規定するアップ信号Ｆ＿ＵＰ、カウンタのダウン動作を規定するダウン信号Ｆ＿ＤＮ、Ｆ＿ＵＰとＦ＿ＤＮの一致を検出する一致検出回路４０の出力を入力とし、リングカウンタのアップカウント／ダウンカウント、ホールドの動作状態を規定する第３の論理回路を備えている。この第３の論理回路は、Ｆ＿ＵＰとフリップフロップ２０の出力Ｑを入力とするＮＡＮＤ回路３１と、一致検出回路４０の出力とフリップフロップ３０の出力を入力とするＮＡＮＤ回路３２と、フリップフロップ１０の出力とＦ＿ＤＮを入力とするＮＡＮＤ回路３３と、ＮＡＮＤ回路３１〜３３の出力を入力とするＮＡＮＤ回路３４と、を備え、ＮＡＮＤ回路３４の出力がフリップフロップ３０のデータ入力端子Ｄに供給される。
【００７７】
図６に示したリングカウンタの動作について説明する。例えば各フリップフロップ１０、２０、３０の出力Ｑがすべて論理０であり、アップ信号Ｆ＿ＵＰが論理１のとき、ＮＡＮＤ回路１１の出力は論理０となり、ＮＡＮＤ回路１４の出力は論理１となり、クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。このときフリップフロップ２０、３０のデータ入力端子Ｄには論理０とされ、フリップフロップ２０、３０は論理０を出力し、フリップフロップ１０、２０、３０の正転出力は、"100"となる。
【００７８】
フリップフロップ１０の出力ＦＦ０１が論理１となった結果、ＮＡＮＤ回路２１の出力は論理０となり、ＮＡＮＤ回路２４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"110"となる。
【００７９】
フリップフロップ２０の出力ＦＦ０２が論理１となった結果、ＮＡＮＤ回路３１の出力は論理０となり、ＮＡＮＤ回路３４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"111"となる。
【００８０】
フリップフロップ３０の出力ＦＦ０３が論理１となった結果、ＮＡＮＤ回路１１の出力は論理１となり、ＮＡＮＤ回路１４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"011"となる。
【００８１】
フリップフロップ１０の出力ＦＦ０１が論理０となった結果、ＮＡＮＤ回路２１の出力は論理１となり、ＮＡＮＤ回路２４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ２０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"001"となる。
【００８２】
フリップフロップ２０の出力ＦＦ０２が論理０となった結果、ＮＡＮＤ回路３１の出力は論理１となり、ＮＡＮＤ回路３４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"000"となる。
【００８３】
信号Ｆ＿ＤＮが論理１（Ｆ＿ＵＰが論理０）のとき、パタンのシフト方向は、信号Ｆ＿ＵＰが論理１のときと逆になる。ＮＡＮＤ回路３３の出力は論理０となり、ＮＡＮＤ回路３４が論理１となる。クロックＦ＿ＣＬＫでフリップフロップ３０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"001"となる。
【００８４】
フリップフロップ３０の出力ＦＦ０３が論理１となった結果、ＮＡＮＤ回路２３の出力は論理０となり、ＮＡＮＤ回路２４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ２０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"011"となる。
【００８５】
フリップフロップ２０の出力ＦＦ０２が論理１となった結果、ＮＡＮＤ回路１３の出力は論理０となり、ＮＡＮＤ回路１４は論理１を出力する。クロックＦ＿ＣＬＫでフリップフロップ１０は論理１を出力する。フリップフロップ１０、２０、３０の正転出力は、"111"となる。
【００８６】
フリップフロップ１０の出力ＦＦ０１が論理１となった結果、ＮＡＮＤ回路３３の出力は論理１となり、ＮＡＮＤ回路３４は論理０を出力する。クロックＦ＿ＣＬＫでフリップフロップ３０は論理０を出力する。フリップフロップ１０、２０、３０の正転出力は、"110"となる。以下クロックが入力されるたびに、"100"、"000"と推移する。
【００８７】
信号Ｆ＿ＤＮと信号Ｆ＿ＵＰの値が一致するとき、ＸＮＯＲ（eXclusive NOR）回路よりなる一致検出回路４０の出力が論理１となり、ＮＡＮＤ回路１２、２２、３２を介して、フリップフロップ１０、２０、３０の正転出力端子Ｑの値が、フリップフロップ１０、２０、３０のデータ入力端子Ｄにそれぞれ帰還され、クロックＦ＿ＣＬＫの立ち上がりで、フリップフロップ１０、２０、３０はデータ入力端子Ｄの信号をサンプル出力するため、フリップフロップ１０、２０、３０は状態を保持する。
【００８８】
前述したように、図６に示したリングカウンタの３ビット出力パタン（FF01，FF02，FF03）には、パタン"010"、"101"は存在しない。ノイズ等により、想定外のパタン"010"、"101"が生じた場合、このパタンを、出現が許可されているパタンのうちのいずれかに設定することで、救済を行っている。
【００８９】
次に、図１の想定外救済及びフラグ生成回路１５０について詳細に説明する。
想定外救済及びフラグ生成回路１５０のうちの想定外救済回路は、想定外パタンの３ビット信号"010"を、"000"に変換し、想定外パタンの３ビット信号"101"を"111"に変換する（図４参照）。
【００９０】
図７（ａ）は、図１の想定外救済及びフラグ生成回路１５０の想定外救済回路の構成の一例を示す図である。図７（ａ）を参照すると、この想定外救済回路５０は、フリップフロップ１０の正転出力端子Ｑの信号をインバータＩＮＶ１で反転した信号FFO1Iと、フリップフロップ２０の正転出力端子Ｑの信号FFO2と、フリップフロップ３０の正転出力端子Ｑの信号をインバータＩＮＶ３で反転した信号FFO3Iとを入力とし、これらがすべて論理１のとき、論理０を出力するＮＡＮＤ回路５１と、フリップフロップ１０の反転出力端子ＱＢの信号をインバータＩＮＶ２で反転した信号FFO1BIと、フリップフロップ２０の反転出力端子ＱＢの信号FFO2Bと、フリップフロップ３０の反転出力端子ＱＢの信号をインバータＩＮＶ４で反転した信号FFO3BIとを入力とし、これらがすべて論理１のとき、論理０を出力するＮＡＮＤ回路５２と、フリップフロップ２０の出力信号とＮＡＮＤ回路５２の出力信号を入力とするＮＡＮＤ回路５３と、ＮＡＮＤ回路５３の出力信号とＮＡＮＤ回路５２の出力信号とを入力とし、信号FFO2DCを出力するＮＡＮＤ回路５４とを備えている。
【００９１】
次に、この想定外救済回路５０の動作について説明する。フリップフロップ１０、２０、３０の正転出力端子Ｑの３ビット信号が、"010"のとき、ＮＡＮＤ回路５１は論理０を出力し、ＮＡＮＤ回路５３は論理１を出力し、ＮＡＮＤ回路５２の出力である論理１を反転した論理０が、ＮＡＮＤ回路５４から、FFO2DCとして出力される。フリップフロップ１０、２０、３０の正転出力端子Ｑの３ビット信号が、"101"のとき、ＮＡＮＤ回路５２の出力は論理０となり、ＮＡＮＤ回路５４から、FFO2DCに論理１が出力される。
【００９２】
想定外救済回路５０を備えた場合、図６に示したリングカウンタにおいて、ＮＡＮＤ回路１３、ＮＡＮＤ回路２２、ＮＡＮＤ回路３１に入力される信号は、FFO2の代わりに、想定外救済回路５０の出力信号FFO2DCが用いられる。
【００９３】
想定外救済回路５０を備えたことで、リングカウンタ１００の出力として、想定外のビットパタンが出力された場合でも、これを出現が許可されたビットパタンに置き換えてデコード回路１６０に供給するため、クロックセレクタ１７０によるクロック対の選択と、インターポレータ１３０による位相調整動作を、的確に行うことができる。一方、想定外救済回路５０を具備しない場合、想定外のパタンがデコード回路１６０にそのまま入力されることになり、デコード回路１６０のデコード結果がいかなるものとなるか保証されない可能性もあることから、位相調整が正しく行えない可能性もある。
【００９４】
図７（ｂ）は、図１の想定外救済及びフラグ生成回路１５０のフラグ生成回路の構成を示す図である。図７（ｂ）を参照すると、フラグ生成回路は、フラグ信号ＪＢＴＦＬＧ（インターポレータ制御回路１２０に入力される）を生成する。
図４に示すように、クロックの選択が切り替わるごとに、信号ＪＢＴＦＬＧの値は反転する（偶数番目、奇数番目と順に切り替わる）。図７（ａ）のリングカウンタのフリップフロップ１０、２０、３０の出力信号FF01I、FF02B、FF03Iを入力とするＮＡＮＤ回路５５と、FF01I、FF02を入力とするＮＡＮＤ回路５６と、FF01B、FF02、FF03Iを入力とするＮＡＮＤ回路５７と、ＮＡＮＤ回路５５、ＮＡＮＤ回路５６、及びＮＡＮＤ回路５７の出力を入力とし入力信号の否定論理積をＪＢＴＦＬＧとして出力するＮＡＮＤ回路５８と、を備えている。
【００９５】
このフラグ生成回路の動作について説明する。フリップフロップ１０、２０、３０の正転出力Ｑについてみると、"000"、"011"、"110"のとき、それぞれＮＡＮＤ回路５５、５６、５７の出力が論理０となり、ＪＢＴＦＬＧの値は論理１となり、フリップフロップ１０、２０、３０の正転出力Ｑが、"100"、"111"、"001"のとき、ＪＢＴＦＬＧの値は論理０となる（図４に示した真理値表参照）。
【００９６】
図８は、図７（ａ）に示した想定外救済回路５０の出力信号FF02DCと、リングカウンタ１００を構成するフリップフロップ１０、３０の正転出力Ｑと、反転出力ＱＢをそれぞれインバータで反転した信号FF01I、FF01BI、FF03I，FF03BIを入力とするデコード回路（図１の１６０）の構成を示す図である。図８を参照すると、このデコード回路は、図５に示した回路構成とは、FF02DCを入力とするＮＡＮＤ３、ＮＡＮＤ４の入力端子が反転（負論理）である点が相違している。なお、図７（ａ）に示すように、リングカウンタを構成するフリップフロップの出力がインバータで反転されていることから、図８のデコード回路の入力端子の信号接続形態の順番は、図５に示したものと相違している。ただし、その論理は、図５に示したものと同一である。
【００９７】
S0＝AND（FFO1BI，FFO2DC）
S1＝AND（FFO2DC，FFO3BI）
S2＝AND（FFO3BI，FFO1I）
S3＝AND（FFO1I，反転（FFO2DC））
S4＝AND（反転（FFO2DC），FFO3I）
S5＝AND（FFO3I，FFO1BI）
【００９８】
図９は、図１のインターポレータ制御回路１２０の構成の一例を示す図である。なお、図１のインターポレータ１３０が６刻みのインターポレータよりなり、インターポレータ制御回路１２０は、制御信号Ｃ（内分比制御信号）として６ビットの信号をインターポレータ１３０に供給するものとする。
【００９９】
図９を参照すると、このインターポレータ制御回路１２０は、制御信号発生回路１２０１と、Ｄ型フリップフロップ１２１０〜１２１５と、Ｄ型フリップフロップ１２１０〜１２１５に対応して設けられており、各Ｄ型フリップフロップ１２１０〜１２１５のデータ入力端子Ｄに、それぞれ、出力Ｏ１が接続されている制御論理回路１２０２〜１２０７を備えている。なお、図９において、基本セルをなすＮＯＲ回路１２２１とＮＯＲ回路１２２１の出力端に入力端が接続されているインバータ１２２２よりなる論理回路は、ＯＲ回路として機能する。
【０１００】
各フリップフロップ１２１０、１２１１、１２１２、１２１３、１２１４、１２１５の出力端子Ｑはインターポレータ１３０（６刻みのインターポレータ）の内分比を制御する６本の制御信号Ｃ０〜Ｃ５として出力され、インターポレータ１３０には、制御信号Ｃ０〜Ｃ５を、それぞれ不図示のインバータで反転した信号制御信号ＣＢ０〜ＣＢ５が、図１の制御信号Ｃとその相補信号ＣＢとして供給される。
【０１０１】
制御信号発生回路１２０１は、位相比較回路１１０からの位相比較結果信号であるＳ＿ＵＰ（図１のＵＰ）、Ｓ＿ＤＮ（図１のＤＮ）、フラグ生成回路１５０から供給される、選択クロックの組み合わせに対応した信号ＪＢＴＦＬＧ、及び、信号Ｃ０と信号Ｃ５とを入力し、右シフト、左シフト、保持を指示する制御信号Ｒｉｇｈｔ（右）、Ｌｅｆｔ（左）、Ｈｏｌｄ（保持）を出力する。信号Ｃ５が"０"、信号Ｃ０が"１"のとき、選択されたクロック対における内分比は、その下限又は上限に達しているため、制御信号Ｃの生成において、必要とされるリセット動作が行われる。制御信号発生回路１２０１では、フラグ信号ＪＢＴＦＬＧの値が論理１と論理０では、アップ信号（Ｓ＿ＵＰ）に対応するシフト方向を相違させる制御を行っており、ダウン信号（Ｓ＿ＤＮ）についても、同様とされる。
【０１０２】
制御論理回路１２０２〜１２０７は、制御信号発生回路１２０１から出力される制御信号Ｒｉｇｈｔ、Ｌｅｆｔ、Ｈｏｌｄを入力し、さらに自制御論理回路に対応する内分比制御信号と、該内分比制御信号の一側又は両側に隣接する内分比制御信号とを入力し、これらの信号をデコードした結果を、出力端子Ｏ１から出力し、対応するＤ型フリップフロップのデータ入力端子Ｄに供給する。
【０１０３】
制御論理回路１２０２〜１２０７は、６つの入力端子Ｉ１〜Ｉ６と一つの入力端子を有し、その構成はいずれも同一とされ、例えば入力端子Ｉ１、Ｉ２、入力端子Ｉ３、Ｉ４、入力端子Ｉ５、Ｉ６にそれぞれ入力が接続された３つの２入力ＮＡＮＤ回路と、３つの２入力ＮＡＮＤ回路の出力を入力とし出力が出力端子Ｏ１に接続されている３入力ＮＡＮＤ回路を備えて構成される。
【０１０４】
端部の制御論理回路１２０２は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５にそれぞれ入力し、対応する出力信号Ｃ０と、隣接する信号Ｃ１を、入力端子Ｉ４、Ｉ２から出力し、入力端子Ｉ６がグランド電位に固定されており、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１０のデータ入力端子Ｄに接続されている。
【０１０５】
制御論理回路１２０３は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５にそれぞれ入力し、対応する出力信号（内分比制御信号）Ｃ１と、出力信号Ｃ１に隣接する出力信号Ｃ２、Ｃ０を、入力端子Ｉ４、Ｉ２、Ｉ６から入力し、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１１のデータ入力端子Ｄに接続されている。
【０１０６】
制御論理回路１２０４、１２０５、１２０６は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５に入力し、それぞれ、出力信号Ｃ２とＣ２に隣接する出力信号Ｃ３、Ｃ１、出力信号Ｃ３とＣ３に隣接する信号Ｃ２、Ｃ４、出力信号Ｃ４とＣ４に隣接する出力信号Ｃ３、Ｃ５を、入力端子Ｉ４、Ｉ２、Ｉ６から入力し、出力端子Ｏ１は、それぞれ、対応するＤ型フリップフロップ１２１２、１２１３、１２１４のデータ入力端子Ｄに接続されている。
【０１０７】
端部の制御論理回路１２０７は、制御信号Ｌｅｆｔ、Ｈｏｌｄ、Ｒｉｇｈｔを入力端子Ｉ１、Ｉ３、Ｉ５に入力し、対応する出力信号Ｃ５と、Ｃ５の一つ前の信号Ｃ４を、入力端子Ｉ４、Ｉ６から出力し、入力端子Ｉ２が電源電位ＶＤＤに固定されており、出力端子Ｏ１は、対応するＤ型フリップフロップ１２１５のデータ入力端子Ｄに接続されている。
【０１０８】
出力信号Ｃ０は、フリップフロップ１２１１の出力とともに、ＮＯＲ回路１２２１とインバータ１２２２からなるＯＲ回路に入力され、インバータ１２２２から出力信号Ｃ１が出力される。
【０１０９】
出力信号Ｃ１は、フリップフロップ１２１２の出力とともに、ＮＯＲ回路１２２３とインバータ１２２４からなるＯＲ回路に入力され、インバータ１２２４から出力信号Ｃ２が出力される。
【０１１０】
出力信号Ｃ２は、フリップフロップ１２１３の出力とともに、ＮＯＲ回路１２２５とインバータ１２２６からなるＯＲ回路に入力され、インバータ１２２６から出力信号Ｃ３が出力される。
【０１１１】
出力信号Ｃ３は、フリップフロップ１２１４の出力とともに、ＮＯＲ回路１２２７とインバータ１２２８からなるＯＲ回路に入力され、インバータ１２２８から出力信号Ｃ４が出力される。
【０１１２】
出力信号Ｃ４は、フリップフロップ１２１５の出力とともに、ＮＯＲ回路１２２９とインバータ１２３０からなるＯＲ回路に入力され、インバータ１２３０から出力信号Ｃ５が出力される。
【０１１３】
インターポレータ１３０の内分比を可変させる６ビット制御信号Ｃ０〜Ｃ５は"１"連続と"０"連続の組み合わせよりなり、フリップフロップ１２１０〜１２１５のシフトレジスタで生成される。
【０１１４】
図９の回路の基本動作は、アップ信号、ダウン信号に応じて、制御信号Ｃ０〜Ｃ５における"０"と"１"の境界を右又は左にシフトさせていく。
【０１１５】
制御信号Ｃ０〜Ｃ５（内分比制御信号）は、"１"連続と、"０"連続の信号よりなり、"１"と"０"の境界をシフトさせる構成に加え、"１"を出力する最も高い段のフリップフロップから、より後段のフリップフロップへ、"１"を、ドミノ倒し（将棋倒し）式に伝搬させていく構成により、制御信号を生成している。図９を参照すると、出力信号（内分比制御信号）Ｃ０が論理１のとき、この信号Ｃ０の値は、ＯＲ回路（１２２１、１２２２）を介して出力信号Ｃ１に伝搬され、さらにＯＲ回路（１２２３、１２２４）を介して出力信号Ｃ２に伝搬され、同様にして、ＯＲ回路（１２２５、１２２６）、ＯＲ回路（１２２７、１２２８）、ＯＲ回路（１２２９、１２３０）を介して、出力信号Ｃ３、Ｃ４、Ｃ５に伝搬される。かかる構成により、信号Ｃ０が論理１であるときは、信号Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５も論理１であることを保証している。
【０１１６】
前述したように、多相クロックのクロック選択の組み合わせにより、シフトレジスタのシフト方向が変わる。
【０１１７】
図１０は、本発明の一実施例におけるインターポレータ制御回路１２０（図１、図９等参照）から出力される制御信号Ｃのパタンの一例を示す図である。図１０を参照すると、内分比を制御する信号Ｃ０〜Ｃ５が例えば"000000"の状態で、クロックセレクタ１７０のクロック対の選択が行われ、インターポレータ制御回路１２０では、アップ信号の入力により、制御信号Ｃを左方にシフトされ（"１"が左に伝搬）、"000001"となる。以下同様にして、インターポレータ制御回路１２０にアップ信号が入力されると、インターポレータ制御回路１２０から出力される制御信号Ｃ０〜Ｃ５は、"011111"から"111111"に変化し、なおも、インターポレータ制御回路１２０にアップ信号が入力された場合には、インターポレータ制御回路１２０の内分比がその下限又は上限（端部）にあることから、内分比のレンジの切替え、すなわち、クロックセレクタ１７０でのクロック対の切替えが行われる。このとき、フラグＪＢＴＦＬＧの値も切替わる。
【０１１８】
この場合、切替えられたレンジで、さらに、インターポレータ制御回路１２０にアップ信号が入力された場合、インターポレータ制御回路１２０では、制御信号Ｃ０〜Ｃ５を、"111111"から、"011111"、"001111"、…、"000001"、"000000"と変化させる。すなわち制御信号Ｃにおける"０"と"１"の境界は右にシフトする。このときのフラグＪＢＴＦＬＧの値は、アップ信号で左シフトした場合のフラグＪＢＴＦＬＧの値の相補値とされる。そして、インターポレータ制御回路１２０において、出力する制御信号Ｃが端部"000000"にあり、さらにアップ信号が入力されると、内分比のレンジのさらなる切替え、すなわちクロックの切替が行われる。
【０１１９】
図１０を参照して説明したシフト方向の切替え制御を、インターポレータ制御回路１２０の制御信号発生回路１２０１、制御論理回路１２０２〜１２０７（図９参照）で行っている。すなわち、フラグＪＢＴＦＬＧの値により、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）による、シフトレジスタ（１２１０〜１２１５）のシフト方向（右シフト、左シフト）は逆となり、制御信号発生回路１２０１では、信号Ｃ０、Ｃ５と、フラグＪＢＴＦＬＧ、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）に基づき、シフトレジスタのシフト方向を制御する信号を出力する。また、制御信号発生回路１２０１は、アップ信号（Ｓ＿ＵＰ）とダウン信号（Ｓ＿ＤＮ）がともに論理１である場合には、保持信号（Ｈｏｌｄ）を論理１とする。
【０１２０】
インターポレータ制御回路１２０が生成するＥＮＤＦＬＧは、制御信号Ｃが、端部（内分比の下限、上限）であるか、否かを示す信号であり、リングカウンタ１００へのアップ、ダウン信号を生成するアップ・ダウン信号制御回路１４０に、出力イネーブル信号（ゲート信号）として供給される。アップ・ダウン信号制御回路１４０は、ＥＮＤＦＬＧが論理１のとき、リングカウンタ１００へアップ、ダウン信号を出力する。
【０１２１】
インターポレータ制御回路１２０において、ＮＯＲ回路１２３１とインバータ１２３２からなるＯＲ回路は、出力信号Ｃ０と、出力信号Ｃ５（反転）とを入力とし、フラグＥＮＤＦＬＧを出力している。出力信号Ｃ０（最下位ビット）が論理１（"1"）のとき、フラグＥＮＤＦＬＧは論理１となり、また出力信号Ｃ５（最上位ビット）が論理０（"0"）のとき、フラグＥＮＤＦＬＧは論理１となる。すなわち、出力信号Ｃ０が論理１のとき、出力信号Ｃ０〜Ｃ５はいずれも論理１であり、また、出力信号Ｃ５が論理０のとき制御信号Ｃ１〜Ｃ５はいずれも論理０であり、いずれの場合も、インターポレータ１３０の内分比の設定値の端部（下限又は上限）に対応しており、フラグＥＮＤＦＬＧは論理１とされる。
【０１２２】
例えば図３に示したタイミング図を参照して説明すると、クロックセレクタ１７０（図１参照）の出力CKO1、CKO2として、多相クロックのうちクロック対（CK0、CK1）（CKO1の方が位相が進んでいる）が選択されており（ＪＢＴＦＬＧは論理０）、つづいて、クロックの切替により、クロック対（CK2、CK1）が選択された場合、CKO2の方が位相が進んでおり、ＪＢＴＦＬＧは論理１とされる。
【０１２３】
図１のインターポレータ１３０に、入力信号ＩＮ１、ＩＮ２（図１３参照）として入力されるクロック信号（CK2，CK3）のうち、先に立ち上がる信号（CK2）を入力とするトランジスタ（例えば図１３の入力信号ＩＮ１をゲート入力とするトランジスタＭＮ２２〜ＭＮ２６参照）に接続される第１のスイッチ群（例えば図１３のトランジスタＭＮ２１〜ＭＮ２５参照）に供給される制御信号Ｃ０〜Ｃ５が、"000000"から"000001"、"000011"、"000111"、〜"111111"となると、インターポレータ１３０の出力信号の遅延時間は、
Ｔ（６）＋Ｔ、
Ｔ（６）＋（5/6）Ｔ、
Ｔ（６）＋（4/6）Ｔ、
Ｔ（６）＋（3/6）Ｔ、
Ｔ（６）＋（2/6）Ｔ、
Ｔ（６）＋（１/6）Ｔ、
Ｔ（６）
と短くなる。
【０１２４】
制御信号Ｃ０〜Ｃ５が、"111111"のとき、インターポレータ１３０の内分比の端部であることから、インターポレータ制御回路１２０において、フラグＥＮＤＦＬＧが論理１とされ、位相比較回路１１０からのアップ信号がリングカウンタ１００に伝達されて、デコード回路１６０でデコードされ、クロックセレクタ１７０により、クロック対の切替が行われ、クロック信号（CK2，CK1）が選択出力される。
【０１２５】
この場合、インターポレータ１４０に入力される２つの信号のうち先に立ち上がる入力信号が切替わり（図１３の入力信号ＩＮ２として入力されるクロックCK1）、この信号を入力とするトランジスタ（図１３の入力信号ＩＮ２をゲート入力とするトランジスタＭＮ２８〜ＭＮ３２参照）に接続される第２のスイッチ群（図１３のトランジスタＭＮ２７〜ＭＮ３１参照）は、内分比制御信号Ｃの相補信号ＣＢによって制御される。
【０１２６】
なおも、アップ信号がインターポレータ制御回路１２０に入力されると、内分比制御信号Ｃ０〜Ｃ５は、"011111"と、"０"と"１"の境界が右にシフトされ、その相補信号である制御信号ＣＢ０〜ＣＢ５は"100000"とされ、さらなるアップ信号の入力により、内分比制御信号Ｃ０〜Ｃ５は"001111、〜"000001"となり、ＣＢは"110000"、〜"111110"となり、インターポレータ１３０の出力信号ＯＵＴの入力信号ＩＮ２の立ち上がり遷移からの遅延時間は、
Ｔ（６）＋Ｔ、
Ｔ（６）＋（5/6）Ｔ、
Ｔ（６）＋（4/6）Ｔ、
Ｔ（６）＋（3/6）Ｔ、
Ｔ（６）＋（2/6）Ｔ、
Ｔ（６）＋（１/6）Ｔ、
Ｔ（６）
と短くなる。
【０１２７】
図９に示すインターポレータ制御回路１２０において、出力信号（内分比制御信号）Ｃ０〜Ｃ５がすべて論理０の場合において、制御信号Ｌｅｆｔが論理１のとき（左シフト時）、制御論理回路１２０７の出力は論理１となり、フリップフロップ１２１５のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２９とインバータ１２３０の遅延時間後、出力信号Ｃ５は論理１となる。
【０１２８】
左シフト時、この出力信号Ｃ５を端子Ｉ２に入力する制御論理回路１２０６の出力は論理１となり、フリップフロップ１２１４のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２７とインバータ１２８０の遅延時間後、出力信号Ｃ４は論理１となる。
【０１２９】
左シフト時、この出力信号Ｃ４を端子Ｉ２に入力する制御論理回路１２０５の出力は論理１となり、フリップフロップ１２１３のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２５とインバータ１２２６の遅延時間後、出力信号Ｃ３は論理１となる。
【０１３０】
左シフト時、この出力信号Ｃ３を端子Ｉ２に入力する制御論理回路１２０４の出力は論理１となり、フリップフロップ１２１２のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２３とインバータ１２２４の遅延時間後、出力信号Ｃ２は論理１となる。
【０１３１】
左シフト時、この出力信号Ｃ２を端子Ｉ２に入力する制御論理回路１２０３の出力は論理１となり、フリップフロップ１２１１のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫ立ち上がりを受けて、ＮＯＲ回路１２２１とインバータ１２２２の遅延時間後、出力信号Ｃ１は論理１となる。
【０１３２】
左シフト時、この出力信号Ｃ１を端子Ｉ２に入力する制御論理回路１２０２の出力は論理１となり、フリップフロップ１２１０のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、出力信号Ｃ０は論理１となる。制御信号Ｃ０が論理１のとき、出力信号Ｃ１〜Ｃ５はすべて論理１となる。
【０１３３】
出力信号Ｃ０〜Ｃ５がすべて論理１の場合において、制御信号Ｒｉｇｈｔが論理１のとき（右シフト）、制御論理回路１２０２の出力は論理０となり、フリップフロップ１２１０のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、出力信号Ｃ０は論理０となる。
【０１３４】
右シフト時（"0"/"1"の境界が右にシフトする場合）、出力信号Ｃ０を端子Ｉ６に入力する制御論理回路１２０３の出力は論理０となり、フリップフロップ１２１１のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２１とインバータ１２２２の遅延時間後、出力信号Ｃ１は論理０となる。
【０１３５】
右シフト時、この出力信号Ｃ１を端子Ｉ６に入力する制御論理回路１２０４の出力は論理０となり、フリップフロップ１２１２のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２３とインバータ１２２４の遅延時間後、出力信号Ｃ２は論理０となる。
【０１３６】
右シフト時、この出力信号Ｃ２を端子Ｉ６に入力する制御論理回路１２０５の出力は論理０となり、フリップフロップ１２１３のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２５とインバータ１２２６の遅延時間後、出力信号Ｃ３は論理０となる。
【０１３７】
右シフト時、この出力信号Ｃ３を端子Ｉ６に入力する制御論理回路１２０６の出力は論理０となり、フリップフロップ１２１４のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２７とインバータ１２２８の遅延時間後、出力信号Ｃ４は論理０となる。
【０１３８】
右シフト時、この出力信号Ｃ４を端子Ｉ６に入力する制御論理回路１２０７の出力は論理０となり、フリップフロップ１２１５のデータ入力端子Ｄに供給され、クロックＳ＿ＣＬＫの立ち上がりを受けて、ＮＯＲ回路１２２９とインバータ１２３０の遅延時間後、出力信号Ｃ５は論理０となる。
【０１３９】
フリップフロップ１２１０〜１２１５の出力をそれぞれ端子Ｉ４に入力し、保持信号Ｈｏｌｄを端子Ｉ３に入力とする回路１２０２〜１２０７は、保持信号Ｈｏｌｄが論理１のとき、フリップフロップ１２１０〜１２１５の出力をそれぞれ出力する。
【０１４０】
図１１は、比較例として、カウンタをリングカウンタではなくバイナリカウンタ１０５を用いた構成を示す図である。バイナリカウンタで０〜５までをカウントすると、
"000"、
"001"、
"010"、
"011"、
"100"、
"101"と、カウントアップ／ダウン時、２ビット同時に変化する場合がある。このため、デコード回路１６５において、２ビット同時変化時に、遅延等により発生し得るノイズ対策のために、デコード回路１６５の出力S0〜S5を、ラッチ回路１８０でリタイミングして、クロックセレクタ１７０に選択信号として供給している。
【０１４１】
これに対して、本発明において、デコーダ回路１６０に入力される６ビットの信号の変化時には、１ビットしか変化せず、図１１に示すようなラッチ回路は不要とされる。
【０１４２】
またバイナリカウンタ１０５の３ビット出力をデコードして６ビットデータを生成するデコード回路１６５は、リングカウンタを用いた回路よりも、回路規模が増大する。
【０１４３】
なお、インターポレータ制御回路１２０（図９参照）のフリップフロップ１２１０〜１２１５に供給するクロックＳ＿ＣＬＫと、リングカウンタ１００（図６）のフリップフロップに供給するクロックＦ＿ＣＬＫは、例えば入力クロック（基準クロック）から生成してもよい。フリップフロップ１２１０〜１２１５に供給するクロックＳ＿ＣＬＫの立ち上がりのタイミングは、出力信号Ｃ０〜Ｃ５の切替えのタイミングが、インターポレータ１３０に入力されるクロック信号の遷移タイミングと重ならないタイミングに設定される。
【０１４４】
図１５は、本発明に係るクロック制御回路の実施例で用いられるインターポレータ１３０(図１参照)の別の構成の一例を示す図である。図１５において、ｎ本の信号Ｃ０〜Ｃｎ−１は、インターポレータ制御回路１２０（図１参照）からインターポレータ１３０に供給される内分比制御信号であり、またｎ本のＣＢ０〜ＣＢｎ−１は、内分比制御信号Ｃ０〜Ｃｎ−１の相補信号である（なお、Ｃ０〜Ｃｎ−１、ＣＢ０〜ＣＢｎ−１は、図１のＣ／ＣＢに対応する）。図１５を参照すると、このインターポレータは、高位側電源ＶＤＤにソースが共通に接続され、インターポレータの第２の入力端子からの入力信号ＩＮ２をインバータＩＮＶ１０２で反転した信号をゲートに共通に入力するｎ個のＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎと、ＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎのドレインにソースが接続され、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１をそれぞれゲートに入力し、ドレインが内部ノード（「共通ノード」ともいう）Ｎ１０１に接続されているｎ個のＰチャネルＭＯＳトランジスタＭＰ１１１〜ＭＰ１１ｎと、内部ノードＮ１０１にドレインが共通に接続され、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１をそれぞれゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ１１１〜ＭＮ１１ｎと、ＮチャネルＭＯＳトランジスタＭＮ１１１〜ＭＮ１１ｎのソースにドレインがそれぞれ接続され、インターポレータの第１の入力端子からの入力信号ＩＮ１をインバータＩＮＶ１０１で反転した信号をゲートに共通に入力し、ソースが低位側電源ＶＳＳに共通に接続されているｎ個のＮチャネルＭＯＳトランジスタＭＮ１０１〜ＭＮ１０ｎと、を備えている。
【０１４５】
このインターポレータは、さらに、高位側電源ＶＤＤにソースが共通に接続され、入力信号ＩＮ１をインバータＩＮＶ１０１で反転した信号をゲートに共通に入力するｎ個のＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎと、ＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎのドレインにソースが接続され、内分比制御信号ＣＢ〜Ｃｎ−１をそれぞれゲートに入力し、ドレインが内部ノード（「共通ノード」ともいう）Ｎ１０１に接続されているｎ個のＰチャネルＭＯＳトランジスタＭＰ２１１〜ＭＰ２１ｎと、内部ノードＮ１０１にドレインが共通に接続され、内分比制御信号Ｃ０〜Ｃｎ−１をそれぞれゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎと、ＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎのソースにドレインがそれぞれ接続され、入力信号ＩＮ２をインバータＩＮＶ１０２で反転した信号をゲートに共通に入力し、ソースが低位側電源ＶＳＳに共通接続されているｎ個のＮチャネルＭＯＳトランジスタＭＮ２０１〜ＭＮ２０ｎと、を備えている。共通ノードＮ１０１は、バッファＢＵＦ１０１の入力端に接続され、バッファＢＵＦ１０１の出力端は出力端子ＶOUTに接続され、出力端子ＶOUTから、インターポレータの出力信号が出力される。
【０１４６】
バッファＢＵＦ１０１の入力端（したがって共通ノードＮ１０１）と低位側電源ＶＳＳ間には、容量とスイッチの並列回路からなる容量・スイッチＣ１０１を備えている。この容量・スイッチＣ１０１は、図１３に示したように、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量の直列回路（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）が並列に接続されており、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のゲートに接続される周期制御信号の論理値にて、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５がオン、オフされ、内部ノードＮ３１に付加する容量が決められる。容量・スイッチＣ１０１として固定容量を用いてもよいことは勿論である。
【０１４７】
次に図１５に示したインターポレータの動作について説明する。インターポレータに入力される２つの入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移するとき、ＮチャネルＭＯＳトランジスタ側がインターポレータとして動作する。以下では、単に、説明の都合で、入力信号ＩＮ２が入力信号ＩＮ１よりも先に立ち上がり遷移、立ち下がり遷移するものとするが、入力信号ＩＮ１の方が先に遷移する場合も、前述したように、内分比制御信号Ｃ０〜Ｃｎ−１、ＣＢ０〜ＣＢｎ−１の設定を入れ替えるだけで同様に動作する。
【０１４８】
内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個（Ｋ≦ｎ）とすると、内分比制御信号（相補信号）ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされる。ゲートに内分比制御信号Ｃ０〜Ｃｎ−１が接続されるｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜２１ｎのうち、（ｎ−Ｋ）個のＭＯＳトランジスタのゲートがＨｉｇｈレベルとされる。またゲートに内分比制御信号ＣＢ０〜ＣＢｎ−１が接続されるｎ個のＮチャネルＭＯＳトランジスタＭＮ１１１〜１１ｎのうちＫ個のＭＯＳトランジスタのゲートがＨｉｇｈレベルとされる。入力信号ＩＮ２と入力信号ＩＮ１の立ち下がりの時間差をＴｆとする。
【０１４９】
内分比制御信号Ｃ０〜Ｃｎ−１のうちＨｉｇｈレベルに設定されている信号の数を（ｎ−Ｋ）個がＨｉｇｈレベルであるため、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルとなると、入力信号ＩＮ２の反転信号をゲートに入力するｎ個のＮチャネルＭＯＳトランジスタＭＮ２０１〜２０ｎのうち（ｎ−Ｋ）個がオンし、このとき、一つのＮチャネルＭＯＳトランジスタのドレイン電流をＩとすると、電流値（ｎ−Ｋ）×Ｉで、共通ノードＮ１０１に接続される容量（Ｃ１０１の容量）の蓄積電荷を放電する。つづいて、時間差Ｔｆ後に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレベルとなると、相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされているため、入力信号ＩＮ１の反転信号をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１０１〜１０ｎのうちＫ個がオンし、電流Ｋ×Ｉで共通ノードＮ１０１に接続される容量（Ｃ１０１の容量）の蓄積電荷を放電する。
【０１５０】
共通ノードＮ１０１の電位を入力端に入力とするバッファＢＵＦ１０１の出力を反転させるために、放電すべき電荷をＣＶ（ただし、Ｃは容量・スイッチＣ１０１の容量値）とすると、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移したとき、（ｎ−Ｋ）個のトランジスタＭＮ２０１〜ＭＮ２０ｎ−Ｋを介して電流値Ｉで時間Ｔｆ放電したときの、容量（Ｃ１０１の容量）の残留する電荷は、ＣＶ−（ｎ−Ｋ）×Ｉ×Ｔｆであり、つづいて、電流Ｋ×Ｉで放電するため、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移してから、出力端子ＯＵＴの出力信号がＨｉｇｈレベルからＬｏｗレベルに反転する遅延時間（伝搬遅延時間）は、
（ＣＶ−（ｎ−Ｋ）×Ｉ×Ｔｆ）／（Ｋ×Ｉ）
で与えられる。なお、図１５に示したインターポレータを、入力信号ＩＮ１、ＩＮ２の立ち下がりで、出力端子ＯＵＴの出力信号が立ち上がる論理とする場合、バッファＢＵＦ１０１は、一段のインバータ（反転回路）で構成される。
【０１５１】
一方、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側がインターポレータとして動作する。相補信号ＣＢ０〜ＣＢｎ−１のうちＫ個がＨｉｇｈレベルとされ、（ｎ−Ｋ）個はＬｏｗレベルであるため、ＰチャネルＭＯＳトランジスタＭＰ１１１〜ＭＰ１１ｎのうち（ｎ−Ｋ）個がオンに設定される。内分比制御信号Ｃ０〜Ｃｎ−１のうち（ｎ−Ｋ）個がＨｉｇｈレベルとされ、Ｋ個はＬｏｗレベルであるため、ＰチャネルＭＯＳトランジスタＭＰ２１１〜ＭＰ２１ｎのうちＫ個がオンに設定される。入力信号ＩＮ２、ＩＮ１の立ち上がりの時間差をＴｒとする。
【０１５２】
入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルとなると、入力信号ＩＮ２の反転信号をゲートに入力とする、ＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０ｎのうち（ｎ−Ｋ）個のＰチャネルＭＯＳトランジスタＭＰ１０がオンし、電流（ｎ−Ｋ）×Ｉで共通ノードＮ１０１の電荷を充電する。時間（位相差）Ｔｒ後に、入力信号ＩＮ１がＬｏｗレベルからＨｉｇｈレベルとなると、入力信号ＩＮ１の反転信号をゲートに共通入力するＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０ｎのうちＫ個がオンし、電流Ｋ×Ｉで共通ノードＮ１０１を充電する。共通ノードＮ１０１の電位を入力とするバッファＢＵＦ１０１の出力を反転させるための電荷をＣＶTHとすると、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、ＰチャネルＭＯＳトランジスタＭＰ２０１〜２０ｎの（ｎ−Ｋ）個を介して電流値Ｉで時間Ｔｒ充電したときの電荷は（ｎ−Ｋ）×Ｉ×Ｔｒであり、つづいて電流Ｋ×Ｉで充電するため、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移してから出力信号がＬｏｗレベルからＨｉｇｈレベルに反転する遅延時間（伝搬遅延時間）は、
(ＣＶTH−（ｎ−Ｋ）×Ｉ×Ｔｒ)／Ｋ×Ｉで与えられる。
【０１５３】
このインターポレータにおいては、入力信号がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側が動作し、ＨｉｇｈレベルからＬｏｗレベルに遷移するときは、ＮチャネルＭＯＳトランジスタ側が動作する構成とされ、入力信号の遷移における、電源ＶＤＤからグランド（ＶＳＳ）側へ流れる貫通電流を抑制している。
【０１５４】
このように、図１５に示したインターポレータは、入力信号の立ち上がりと立ち下がりの両エッジ（ダブルエッジ）のそれぞれについて位相差（遷移エッジのタイミング差）を内分した時間で規定される遅延時間で遷移する信号を出力する。すなわち、図１５に示したインターポレータは、入力信号ＩＮ１、ＩＮ２の立ち上がりの時間差を内分した時間で規定される遅延時間で立ち上がる出力信号、入力信号ＩＮ１、ＩＮ２の立ち下がりの時間差を内分した時間で規定される遅延時間で立ち下がる出力信号を出力する。なお、アプリケーションの論理に応じて、入力信号ＩＮ１、ＩＮ２をインバータで反転せず、そのまま、各トランジスタのゲートに入力する構成としてもよい。この場合、入力信号ＩＮ１、ＩＮ２の立ち上がりでＮＭＯＳがオンし、入力信号ＩＮ１、ＩＮ２の立ち下がりでＰＭＯＳ側がオンする。
【０１５５】
上記実施例では、インターポレータ１３０を一つ備えた構成について説明したが、アプリケーションによっては、複数のインターポレータを並列配置し、クロックセレクタ１７０で、複数組のクロック信号対を選択して、複数のインターポレータに供給してもよいし、複数のインターポレータをトリー構成とし、位相の微調整を行う構成としてもよい。また位相比較回路１１０から出力される位相比較結果信号を、ディジタルフィルタ等のフィルタ回路で平滑化（時間平均）したものを、インターポレータ制御回路、アップ・ダウン信号制御回路に供給する構成としてもよい。
【０１５６】
本発明に係るクロック制御装置は、半導体集積回路装置において、内部回路に供給するクロック（内部クロック）を生成するクロック制御回路に用いて好適とされる。さらに、本発明によれば、Ｍ刻みのインターポレータにより、例えばナノ秒を下回る分解能（１００ピコあるいは１０ピコ秒等のサブナノセカンドオーダー）でクロックの遷移タイミングを調整することができ、クロックデータリカバリ回路、電子機器のクロックを供給するクロック発生回路、あるいは、ＬＳＩテスタ等のクロック生成器等に用いても好適とされる。
【０１５７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１５８】
【発明の効果】
以上説明したように、本発明によれば、クロック対を選択するための信号を生成する回路として、リングカウンタの出力とその反転出力をデコードする回路構成としたことにより、クロック制御回路の回路規模を縮減しており、集積化に好適とされる。
【０１５９】
また本発明によれば、リングカウンタの出力とその反転信号のパタンを用いることにより、カウンタの出力の変化時に一つのビットしか変化せず、ノイズ等の対策が不要とされ、高信頼性を図るとともに、回路規模を縮減する、という効果を奏する。そして、本発明によれば、想定外のパタンを救済する回路を備えたことにより、位相調整動作を確実に行うことができる。
【０１６０】
また、本発明によれば、インターポレータの内分比を制御するインターポレータ制御回路のシフトレジスタをドミノ方式で構成しており、所定の信号パタンの出力を保証している。
【０１６１】
さらに、本発明によれば、インターポレータ制御回路の出力のうち最上位ビットの出力が論理０の場合、すべての出力が論理０、最下位ビットの出力が論理１の場合、すべての出力が論理１であり、これらの信号から、内分比の下限、上限を判別しており、かかる簡易な構成により、クロックの切替えをゲート制御するための制御信号を生成することができ、回路規模の縮減に貢献する。
【図面の簡単な説明】
【図１】本発明の一実施例のクロック制御回路の構成を示す図である。
【図２】本発明の一実施例のクロック制御回路における多相クロックの波形を示す図である。
【図３】本発明の一実施例のクロック制御回路のタイミング動作を示す図である。
【図４】本発明の一実施例におけるデコード回路の動作を説明するための真理値表である。
【図５】本発明の一実施例におけるデコード回路の構成の一例を示す図である。
【図６】本発明の一実施例におけるリングカウンタの構成の一例を示す図である。
【図７】（ａ）は、本発明の一実施例における想定外救済回路の構成の一例を示す図である。（ｂ）はフラグ生成回路の構成の一例を示す図である。
【図８】本発明の一実施例におけるデコード回路の構成の一例を示す図である。
【図９】本発明の一実施例におけるインターポレータ制御回路の構成の一例を示す図である。
【図１０】本発明の一実施例におけるインターポレータ制御回路から出力される制御信号のパタンの一例を示す図である。
【図１１】比較例としてバイナリカウンタの備えたクロック制御回路の構成を示す図である。
【図１２】本発明の一実施例におけるクロックセレクタの構成の一例を示す図である。
【図１３】本発明の一実施例におけるインターポレータの構成の一例を示す図である。
【図１４】本発明で用いられるインターポレータを用いたクロック制御回路の構成の一例を示す図である。
【図１５】本発明の他の実施例のインターポレータの構成の一例を示す図である。
【図１６】従来のクロック制御回路の構成の一例を示す図である。
【符号の説明】
１０、２０、３０ Ｄ型のフリップフロップ
１１〜１４、２１〜２４、３１〜３４、５１〜５４、５５から５８ 否定論理積（ＮＡＮＤ）回路
４０ 一致検出回路（排他的否定論理和回路）
５０ 想定外救済回路
１００ ３ビットリングカウンタ
１０５ バイナリカウンタ
１１０ 位相比較回路
１２０ インターポレータ制御回路
１３０ インターポレータ
１４０ アップ、ダウン信号制御回路
１５０ 想定外救済及びフラグ生成回路
１６０、１６５ デコード回路
１７０ クロックセレクタ
１７１〜１７６ トライステートバッファ
１８０ ラッチ
２００ 制御回路
２１０ 多相クロック生成回路
１２０１ 制御信号発生回路
１２０２〜１２０７ 制御論理回路
１２１０〜１２１５ フリップフロップ
１２２１、１２２３、１２２５、１２２７、１２２９、１２３１ ＮＯＲ
１２２２、１２２４、１２２６、１２２８、１２３０、１２３２ インバータ
１５１０ ＰＬＬ
１５２０ スイッチ
１５３０ アナログインターポレータ
１５４０ 制御回路
Claims (18)
- カウント方向がアップとダウンに切り替え自在とされ、カウント値として２Ｎ通りのパタンのＮビットの信号を出力するとともに、前記Ｎビットの信号の各ビットを反転してなるＮビットの反転信号を出力するリングカウンタと、
前記リングカウンタから出力される前記Ｎビットの信号と前記Ｎビットの反転信号とからなる２Ｎビットの信号を入力して想定外のパタンであるかチェックし、前記想定外のパタンを検出した時、これを許容されているパタンに置き換えた上で出力する想定外救済回路と、前記リングカウンタから出力される前記２Ｎビットの信号のパタンに応じて、第１の論理値又は第２の論理値をとるフラグ信号を生成するフラグ生成回路とを備えた想定外救済及びフラグ生成回路と、
前記想定外救済及びフラグ生成回路から出力される前記Ｎビットの信号と前記Ｎビットの反転信号とからなる２Ｎビットの信号を入力し、前記２Ｎビットの信号に対して、１ビットを反転することで、前記２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされるデコード信号を出力するデコード回路と、
互いに位相がずれている複数のクロック信号を入力し、前記デコード回路から出力される前記デコード信号をクロック選択制御信号として入力し、前記複数のクロック信号の中から選択されたクロック信号対を出力するクロックセレクタと、
前記クロックセレクタから出力されるクロック信号対を、第１及び第２の入力端子より入力し、入力される内分比制御信号で設定される内分比にて、前記クロック信号対の位相差を内分した時間に対応した遅延時間のクロック信号を出力端子より出力する少なくとも一つのインターポレータと、
前記インターポレータから出力されるクロック信号と基準クロックとの位相を比較する位相比較回路と、
前記位相比較回路から出力される位相比較結果信号と、前記フラグ生成回路から出力される前記フラグ信号とを入力し、前記位相比較結果信号と前記フラグ信号とに基づき、シフト方向が可変されるシフトレジスタよりなり、前記インターポレータにおける内分比を設定する前記内分比制御信号を、前記インターポレータに対して供給するインターポレータ制御回路と、
を備えている、ことを特徴とするクロック制御回路。 - 入力されるアップ信号とダウン信号とに基づき、カウント方向を切り替え、カウント値として２Ｎ通りのパタンのＮビットの信号を出力するとともに、前記Ｎビットの信号の各ビットを反転したＮビットの反転信号を出力するリングカウンタと、
前記リングカウンタから出力される前記Ｎビットの信号と前記Ｎビットの反転信号とからなる２Ｎビットの信号を入力して想定外のパタンであるかチェックし、前記想定外のパタンを検出した時、これを許容されているパタンに置き換えて出力する想定外救済回路と、
前記リングカウンタから出力される前記２Ｎビットの信号のパタンに応じて、第１の論理値又は第２の論理値をとるフラグ信号を生成するフラグ生成回路と、
前記想定外救済回路からの出力信号を入力し、２Ｎビットの信号の両端の２Ｎビット目と１ビット目とが互いに相隣るものとして、前記２Ｎビットのうちの少なくとも相隣る２つのビットが第１の値とされ、残りのビットが第２の値とされる、デコード信号を出力するデコード回路と、
互いに等間隔の位相差の２Ｎ個のクロック信号を入力し、前記デコード回路から出力される２Ｎビットの前記デコード信号をクロック選択制御信号として入力し、前記２Ｎ個のクロック信号のうち、選択されたクロック信号対を出力するクロックセレクタと、
前記クロックセレクタから出力されるクロック信号対を、第１及び第２の入力端子より入力し、前記クロック信号対の位相差を、入力される内分比制御信号で設定される内分比で内分した時間に対応した遅延時間のクロック信号を出力端子より出力する、少なくとも一つのインターポレータと、
前記インターポレータから出力されるクロック信号と基準クロックの位相を比較する位相比較回路と、
前記位相比較回路から出力される位相比較結果信号と、前記フラグ生成回路から出力される前記フラグ信号とを入力し、これらの信号の値に基づき、シフト方向が可変されるシフトレジスタよりなり、前記インターポレータにおける内分比を設定する前記内分比制御信号を、前記インターポレータに対して供給するインターポレータ制御回路と、
を備えている、ことを特徴とするクロック制御回路。 - 前記インターポレータ制御回路は、それぞれが、前記内分比制御信号を出力する複数の単位回路を有し、前記複数の単位回路のうち一の単位回路の出力が他の単位回路の出力として伝搬する、構成とされている、ことを特徴とする請求項１又は２記載のクロック制御回路。
- 前記インターポレータ制御回路は、それぞれが、前記内分比制御信号を出力する複数の単位回路を有し、
前記複数の単位回路は、それぞれフリップフロップを備え、前記複数のフリップフロップが前記シフトレジスタを構成し、
一つの前記単位回路の出力は、次段の前記単位回路に伝搬される構成とされ、一つの前記単位回路から伝搬された信号と次段の前記単位回路のフリップフロップの出力との論理和演算結果が、次段の前記単位回路の出力信号として、出力される、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記インターポレータ制御回路において、前記インターポレータの内分比がその上限値又は下限値（「端部」という）に達した場合、端部であることを示すフラグ信号をアクティブ状態として出力する回路を備えている、ことを特徴とする請求項１又は２記載のクロック制御回路。
- 前記インターポレータ制御回路から出力される、前記端部であることを示すフラグ信号がアクティブ状態のとき、前記位相比較回路から出力される位相比較結果信号に基づき、前記リングカウンタに供給するアップ信号、及びダウン信号を生成するアップ・ダウン制御回路を備えている、ことを特徴とする請求項５記載のクロック制御回路。
- 前記リングカウンタが、Ｎ段のフリップフロップと、
前記Ｎ段のフリップフロップのそれぞれに対して設けられ、前記各フリップフロップへの入力信号を供給するＮ個の論理回路と、
を備え、
前記各論理回路は、アップ、ダウン、及び保持をそれぞれ指示するアップ信号、ダウン信号、及び保持信号と、前記Ｎ段のフリップフロップの各出力信号と、を入力し、アップカウントの場合、Ｎ段目のフリップフロップの出力の反転信号が１段目のフリップフロップに対応する論理回路を介して前記１段目のフリップフロップに帰還入力され、クロックによるシフト動作時、前記各論理回路を介して、前段のフリップフロップの出力の状態が後段のフリップフロップの入力に伝搬され、
ダウンカウントの場合、１段目のフリップフロップの出力の反転信号がＮ段目のフリップフロップに対応する論理回路を介して前記Ｎ段目のフリップフロップに帰還入力され、クロックによるシフト動作時、後段のフリップフロップの出力の状態が前段のフリップフロップの入力に伝搬され、
保持状態の場合、前記各論理回路に対応するフリップフロップの出力信号を前記各論理回路に対応するフリップフロップの入力に供給する、
制御を行う、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記デコード回路が、前記Ｎビットの信号と前記Ｎビットの各ビットを反転したＮビットの反転信号よりなる２Ｎビット幅の信号のうち、第Ｉビットと第Ｉ＋１ビット（ただし、Ｉは、１、２、〜Ｎ、なおＩが２Ｎの場合、２Ｎ＋１は１となる）の信号をそれぞれ入力とする２Ｎ個の論理積回路で構成される、ことを特徴とする請求項１又は２記載のクロック制御回路。
- 前記インターポレータ制御回路が、複数段（Ｍ段）のフリップフロップと、
前記位相比較回路から出力される位相比較結果信号をなすアップ信号及びダウン信号と、前記フラグ生成回路から出力される前記フラグ信号の値に基づき、左シフト、右シフト、及び保持の信号を生成する制御信号生成回路と、
Ｍ個の制御論理回路と、
を少なくとも備え、
１段目とＭ段目の両端を除くＭ−２個の前記各制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、Ｍビットの出力信号のうち、前記各制御論理回路に対応する出力信号と、前記出力信号に相隣る二つの出力信号とを入力し、入力した前記各出力信号の値と、シフト方向とに応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、
１段目とＭ段目の前記制御論理回路は、前記制御信号生成回路から出力される左シフト、右シフト、及び保持の信号を入力し、端部の前記制御論理回路に対応する出力信号と、前記出力信号に相隣る一つの出力信号と、固定電位とを入力し、これらの出力信号と、シフト方向に応じて出力論理値を決定して対応する段のフリップフロップのデータ入力端子に供給し、
１段目を除く各段のフリップフロップの出力には、論理和回路がそれぞれ設けられており、
前記各論理和回路には、対応する段の前段の出力信号と、対応する段の前記フリップフロップの出力とが入力され、
１段目のフリップフロップの出力信号、及び、２段目以降の各段に対応する前記各論理和回路の出力信号が、Ｍビットの前記内分比制御信号として、出力される、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記インターポレータ制御回路が、Ｍビットの前記内分比制御信号のうち、１ビット目とＭビット目の前記内分比制御信号の値に基づき、前記インターポレータの内分比がその上限値又は下限値（「端部」という）に達したことを示す端部フラグ信号を生成する回路を備えている、ことを特徴とする請求項９記載のクロック制御回路。
- 前記インターポレータが、前記第１及び第２の入力端子からそれぞれ入力される第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノード間に接続され、前記論理回路の出力信号を制御端子に入力とする第１のスイッチ素子と、
前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路と、
を備え、
前記内部ノードと第２の電源間には、第１の定電流源と、前記第１の入力信号でオン・オフ制御される第２のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号でオン及びオフ制御される第３のスイッチ素子と、からなる直列回路が、複数個、並列に接続され、
前記内部ノードと前記第２の電源間には、第２の定電流源と、前記第２の入力信号でオン及びオフ制御される第４のスイッチ素子と、前記インターポレータ制御回路からの内分比制御信号の相補信号でオン及びオフ制御される第５のスイッチ素子と、からなる直列回路が、複数個、並列に接続されている、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記インターポレータにおいて、前記第１のスイッチ素子が、第１導電型のトランジスタよりなり、
前記第２乃至第５のスイッチ素子が、第２導電型のトランジスタよりなる、ことを特徴とする請求項１１記載のクロック制御回路。 - 前記インターポレータにおいて、前記第２のスイッチ素子、前記第３のスイッチ素子、前記第４のスイッチ素子、及び、前記第５のスイッチ素子がいずれも少なくとも所定個数（Ｍ個）よりなり、
前記第３のスイッチ素子群に供給する前記内分比制御信号により、Ｋ個（但しＫは０〜Ｍ）の前記第３のスイッチ素子をオンとし、
前記第５のスイッチ素子群に供給する前記内分比制御信号の相補信号により、Ｍ−Ｋ個の前記第５のスイッチ素子をオンとし、
前記第１の入力信号と前記第２の入力信号間のタイミング差を、前記タイミング差のＭ分の１を単位として、前記Ｋの値で、内分した位相に対応する遅延時間の信号を出力し、前記Ｋの値を可変することで内分比が可変される、ことを特徴とする請求項１１記載のクロック制御回路。 - 前記インターポレータが、前記第１及び第２の入力端子からそれぞれ入力される第１及び第２の入力信号を入力としこれらの信号の論理演算結果を出力する論理演算回路と、
電源と内部ノード間に接続され、前記論理演算回路の出力信号をゲート入力とする第１導電型ＭＯＳトランジスタと、
前記内部ノードに入力端が接続され、前記内部ノード電位としきい値との大小関係が反転した場合に、出力論理値を反転させる、バッファ回路と、
前記内部ノードと接地間に、前記第１の入力信号をゲート入力とし定電流源で駆動される第２導電型ＭＯＳトランジスタと、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御されるスイッチ素子とからなる直列回路が、複数個、並列に接続され、
前記内部ノードと接地間に、前記第２の入力信号をゲート入力とし定電流源で駆動される第２導電型のＭＯＳトランジスタと、前記インターポレータ制御回路からの内分比制御信号でオン・オフ制御されるスイッチ素子とからなる直列回路が、複数個、並列に接続され、
前記内部ノードと接地間には、スイッチ素子と容量とからなる直列回路が、複数個、並列に接続され、前記スイッチ素子の制御端子に接続される周期制御信号にて前記スイッチ素子がオン・オフされ、前記内部ノードに付加する容量値が可変される、ことを特徴とする請求項１１記載のクロック制御回路。 - 前記インターポレータが、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第１のスイッチ素子群と、前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第２のスイッチ素子群と、を高位側電源と内部ノード間に２段縦積みし、
前記内分比制御信号が制御端子にそれぞれ入力され、互いに並列に配置された第３のスイッチ素子群と、前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第４のスイッチ素子群と、を前記内部ノードと低位側電源間に２段縦積みし、
前記第２の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第５のスイッチ素子群と、前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、互いに並列に配置された第６のスイッチ素子群と、を前記高位側電源と前記内部ノード間に２段縦積みし、
前記内分比制御信号の相補信号が制御端子にそれぞれ入力され、並列に配置された第７のスイッチ素子群と、前記第１の入力端子からの入力信号又はその反転信号がそれぞれの制御端子に共通に入力され、互いに並列に配置された第８のスイッチ素子群と、を前記内部ノードと前記低位側電源間に２段縦積みし、
前記内部ノードと前記低位側電源間には容量が接続され、
前記内部ノードに入力端が接続され、前記内部ノードの電位としきい値との大小関係が反転した場合に、出力論理値を反転させるバッファ回路を備えている、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記インターポレータが、高位側電源にソースが共通に接続され、前記第１の入力端子から入力される第１の入力信号をゲートに共通に入力するＮ個（ただし、Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタ（「第１群のＰチャネルＭＯＳトランジスタ」という）と、
前記第１群のＰチャネルＭＯＳトランジスタのドレインにソースがそれぞれ接続され、前記内分比制御信号をそれぞれゲートに入力し、ドレインが内部ノードに共通に接続されているＮ個のＰチャネルＭＯＳトランジスタ（「第２群のＰチャネルＭＯＳトランジスタ」という）と、
前記内部ノードにドレインが共通に接続され、前記内分比制御信号をそれぞれゲートに入力するＮ個のＮチャネルＭＯＳトランジスタ（「第１群のＮチャネルＭＯＳトランジスタ」という）と、
前記第１群のＮチャネルＭＯＳトランジスタのソースにドレインがそれぞれ接続され、前記第２の入力端子から入力される第２の入力信号をゲートに共通に入力し、ソースが低位側電源に共通に接続されているＮ個のＮチャネルＭＯＳトランジスタ（「第２群のＮチャネルＭＯＳトランジスタ」という）と、
前記高位側電源にソースが共通に接続され、前記第２の入力信号をゲートに共通に入力するＮ個のＰチャネルＭＯＳトランジスタ（「第３群のＰチャネルＭＯＳトランジスタ」という）と、
前記第３群のＰチャネルＭＯＳトランジスタのドレインにソースがそれぞれ接続され、前記内分比制御信号の相補信号をそれぞれゲートに入力し、ドレインが内部ノードに接続されているＮ個のＰチャネルＭＯＳトランジスタ（「第４群のＰチャネルＭＯＳトランジスタ」という）と、
前記内部ノードにドレインが共通に接続され、内分比制御信号の相補信号をそれぞれゲートに入力するＮ個のＮチャネルＭＯＳトランジスタ（「第３群のＮチャネルＭＯＳトランジスタ」という）と、
前記第３群のＮチャネルＭＯＳトランジスタのソースにドレインがそれぞれ接続され、前記第１の入力信号をゲートに共通に入力し、ソースが低位側電源に共通に接続されているＮ個のＮチャネルＭＯＳトランジスタ（「第４群のＮチャネルＭＯＳトランジスタ」という）と、
を少なくとも備え、
前記内部ノードに接続される容量は、前記第１乃至第４群のＰチャネルＭＯＳトランジスタを介して充電され、前記第１乃至第４群のＮチャネルＭＯＳトランジスタを介して放電され、
前記内部ノードに入力端が接続された、正転又は反転型のバッファ回路を備え、前記バッファ回路の出力端子から前記インターポレータの出力信号が出力される、ことを特徴とする請求項１又は２記載のクロック制御回路。 - 前記内部ノードと前記低電位電源間には、スイッチ素子と容量とからなる直列回路が、複数個、並列に接続されてなる容量・スイッチ回路を備え、前記容量・スイッチ回路の前記スイッチ素子の制御端子に接続される周期制御信号にて前記スイッチ素子がオン及びオフされ、前記内部ノードに付加する容量値が可変される、ことを特徴とする請求項１５又は１６記載のクロック制御回路。
- 前記第１及び第２の入力端子からそれぞれ入力される前記第１及び第２の入力信号を反転する第１、及び第２のインバータを備え、
前記第１のインバータの出力端が、前記第１群のＰチャネルＭＯＳトランジスタのゲートに共通に接続されるとともに、前記第４群のＮチャネルＭＯＳトランジスタのゲートに共通に接続され、
前記第２のインバータの出力端が、前記第３群のＰチャネルＭＯＳトランジスタのゲートに共通に接続されるとともに、前記第２群のＮチャネルＭＯＳトランジスタのゲートに共通に接続されている、ことを特徴とする請求項１６記載のクロック制御回路。
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