JP2010219620A - 半導体集積回路 - Google Patents

Abstract

【課題】信号の非伝送期間においてロウレベル固定状態とハイレベル固定状態とに交互に切り替えることなく、Ｐチャンネル電界効果トランジスタを順次介して伝送されるパルス波形のＮＢＴＩによる劣化を補償する。
【解決手段】インバータＶ１〜Ｖ１２をインバータ群Ｇ１、Ｇ２に分類し、インバータ群Ｇ１、Ｇ２の間には、インバータＶ１〜Ｖ１２を順次介して伝送される信号の非伝送期間において、インバータ群Ｇ２に入力される電圧レベルを反転する電圧レベル反転部１１を挿入する。
【選択図】 図１

Description

本発明は半導体集積回路に関し、特に、Ｐチャンネル電界効果トランジスタを含む論理回路を順次介して伝送されるパルス波形がＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：負バイアス温度不安定性）によって劣化するのを抑制する方法に適用して好適なものである。

ＰＭＯＳトランジスタは、ＮＢＴＩによって経時劣化することが知られている。このＮＢＴＩによる経時劣化、高温の条件下でＰＭＯＳトランジスタのオン状態が長時間継続された場合（例えば、ソース電圧およびドレイン電圧が０Ｖで、ゲート電圧が負バイアスの場合）、ＰＭＯＳトランジスタのしきい値電圧が上昇し、電流駆動能力が低下する現象である。

ここで、特許文献１には、イネーブル信号ＥＮがロウレベルに変化するたびにバッファ及びフリップフロウップの論理レベルをロウレベル固定状態とハイレベル固定状態とに交互に切り替えることにより、ハイレベル固定期間とロウレベル固定期間が同じとみなせるようにして、バッファのＮＢＴＩによる遅延劣化の影響を等しくし、クロックスキューを抑制する方法が開示されている。

特開２００６−２１１４９４号公報

しかしながら、特許文献１に開示された方法では、信号の非伝送期間においても、バッファ及びフリップフロウップの論理レベルをロウレベル固定状態とハイレベル固定状態とに交互に切り替える必要があることから、消費電流および回路面積の増大を招くという問題があった。

本発明の目的は、信号の非伝送期間においてロウレベル固定状態とハイレベル固定状態とに交互に切り替えることなく、Ｐチャンネル電界効果トランジスタを順次介して伝送されるパルス波形のＮＢＴＩによる劣化を補償することが可能な半導体集積回路を提供することである。

本発明の一態様によれば、複数段接続された論理回路と、前記論理回路の信号伝送経路上に挿入され、前記論理回路に入力される電圧レベルを反転させる電圧レベル反転部と、前記電圧レベル反転部にて反転される電圧レベルの反転タイミングを制御する反転タイミング制御部とを備えることを特徴とする半導体集積回路を提供する。

本発明の一態様によれば、複数のインバータが複数段接続された第１のインバータ群と、前記第１のインバータ群の後段に接続され、複数のインバータが複数段接続された第２のインバータ群と、前記第１のインバータ群と前記第２のインバータ群との間に挿入され、前記インバータを順次介して伝送される信号の非伝送期間において、前記第２のインバータ群に入力される電圧レベルを反転させる電圧レベル反転部とを備えることを特徴とする半導体集積回路を提供する。

本発明の一態様によれば、複数のシフトレジスタが複数段接続された第１のシフトレジスタ群と、前記第１のシフトレジスタ群の後段に接続され、複数のシフトレジスタが複数段接続された第２のシフトレジスタ群と、前記第１のシフトレジスタ群に設けられ、複数のインバータを順次介してクロック信号を伝送する第１のインバータ群と、前記第２のシフトレジスタ群に設けられ、複数のインバータを順次介して前記クロック信号を伝送する第２のインバータ群と、前記第１のインバータ群と前記第２のインバータ群との間に挿入され、前記クロック信号の非伝送期間において、前記第２のインバータ群に入力される電圧レベルを反転させる電圧レベル反転部とを備えることを特徴とする半導体集積回路を提供する。

本発明によれば、信号の非伝送期間においてロウレベル固定状態とハイレベル固定状態とに交互に切り替えることなく、Ｐチャンネル電界効果トランジスタを順次介して伝送されるパルス波形のＮＢＴＩによる劣化を補償することが可能となる。

図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を伝送波形とともに示すブロック図。 図２は、図１の半導体集積回路の各部の波形を示すタイミングチャート。 図３は、本発明の第２実施形態に係る半導体集積回路の概略構成を示すブロック図。 図４は、図３の半導体集積回路のシフトレジスタ群Ｓ２の概略構成を示すブロック図。 図５は、図３の半導体集積回路の各部の波形を示すタイミングチャート。 図６は、図３の半導体集積回路の各シフトレジスタ群の伝送波形を示す図。

以下、本発明の実施形態に係る半導体集積回路について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を伝送波形とともに示すブロック図である。
図１において、この半導体集積回路には、インバータＶ１〜Ｖ１２、電圧レベル反転部１１および反転タイミング制御部１２が設けられ、インバータＶ１〜Ｖ１２は、複数段接続されている。なお、インバータＶ１〜Ｖ１２には、Ｐチャンネル電界効果トランジスタＭ１およびＮチャンネル電界効果トランジスタＭ２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１のゲートとＮチャンネル電界効果トランジスタＭ２のゲートとは共通に接続され、Ｐチャンネル電界効果トランジスタＭ１のドレインとＮチャンネル電界効果トランジスタＭ２のドレインとは共通に接続されている。また、Ｐチャンネル電界効果トランジスタＭ１のソースはハイレベル（例えば、電源電位）に固定され、Ｎチャンネル電界効果トランジスタＭ２のソースはロウレベル（例えば、グランド電位）に固定されている。

そして、インバータＶ１〜Ｖ１２の信号伝送経路上には電圧レベル反転部１１が挿入されている。すなわち、例えば、インバータＶ１〜Ｖ６は、インバータ群Ｇ１を構成し、インバータＶ７〜Ｖ１２は、インバータ群Ｇ２を構成することができる。そして、電圧レベル反転部１１は、インバータ群Ｇ１、Ｇ２の間に挿入されている。

ここで、電圧レベル反転部１１は、インバータ群Ｇ２に入力される電圧レベルを反転させることができる。また、反転タイミング制御部１２は、電圧レベル反転部１１にて反転される電圧レベルの反転タイミングを制御することができる。なお、反転タイミング制御部１２は、インバータＶ１〜Ｖ１２を順次介して伝送される信号の非伝送期間において、インバータ群Ｇ２に入力される電圧レベルが反転されるように反転タイミングを制御することが好ましい。

図２は、図１の半導体集積回路の各部の波形を示すタイミングチャートである。なお、Ｔ１は、図１のインバータＶ１〜Ｖ１２を順次介して伝送される信号の伝送期間、Ｔ２は、図１のインバータＶ１〜Ｖ１２を順次介して伝送される信号の非伝送期間であるものとする。
図２において、非伝送期間Ｔ２では、インバータＶ１に入力される入力信号ＣＬＫＩＮｐ１がロウレベルに固定されているのもとする。また、反転タイミング制御信号ＴＲＡＮＳが反転タイミング制御部１２にてロウレベルにされると、インバータ群Ｇ１から出力された電圧レベルが電圧レベル反転部１１にて反転されてからインバータ群Ｇ２に出力されるものとする。また、反転タイミング制御信号ＴＲＡＮＳが反転タイミング制御部１２にてハイレベルにされると、インバータ群Ｇ１から出力された電圧レベルが電圧レベル反転部１１にて反転されることなく、インバータ群Ｇ２に出力されるものとする。

そして、非伝送期間Ｔ２内において、入力信号ＣＬＫＩＮｐ１がロウレベルに固定されている場合、入力信号ＣＬＫＩＮｐ１がインバータＶ１〜Ｖ６にて順次反転され、インバータ群Ｇ１からの出力信号ＣＬＫＯＵＴｐ１もロウレベルになる。そして、インバータ群Ｇ１からの出力信号ＣＬＫＯＵＴｐ１は、電圧レベル反転部１１にて反転されてから、インバータ群Ｇ２に入力され、インバータ群Ｇ２の入力信号ＣＬＫＩＮｐ２はハイレベルに固定される。ここで、入力信号ＣＬＫＩＮｐ２がハイレベルに固定されている場合、入力信号ＣＬＫＩＮｐ２がインバータＶ７〜Ｖ１２にて順次反転され、インバータ群Ｇ２からの出力信号ＣＬＫＯＵＴｐ２もハイレベルになる。

この結果、インバータ群Ｇ１において、奇数段目のインバータＶ１、Ｖ３、Ｖ５のＰチャンネル電界効果トランジスタＭ１はオン、偶数段目のインバータＶ２、Ｖ４、Ｖ６のＰチャンネル電界効果トランジスタＭ１はオフする。そして、Ｐチャンネル電界効果トランジスタＭ１のＮＢＴＩによる経時劣化は、Ｐチャンネル電界効果トランジスタＭ１がオンすることにより促進されることから、奇数段目のインバータＶ１、Ｖ３、Ｖ５のＰチャンネル電界効果トランジスタＭ１のＮＢＴＩによる経時劣化が顕著に現れる。

一方、インバータ群Ｇ２において、入力信号ＣＬＫＩＮｐ２がハイレベルに固定されている場合、奇数段目のインバータＶ７、Ｖ９、Ｖ１１のＰチャンネル電界効果トランジスタＭ１はオフ、偶数段目のインバータＶ８、Ｖ１０、Ｖ１２のＰチャンネル電界効果トランジスタＭ１はオンする。このため、偶数段目のインバータＶ８、Ｖ１０、Ｖ１２のＰチャンネル電界効果トランジスタＭ１のＮＢＴＩによる経時劣化は、奇数段目のインバータＶ７、Ｖ９、Ｖ１１のＰチャンネル電界効果トランジスタＭ１のＮＢＴＩによる経時劣化よりも顕著に現れる。

そして、インバータ群Ｇ１においては、奇数段目のインバータＶ１、Ｖ３、Ｖ５のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生し、インバータ群Ｇ２においては、偶数段目のインバータＶ８、Ｖ１０、Ｖ１２のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生したものとする。

そして、伝送期間Ｔ１内において、奇数段目のインバータＶ１、Ｖ３、Ｖ５のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生したものとすると、ロウレベルからハイレベルへ駆動する駆動入力が低下するので、奇数段目のインバータＶ１、Ｖ３、Ｖ５を通過するごとに信号の立ち上がりが鈍る。一方、偶数段目のインバータＶ２、Ｖ４、Ｖ６のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生していないものとすると、ハイレベルからロウレベルへ駆動する駆動入力は低下することがないので、偶数段目のインバータＶ２、Ｖ４、Ｖ６を通過しても信号の立ち下がりが鈍ることはない。

この結果、インバータＶ１〜Ｖ６を通過するに従って、信号のハイレベルの幅が拡大し、インバータ群Ｇ１の入力信号ＣＬＫＩＮｐ１のハイレベルの幅に比べて出力信号ＣＬＫＯＵＴｐ１のハイレベルの幅が広くなる。

そして、伝送期間Ｔ１内において、インバータ群Ｇ１から出力された出力信号ＣＬＫＯＵＴｐ１は、電圧レベル反転部１１にてレベルが反転されることなく、インバータ群Ｇ２に入力される。

そして、インバータ群Ｇ２において、偶数段目のインバータＶ８、Ｖ１０、Ｖ１２のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生したものとすると、ハイレベルからロウレベルへ駆動する駆動入力が低下するので、偶数段目のインバータＶ８、Ｖ１０、Ｖ１２を通過するごとに信号の立ち上がりが鈍る。一方、奇数段目のインバータＶ７、Ｖ９、Ｖ１１のＰチャンネル電界効果トランジスタＭ１にＮＢＴＩによる経時劣化が発生していないものとすると、ハイレベルからロウレベルへ駆動する駆動入力は低下することがないので、奇数段目のインバータＶ７、Ｖ９、Ｖ１１を通過しても信号の立ち下がりが鈍ることはない。

この結果、インバータＶ７〜Ｖ１２を通過するに従って、信号のハイレベルの幅が潰され、インバータ群Ｇ２の入力信号ＣＬＫＩＮｐ２のハイレベルの幅に比べて出力信号ＣＬＫＯＵＴｐ２のハイレベルの幅が狭くなる。

これにより、インバータ群Ｇ１にて拡大された信号のハイレベルの幅をインバータ群Ｇ２にて狭めさせることができる。このため、信号の非伝送期間Ｔ２においてロウレベル固定状態とハイレベル固定状態とに交互に切り替えることなく、インバータＶ１〜Ｖ１２を順次介して伝送されるパルス波形のＮＢＴＩによる劣化を補償することが可能となり、消費電流および回路面積の増大を抑制しつつ、半導体集積回路の信頼性を向上させることができる。

なお、上述した実施形態では、ＮＢＴＩによる劣化を補償するために、１２個のインバータＶ１〜Ｖ１２が複数段接続された構成を例にとって説明したが、インバータＶ１〜Ｖ１２の個数は、１２個に限定されることなく、複数個ならば任意の個数をとることができる。また、複数段接続されたインバータＶ１〜Ｖ１２をインバータ群Ｇ１、Ｇ２にグループ分けする方法として、６個ずつグループ分けする方法について説明したが、インバータ群Ｇ１、Ｇ２に含まれるインバータＶ１〜Ｖ１２の個数が複数個ならば、任意の個数で振り分けることができる。また、上述した実施形態では、インバータＶ１〜Ｖ１２を２つのインバータ群Ｇ１、Ｇ２にグループ分けする方法について説明したが、各インバータ群に含まれるインバータＶ１〜Ｖ１２の個数が複数個ならば、任意のグループ数にグループ分けすることができる。

また、上述した第１実施形態では、ＮＢＴＩによる劣化を補償するために、複数段接続されたインバータＶ１〜Ｖ１２を例にとって説明したが、Ｐチャンネル電界効果トランジスタを順次介してパルス波形が伝送される論理回路ならば、どのような論理回路であってもよく、例えば、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路またはＮＯＲ回路であってもよいし、これらの回路が混在していてもよい。一方で、伝達信号が必ずしもクロックである必要はない。また、今回はＮＴＢＩの劣化を例に挙げたが、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：正バイアス温度不安定性）が顕著な場合にも本実施形態を応用することができる。

（第２実施形態）
図３は、本発明の第２実施形態に係る半導体集積回路の概略構成を示すブロック図である。
図３において、この半導体集積回路には、シフトレジスタ群Ｓ１、Ｓ２および電圧レベル反転部Ｋ１、Ｋ２が設けられている。そして、シフトレジスタ群Ｓ１の後段にはシフトレジスタ群Ｓ２が接続され、シフトレジスタ群Ｓ１、Ｓ２のクロック信号の出力側には、電圧レベル反転部Ｋ１、Ｋ２がそれぞれ挿入されている。また、この半導体集積回路には、誤転送防止信号ＴＲＮＳ１ｐを伝送するバッファＢ１、Ｂ２および反転タイミング制御信号ＴＲＮＳ２ｐを伝送するバッファＢ３、Ｂ４が設けられている。

ここで、電圧レベル反転部Ｋ１、Ｋ２は、シフトレジスタ群Ｓ１、Ｓ２に入力されるクロック信号の非伝送期間において、次段のシフトレジスタ群に入力される電圧レベルを反転させることができる。具体的には、電圧レベル反転部Ｋ１には、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２３、Ｎチャンネル電界効果トランジスタＭ２２、Ｍ２４およびインバータＶ２１、Ｖ２２が設けられている。

そして、バッファＢ３の出力側は、インバータＶ２２を介して、Ｎチャンネル電界効果トランジスタＭ２２のゲートおよびＰチャンネル電界効果トランジスタＭ２３のゲートに接続されている。また、バッファＢ３の出力側は、Ｎチャンネル電界効果トランジスタＭ２４のゲートおよびＰチャンネル電界効果トランジスタＭ２１のゲートに接続されている。また、シフトレジスタ群Ｓ１のクロック信号の出力側は、Ｐチャンネル電界効果トランジスタＭ２１のドレインおよびＮチャンネル電界効果トランジスタＭ２２のドレインに接続されている。また、シフトレジスタ群Ｓ１のクロック信号の出力側は、インバータＶ２２を介して、Ｐチャンネル電界効果トランジスタＭ２３のドレインおよびＮチャンネル電界効果トランジスタＭ２４のドレインに接続されている。また、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２３のソースおよびＮチャンネル電界効果トランジスタＭ２２、Ｍ２４のソースは、シフトレジスタ群Ｓ２のクロック信号の入力側に接続されている。

また、電圧レベル反転部Ｋ２には、Ｐチャンネル電界効果トランジスタＭ３１、Ｍ３３、Ｎチャンネル電界効果トランジスタＭ３２、Ｍ３４およびインバータＶ３１、Ｖ３２が設けられている。

そして、バッファＢ４の出力側は、インバータＶ３２を介して、Ｎチャンネル電界効果トランジスタＭ３２のゲートおよびＰチャンネル電界効果トランジスタＭ３３のゲートに接続されている。また、バッファＢ４の出力側は、Ｎチャンネル電界効果トランジスタＭ３４のゲートおよびＰチャンネル電界効果トランジスタＭ３１のゲートに接続されている。また、シフトレジスタ群Ｓ２のクロック信号の出力側は、Ｐチャンネル電界効果トランジスタＭ３１のドレインおよびＮチャンネル電界効果トランジスタＭ３２のドレインに接続されている。また、シフトレジスタ群Ｓ２のクロック信号の出力側は、インバータＶ３２を介して、Ｐチャンネル電界効果トランジスタＭ３３のドレインおよびＮチャンネル電界効果トランジスタＭ３４のドレインに接続されている。また、Ｐチャンネル電界効果トランジスタＭ３１、Ｍ３３のソースおよびＮチャンネル電界効果トランジスタＭ３２、Ｍ３４のソースは、シフトレジスタ群Ｓ２の次段のシフトレジスタ群のクロック信号の入力側に接続される。

図４は、図３の半導体集積回路のシフトレジスタ群Ｓ２の概略構成を示すブロック図である。
図４において、シフトレジスタ群Ｓ２には、シフトレジスタＲ１〜Ｒｎ、インバータＶ４−１〜Ｖ４−ｎ、Ｖ４−１´〜Ｖ４−ｎ´および誤転送防止回路Ｚ１が設けられている。なお、ｎは、２以上の整数である。そして、シフトレジスタＲ１〜Ｒｎは、シリアル接続されるとともに、インバータＶ４−１〜Ｖ４−ｎ、Ｖ４−１´〜Ｖ４−ｎ´は、シリアル接続されている。なお、インバータＶ４−１〜Ｖ４−ｎ、Ｖ４−１´〜Ｖ４−ｎ´は、シフトレジスタ群Ｓ２に入力されるクロック信号ＣＬＫＩＮｐ２をシフトレジスタＲ１〜Ｒｎに伝送することができる。

ここで、誤転送防止回路Ｚ１は、図３の電圧レベル反転部Ｋ１にて反転された電圧レベルがシフトレジスタ群Ｓ２のクロック端子に伝わるのを防止することができる。具体的には、誤転送防止回路Ｚ１には、ＮＡＮＤ回路Ａ１〜ＡｎおよびインバータＶ５−１〜Ｖ５−ｎが設けられている。そして、ＮＡＮＤ回路Ａ１〜Ａｎの一方の入力端子は、インバータＶ４−１〜Ｖ４−ｎの入力端子にそれぞれ接続され、ＮＡＮＤ回路Ａ１〜Ａｎの他方の入力端子は、誤転送防止信号ＴＲＮＳ１ｐの伝送線に接続されている。また、ＮＡＮＤ回路Ａ１〜Ａｎの出力端子は、インバータＶ５−１〜Ｖ５−ｎをそれぞれ介して、シフトレジスタＲ１〜Ｒｎのクロック端子ＣＫにそれぞれ接続されている。
なお、シフトレジスタ群Ｓ１についても、シフトレジスタ群Ｓ２と同様の構成をとることができる。

図５は、図３の半導体集積回路の各部の波形を示すタイミングチャートである。
図５において、非伝送期間Ｔ２では、シフトレジスタ群Ｓ１に入力されるクロック信号ＣＬＫＩＮｐ１がロウレベルに固定されているものとする。そして、クロック信号ＣＬＫＩＮｐ１が、シフトレジスタ群Ｓ１のインバータＶ４−１〜Ｖ４−ｎ、Ｖ４−１´〜Ｖ４−ｎ´を介してシフトレジスタ群Ｓ１から出力されると、シフトレジスタ群Ｓ１から出力されるクロック信号ＣＬＫＩＮｐ１もロウレベルになる。そして、非伝送期間Ｔ２において、反転タイミング制御信号ＴＲＮＳ２ｐがロウレベルである場合、Ｐチャンネル電界効果トランジスタＭ２３およびＮチャンネル電界効果トランジスタＭ２４がオンし、シフトレジスタ群Ｓ１から出力されたクロック信号ＣＬＫＩＮｐ１がインバータＶ２１を介して、シフトレジスタ群Ｓ２に入力されることから、シフトレジスタ群Ｓ２に入力されるクロック信号ＣＬＫＩＮｐ２はハイレベルになる。

この結果、シフトレジスタ群Ｓ１において、奇数段目のインバータＶ４−１〜Ｖ４−ｎのＰチャンネル電界効果トランジスタはオン、偶数段目のインバータＶ４−１´〜Ｖ４−ｎ´のＰチャンネル電界効果トランジスタはオフする。一方、シフトレジスタ群Ｓ２において、奇数段目のインバータＶ４−１〜Ｖ４−ｎのＰチャンネル電界効果トランジスタはオフ、偶数段目のインバータＶ４−１´〜Ｖ４−ｎ´のＰチャンネル電界効果トランジスタはオンする。このため、シフトレジスタ群Ｓ１においては、奇数段目のインバータＶ４−１〜Ｖ４−ｎのＰチャンネル電界効果トランジスタのＮＢＴＩによる経時劣化が顕著に現れ、シフトレジスタ群Ｓ２においては、偶数段目のインバータＶ４−１´〜Ｖ４−ｎ´のＰチャンネル電界効果トランジスタのＮＢＴＩによる経時劣化が顕著に現れる。

また、非伝送期間Ｔ２において、反転タイミング制御信号ＴＲＮＳ２ｐがロウレベルである場合、誤転送防止信号ＴＲＮＳ１ｐもロウレベルにされる。そして、誤転送防止信号ＴＲＮＳ１ｐがロウレベルである場合、図４のＮＡＮＤ回路Ａ１〜Ａｎにてクロック信号ＣＬＫＩＮｐ２のレベル変化がシフトレジスタ群Ｓ２に入力されるのが禁止され、シフトレジスタ群Ｓ２による誤転送が防止される。

そして、非伝送期間Ｔ２において、伝送期間Ｔ１に移行する直前に反転タイミング制御信号ＴＲＮＳ２ｐがロウレベルからハイレベルに変化すると、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２がオンする。この結果、シフトレジスタ群Ｓ１から出力されたクロック信号ＣＬＫＩＮｐ１は、インバータＶ２１を介することなく、シフトレジスタ群Ｓ２に入力される。

また、非伝送期間Ｔ２において、反転タイミング制御信号ＴＲＮＳ２ｐがロウレベルからハイレベルに変化した後、誤転送防止信号ＴＲＮＳ１ｐもロウレベルからハイレベルに変化すると、ＮＡＮＤ回路Ａ１〜Ａｎにてクロック信号ＣＬＫＩＮｐ２のレベル変化がシフトレジスタ群Ｓ２に入力されるのが許容される。
そして、伝送期間Ｔ１において、クロック信号ＣＬＫＩＮｐ１がシフトレジスタ群Ｓ１に入力されると、シフトレジスタ群Ｓ１に入力されたデータＤＡＴＡＩＮｐが、クロック信号ＣＬＫＩＮｐ１が立ち上がるごとに、シフトレジスタ群Ｓ１のシフトレジスタＲ１〜Ｒｎを介してシフトされる。

また、伝送期間Ｔ１において、クロック信号ＣＬＫＩＮｐ２がシフトレジスタ群Ｓ２に入力されると、シフトレジスタ群Ｓ２に入力されたデータＤＡＴＡＩＮｐが、クロック信号ＣＬＫＩＮｐ２が立ち上がるごとに、シフトレジスタ群Ｓ２のシフトレジスタＲ１〜Ｒｎを介してシフトされる。

図６は、図３の半導体集積回路の各シフトレジスタ群の伝送波形を示す図である。
図６において、シフトレジスタ群Ｓ１の後段にはシフトレジスタ群Ｓ２が接続され、シフトレジスタ群Ｓ２の後段にはシフトレジスタ群Ｓ３が接続され、シフトレジスタ群Ｓ３の後段にはシフトレジスタ群Ｓ４が接続されているものとする。なお、シフトレジスタ群Ｓ１〜Ｓ４は、図４と同様の構成をとることができる。

そして、シフトレジスタ群Ｓ１、Ｓ３においては、奇数段目のインバータＶ４−１〜Ｖ４−ｎのＰチャンネル電界効果トランジスタのＮＢＴＩによる経時劣化が顕著に現れ、シフトレジスタ群Ｓ２、Ｓ４においては、偶数段目のインバータＶ４−１´〜Ｖ４−ｎ´のＰチャンネル電界効果トランジスタのＮＢＴＩによる経時劣化が顕著に現れているものとする。

そして、伝送期間Ｔ１において、クロック信号ＣＬＫＩＮｐ１〜ＣＬＫＩＮｐ４がシフトレジスタ群Ｓ１〜Ｓ４にそれぞれ入力されたものとすると、シフトレジスタ群Ｓ１、Ｓ３にてクロック信号ＣＬＫＩＮｐ１、ＣＬＫＩＮｐ３のハイレベルの幅が広げられ、シフトレジスタ群Ｓ２、Ｓ４にてクロック信号ＣＬＫＩＮｐ２、ＣＬＫＩＮｐ４のハイレベルの幅が狭められる。

この結果、シフトレジスタ群Ｓ１、Ｓ３にて拡大されたクロック信号ＣＬＫＩＮｐ１、ＣＬＫＩＮｐ３信号のハイレベルの幅を、シフトレジスタ群Ｓ２、Ｓ４にて狭めさせることができる。このため、クロック信号ＣＬＫＩＮｐ１〜ＣＬＫＩＮｐ４の非伝送期間Ｔ２においてロウレベル固定状態とハイレベル固定状態とに交互に切り替えることなく、シフトレジスタ群Ｓ１〜Ｓ４を順次介して伝送されるパルス波形のＮＢＴＩによる劣化を補償することが可能となり、消費電流および回路面積の増大を抑制しつつ、半導体集積回路の信頼性を向上させることができる。

なお、上述した第２実施形態では、ＮＢＴＩによる劣化を補償するために、複数段接続されたシフトレジスタ群Ｓ１〜Ｓ４を例にとって説明したが、シフトレジスタ群Ｓ１〜Ｓ４の他、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどに用いられるロウデコーダやカラムデコーダに適用するようにしてもよい。

Ｖ１〜Ｖ１２、Ｖ２１、Ｖ２２、Ｖ３１、Ｖ３２、Ｖ４−１〜Ｖ４−ｎ、Ｖ４−１´〜Ｖ４−ｎ´、Ｖ５−１〜Ｖ５−ｎ インバータ、Ｇ１、Ｇ２ インバータ群、Ｍ１、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３３ Ｐチャンネル電界効果トランジスタ、Ｍ２、Ｍ２２、Ｍ２４、Ｍ３２、Ｍ３４ Ｎチャンネル電界効果トランジスタ、１１、Ｋ１、Ｋ２ 電圧レベル反転部、１２ 反転タイミング制御部、Ｓ１〜Ｓ４ シフトレジスタ群、Ｂ１〜Ｂ４ バッファ、Ｒ１〜Ｒｎ シフトレジスタ、Ａ１〜Ａｎ ＮＡＮＤ回路、Ｚ１ 誤転送防止回路

Claims (5)

1. 複数段接続された論理回路と、
   前記論理回路の信号伝送経路上に挿入され、前記論理回路に入力される電圧レベルを反転させる電圧レベル反転部と、
   前記電圧レベル反転部にて反転される電圧レベルの反転タイミングを制御する反転タイミング制御部とを備えることを特徴とする半導体集積回路。
2. 前記反転タイミング制御部は、前記論理回路を順次介して伝送される信号の非伝送期間において前記電圧レベルが反転されるように反転タイミングを制御することを特徴とする請求項１に記載の半導体集積回路。
3. 複数のインバータが複数段接続された第１のインバータ群と、
   前記第１のインバータ群の後段に接続され、複数のインバータが複数段接続された第２のインバータ群と、
   前記第１のインバータ群と前記第２のインバータ群との間に挿入され、前記インバータを順次介して伝送される信号の非伝送期間において、前記第２のインバータ群に入力される電圧レベルを反転させる電圧レベル反転部とを備えることを特徴とする半導体集積回路。
4. 複数のシフトレジスタが複数段接続された第１のシフトレジスタ群と、
   前記第１のシフトレジスタ群の後段に接続され、複数のシフトレジスタが複数段接続された第２のシフトレジスタ群と、
   前記第１のシフトレジスタ群に設けられ、複数のインバータを順次介してクロック信号を伝送する第１のインバータ群と、
   前記第２のシフトレジスタ群に設けられ、複数のインバータを順次介して前記クロック信号を伝送する第２のインバータ群と、
   前記第１のインバータ群と前記第２のインバータ群との間に挿入され、前記クロック信号の非伝送期間において、前記第２のインバータ群に入力される電圧レベルを反転させる電圧レベル反転部とを備えることを特徴とする半導体集積回路。
5. 前記電圧レベル反転部にて反転された電圧レベルが前記第１のシフトレジスタ群および前記第２のシフトレジスタ群のクロック端子に伝わるのを防止する誤転送防止回路をさらに備えることを特徴とする請求項４に記載の半導体集積回路。

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