KR101003114B1 - 딜레이 유닛을 포함하는 스큐 방지 유닛 및 이를 구비한신호 전달 회로 - Google Patents

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Abstract

적은 면적을 차지하면서도 충분한 딜레이 타임과 스큐 특성을 확보할 수 있는 스큐 방지 유닛 및 이를 구비하는 신호 전달 회로에 대해 개시한다. 개시된 스큐 방지 유닛은 입력 신호를 입력받아 소정시간 딜레이시키는 적어도 하나의 트랜스미션 게이트, 및 상기 트랜스미션 게이트의 출력단에 연결되어 트랜스미션 게이트의 출력 신호를 버퍼링하는 유닛을 포함한다. 상기 버퍼링 유닛은 직렬로 연결된 한 쌍의 인버터로 구성될 수 있으며, 상기 트랜스미션 게이트를 구성하는 게이트 전극의 길이는 상기 버퍼링 유닛을 구성하는 인버터의 게이트 전극의 길이보다 상대적으로 짧을 수 있다.
트랜스미션 게이트, 딜레이, 스큐

Description

딜레이 유닛을 포함하는 스큐 방지 유닛 및 이를 구비한 신호 전달 회로{Skew Preventing Unit With Delaying Unit And Signal Tranmitting Circuit Having The Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 딜레이 유닛을 포함하는 스큐 방지 유닛 및 이를 포함하는 외부 신호를 반도체 장치의 내부로 전달하기 위한 신호 전달 회로에 관한 것이다.
일반적인 반도체 메모리 장치, 즉 DRAM(Dynamic Random Access Memory) 장치는 알려진 바와 같이 복수의 메모리 셀로 구성되는 셀 영역, 및 각각의 메모리 셀에 신호를 전달하거나 메모리 셀의 메모리 동작을 수행하게 하는 소자들이 구비되는 주변 영역으로 구분될 수 있다.
주변 영역은 신호의 동작 타이밍을 조절하기 위하여 딜레이 유닛을 갖는 신호 전달 회로들을 구비하고 있다. 특히, 반도체 메모리 장치의 센스 앰프에 신호를 전달하는 회로의 경우, 입력 신호와 동일한 형태의 출력 신호를 생성하기 위하여 즉, 전류 전달 능력을 개선하기 위하여, 스큐(skew) 현상이 작은 딜레이 유닛이 선호된다.
스큐 현상이 작은 딜레이 유닛으로는 도 1에 도시된 바와 같이 복수, 예컨대 수십 개의 인버터(IN1-INn)가 시리즈로 연결된 인버터 체인이 주로 이용되고 있다. 이러한 인버터 체인은 반도체 메모리 장치의 주변 회로 영역에서 딜레이가 필요한 부분에 각각 배치되고 있다.
그런데, 알려진 바와 같이 하나의 인버터는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되고 있으며, 인버터 체인은 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되는 인버터가 복수개 시리즈로 연결되어 구성되므로, 주변 회로 영역에서 인버터 체인이 차지하는 면적은 상당하다.
그러므로, 이러한 인버터 체인의 사용에 의해 반도체 메모리 장치의 주변 영역의 면적을 줄이는데 제약이 따른다.
따라서, 본 발명의 목적은 적은 면적을 차지하면서도 충분한 딜레이 타임과 스큐 특성을 충분히 확보할 수 있는 스큐 방지 유닛을 제공하는 것이다.
또한, 본 발명의 다른 목적은 면적을 감소시킴과 동시에 스큐 특성을 개선하여 신호 왜곡없이 신호를 전달할 수 있는 신호 전달 회로를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에 따른 스큐 방지 유닛은 입력 신호를 입력받아 소정시간 딜레이시키는 적어도 하나의 트랜스미션 게이트, 및 상기 트랜스미션 게이트의 출력단에 연결되어 트랜스미션 게이트의 출력 신호를 버퍼링하는 유닛을 포함한다.
상기 버퍼링 유닛은 직렬로 연결된 한 쌍의 인버터로 구성될 수 있으며, 상기 트랜스미션 게이트를 구성하는 게이트 전극의 길이는 상기 버퍼링 유닛을 구성하는 인버터의 게이트 전극의 길이보다 상대적으로 짧을 수 있다.
또한, 본 발명의 다른 실시예에 따른 신호 전달 회로는 입력 신호를 입력받아 소정시간 딜레이시키는 턴온 모드에 있는 적어도 하나의 트랜스미션 게이트, 상기 트랜스미션 게이트의 출력단에 연결되어, 트랜스미션 게이트의 출력 신호를 버퍼링하는 유닛, 상기 입력 신호와 상기 버퍼링 유닛의 출력 신호를 입력받는 제 1 연산 유닛 및 상기 입력 신호와 상기 제 1 연산 유닛의 출력 신호를 입력받는 제 2 연산 유닛을 포함한다.
상기 버퍼링 유닛은 직렬로 연결한 한 쌍의 인버터를 포함하고, 상기 트랜스미션 게이트를 구성하는 게이트 전극의 길이는 상기 버퍼링 유닛을 구성하는 인버터의 게이트 전극의 길이보다 상대적으로 짧다.
본 발명에 의하면, 복수의 인버터로 구성된 인버터 체인과 유사한 딜레이값 및 스큐값을 갖는, 상대적으로 짧은 게이트 전극 길이를 갖는 트랜스미션 게이트를 딜레이 유닛으로 사용한다. 이에 따라, 복수의 인버터들로 구성되어, 넓은 면적을 차지하는 인버터 체인을 딜레이 유닛으로 사용할 필요없이, 상대적으로 작은 면적을 차지하는 트랜스미션 게이트를 딜레이 유닛으로 사용하므로써, 딜레이 유닛이 배치되는 주변 회로 영역 및 나아가 반도체 메모리 장치에 레이아웃 면적을 크게 줄일 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2에 도시된 바와 같이, 스큐 방지 유닛(10)은 턴온 모드에 있는 트랜스미션 게이트(Transmission gate:T) 및 버퍼 유닛(12)으로 구성될 수 있다.
이러한 트랜스미션 게이트(T)는 알려진 바와 같이 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되고, 이들 PMOS 트랜지스터 및 NMOS 트랜지스터의 소오스와 드레인은 서로 연결되어 있다. 또한, 트랜스미션 게이트가 턴온 모드에 놓여있도록, PMOS 트랜지스터의 게이트에 로우 레벨의 전압(VLow)이 인가되고, NMOS 트랜지스터의 게이트에 하이 레벨의 전압(VHigh)이 인가된다.
이러한 트랜스미션 게이트(T)는 복수 개의 인버터 체인 수준의 딜레이 타임을 갖는 것으로 알려졌다. 그렇지만, 트랜스미션 게이트는 스큐 측면에서는 인버터 체인의 스큐 특성에는 미치지 못하였다. 하지만, 본 실시예에서는 트랜스미션 게이트를 구성하는 트랜지스터의 게이트 전극의 길이를 기존의 게이트 전극의 길이보다 감소시키므로써 스큐 특성을 확보할 수 있다.
이에 대해 자세히 설명하면, 본 출원의 발명자들은 게이트 전극의 폭 및 길이를 변경하여가며 스큐 시간을 시뮬레이션하였으며, 시뮬레이션 결과가 도 3에 도시되어 있다.
우선, 도 3에서 "A case"는 트랜스미션 게이트에서 PMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 6㎛ 및 2㎛로 설정하고, NMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 3㎛ 및 2㎛로 설정한 경우이다. "B case"는 트랜스미션 게이트에서 PMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 6㎛ 및 1㎛로 설정하고, NMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 3㎛ 및 1㎛로 설정한 경우이다. "C case"는 트랜스미션 게이트에서 PMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 6㎛ 및 0.5㎛로 설정하고, NMOS 트랜지스터의 게이트 전극의 선폭 및 길이를 각각 3㎛ 및 0.5㎛로 설정한 경우이다.
도 3에 따르면, 트랜스미션 게이트의 게이트 전극 길이가 상대적으로 작은 "C"의 경우, 스큐가 131ps로서, 24개의 인버터들로 구성된 인버터 체인의 스큐 수준(약 137ps)을 나타내었다.
이러한 바, 본 출원의 발명자는 트랜스미션 게이트를 구성하는 모스 트랜지스터의 게이트 길이가 짧을수록 작은 스큐 특성을 나타냄을 알아냈으며, 이 점에 의해, 복수의 인버터 대신 그보다 적은 수의 모스 트랜지스터를 갖는 트랜스미션 게이트로서 딜레이 유닛을 구성할 수 있다는 것을 착안하였다.
여기서, 도 4에 도시된 바와 같이 게이트 전극(G)의 선폭(W)은 게이트 전극(G)의 장축을 나타내고, 길이(L1,L2)는 게이트 전극(G)의 단축을 나타낸다. 아울러, 도 4의 L1은 일반적인 반도체 메모리 장치의 인버터 또는 트랜스미션 게이트의 게이트 전극 길이이고, L2는 본 실시예에 따른 감소된 게이트 전극의 길이를 나타낸다. 또한, 도면의 미설명 부호 S는 PMOS 트랜지스터의 소오스를 나타내고, D는 PMOS 트랜지스터의 드레인을 나타낸다. 아울러, 도 4에서는 트랜스미션 게이트의 PMOS 트랜지스터를 예를 들어 나타냈지만, NMOS 트랜지스터의 경우도 동일하게 적용될 수 있음은 물론이다.
한편, 버퍼 유닛(12)은 트랜스미션 게이트(T)의 출력단에 배치되어, 트랜스미션 게이트(T)의 출력 신호 왜곡을 방지한다. 자세히 설명하면, 트랜스미션 게이트(T)의 제어 신호로서 입력되는 하이 레벨의 전압(VHigh) 및 로우 레벨의 전압(VLow)은 히스테리시스(hysterisys) 특성을 가질 수 있으며, 이것에 의해 트랜스미션 게이트(T)의 출력은 리니어(linear)한 형태를 가질 수 있다. 이러한 리니어한 형태의 신호는 전체 딜레이 신호의 출력 신호의 왜곡을 초래할 수 있다. 그러므로, 버퍼 유닛(12)은 트랜스미션 게이트(T) 출력단에서 배치되어, 트랜스미션 게이트(T)의 출력 신호를 원하는 형태가 되도록 버퍼링한다.
도 5는 본 발명의 실시예에 따른 트랜스미션 게이트가 스큐 방지 유닛으로 적용된 신호 전달 회로이다.
본 실시예의 신호 전달 회로는 스큐 방지 유닛(100), 제 1 연산 유닛(130) 및 제 2 연산 유닛(140)을 포함한다.
스큐 방지 유닛(100)은 딜레이 유닛(110) 및 버퍼 유닛(120)을 포함한다.
딜레이 유닛(110)은 제 1 및 제 2 트랜스미션 게이트(T1,T2)로 구성된다. 제 1 트랜스미션 게이트(T1)는 입력신호(IN)를 하이 레벨의 전압(VHigh) 및 로우 레벨의 전압(VLow)에 따라 선택적으로 전달시킨다. 제 2 트랜스미션 게이트(T2)는 제 1 트랜스미션 게이트(T2)의 출력 신호를 하이 레벨의 전압(VHigh) 및 로우 레벨의 전압(VLow)에 따라 선택적으로 전달시킨다. 이때, 제 1 및 제 2 트랜스미션 게이트(T1,T2)는 수십 개의 인버터들로 구성된 인버터 체인 수준의 딜레이를 가질 수 있다.
버퍼 유닛(120)은 제 1 및 제 2 인버터(IN11,IN12)로 구성될 수 있다. 제 1 및 제 2 인버터(IN11,IN12)는 직렬 형태로 연결될 수 있으며, 딜레이 유닛(110)으로 부터 출력된 신호를 일정 레벨이 되도록 버퍼링시킨다. 상술한 바와 같이, 트랜스미션 게이트(T)로 구성된 딜레이 유닛(110)은 라이징 및 폴링 에지가 리니어한 형태를 가질 수 있다. 버퍼 유닛(120)은 이러한 트랜스미션 게이트(T)의 출력 신호를 입력 신호(IN) 상태로 복원하는 역할을 한다.
제 1 연산 유닛(130)은 입력 신호(IN)와 버퍼 유닛(120)의 출력 신호를 오어(OR) 연산하도록 구성된다. 이러한 제 1 연산 유닛(130)은 노어 게이트(NOR) 및 제 3 인버터(IN3)로 구성될 수 있다.
제 2 연산 유닛(140)은 입력 신호(IN)와 제 1 연산 유닛(130)의 출력 신호를 앤드(AND) 연산하도록 구성된다. 이러한 제 2 연산 유닛(140)은 낸드 게이트(NAND) 및 제 4 인버터(IN4)로 구성될 수 있다.
이때, 딜레이 유닛(110)을 구성하는 트랜스미션 게이트들의 게이트 전극의 길이는 버퍼 유닛(120)(또는 제 1 및 제 2 연산 유닛(130,140))을 구성하는 모스 트랜지스터의 게이트 전극의 길이 보다 상대적으로 짧아야, 일정한 딜레이 및 스큐를 확보할 수 있다.
이와 같은 신호 전달 회로는 다음과 같이 동작된다.
도 6에 도시된 바와 같이, 입력 신호(IN)가 딜레이 유닛(110)에 입력되면, 딜레이 유닛(110)의 출력 노드(N1)에서 소정 시간 지연된 입력 신호가 출력된다. 이때, 딜레이 유닛(110)을 구성하는 트랜스미션 게이트의 게이트 전극의 길이를 기존의 메모리 장치를 구성하는 트랜지스터의 길이보다 상대적으로 짧게 형성하므로써, 본 실시예의 딜레이 유닛(110)은 스큐 영향이 적은 딜레이 신호를 출력할 수 있다. 한편, 딜레이 유닛(110)의 출력 신호는 딜레이 유닛(110)의 제어 신호로서 입력되는 신호(VHigh, VLow)의 히스테리시스 특성에 의해 리니어한 라이징 및 폴링 에지를 가질 수 있다.
이러한 딜레이 유닛(110)의 출력 신호는 버퍼 유닛(120)에 입력되어, 버퍼 유닛(120)은 리니어 형태의 라이징 및 폴링 에지를 버퍼링하여, 초기 입력 신호(IN)의 형태로 복원한다(N2).
제 1 연산 유닛(130)은 딜레이없이 미리 도달된 입력 신호(IN)와 스큐 방지 유닛(100)에 의해 처리된 입력 신호(N2)를 오어 연산하여, 폴링 에지가 연장된 신호를 출력한다(N3).
제 2 연산 유닛(140)은 딜레이없이 미리 도달된 입력 신호(IN)와 제 1 연산 유닛(130)의 출력 신호를 앤드 연산하여, 스큐 영향이 비교적 적은 입력 신호(IN)와 동일한 형태의 출력 신호를 생성한다(out).
본 실시예에 따르면, 신호 전달 회로의 딜레이 유닛을, 수십개의 인버터로 구성된 인버터 체인 대신 적어도 하나의 트랜스미션 게이트로 구성한다. 이에 따라, 딜레이 유닛의 면적을 크게 줄일 수 있어, 딜레이 유닛이 적용되는 신호 전달 회로의 면적 및 나아가 주변 회로의 레이아웃 면적을 크게 줄일 수 있다.
본 발명은 상기한 실시예에 국한되는 것만은 아니다.
본 실시예에서는 딜레이 유닛으로서, 하나 내지는 두개의 트랜스미션 게이트가 이용되었으나 여기에 한정되지 않고, 딜레이 타임을 고려하여 그 수를 조절할 수 있음은 물론이다.
또한, 본 실시예에서 딜레이 유닛은 입력 신호를 그대로 전달하기 위한 신호 전달 유닛에 적용되었지만, 여기에 한정되지 않고, 스큐의 영향이 적은 딜레이 유닛을 원하는 모든 회로에 적용될 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 딜레이 유닛을 보여주는 회로도,
도 2는 본 발명의 실시예에 따른 스큐 방지 유닛을 개략적으로 보여주는 회로도,
도 3은 본 발명의 실시예에 따른 트랜스미션 게이트의 게이트 전극 길이에 따른 스큐 타임을 보여주는 테이블,
도 4는 본 발명의 실시예에 따른 트랜스미션 게이트를 구성하는 PMOS 트랜지스터의 평면도,
도 5는 본 발명의 실시예에 따른 스큐 방지 유닛을 구비한 신호 전달 회로도, 및
도 6은 본 발명의 실시예에 따른 신호 전달 회로의 동작 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 스큐 방지 유닛 110 : 트랜스미션 게이트
120 : 버퍼 유닛 130 : 제 1 연산 유닛
140 : 제 2 연산 유닛

Claims (9)

  1. 입력 신호를 입력받아 이를 딜레이시키는 적어도 하나의 트랜스미션 게이트; 및
    상기 트랜스미션 게이트의 출력단에 연결되어, 상기 트랜스미션 게이트의 출력 신호를 버퍼링하는 유닛을 포함하는 스큐 방지 유닛.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 트랜스미션 게이트는 모두 턴온 모드인 스큐 방지 유닛.
  3. 제 1 항에 있어서,
    상기 버퍼링 유닛은 직렬로 연결된 한 쌍의 인버터를 포함하는 스큐 방지 유닛.
  4. 제 3 항에 있어서,
    상기 트랜스미션 게이트를 구성하는 게이트 전극의 길이는 상기 버퍼링 유닛을 구성하는 인버터의 게이트 전극의 길이보다 상대적으로 짧은 스큐 방지 유닛.
  5. 입력 신호를 입력받아 상기 입력 신호를 딜레이시키는 턴온 모드에 있는 적어도 하나의 트랜스미션 게이트;
    상기 트랜스미션 게이트의 출력단에 연결되어, 트랜스미션 게이트의 출력 신호를 버퍼링하는 유닛;
    상기 입력 신호와 상기 버퍼링 유닛의 출력 신호를 입력받는 제 1 연산 유닛; 및
    상기 입력 신호와 상기 제 1 연산 유닛의 출력 신호를 입력받는 제 2 연산 유닛을 포함하며,
    상기 트랜스미션 게이트를 구성하는 게이트 전극의 길이는 상기 버퍼링 유닛을 구성하는 인버터의 게이트 전극의 길이보다 상대적으로 짧게 구성된 신호 전달 회로.
  6. 제 5 항에 있어서,
    상기 버퍼링 유닛은 직렬로 연결한 한 쌍의 인버터를 포함하는 신호 전달 회로.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 제 1 연산 유닛은 상기 입력 신호 및 상기 버퍼링 유닛의 출력 신호 중 어느 하나라도 하이인 경우 하이 신호를 출력하도록 구성되는 신호 전달 회로.
  9. 제 5 항 또는 제 8 항에 있어서,
    상기 제 2 연산 유닛은 상기 입력 신호 및 상기 제 1 연산 유닛의 출력 신호가 모두 하이인 경우 하이 신호를 출력하도록 구성되는 신호 전달 회로.
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