KR101393310B1 - 큰 지연시간을 갖는 딜레이 회로 및 이를 구비하는 반도체장치 - Google Patents

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Abstract

큰 지연시간을 갖는 딜레이 회로 및 이를 구비하는 반도체 장치가 개시된다. 상기 딜레이 회로의 일예에 따르면, 적어도 하나의 인버터를 구비하고, 각각의 인버터는 전원전압에 연결되는 제1 트랜지스터와 접지전압에 연결되는 제2 트랜지스터를 구비하며, 제1 신호를 입력받아 이를 지연시킴으로써 제2 신호를 발생하는 인버터 회로부 및 상기 인버터 회로부의 로딩 커패시턴스(loading capacitance)를 증가시키기 위하여, 상기 인버터의 입력단에 연결되는 적어도 하나의 커패시터를 구비하는 것을 특징으로 한다.

Description

큰 지연시간을 갖는 딜레이 회로 및 이를 구비하는 반도체 장치{Delay Circuit having a large delay time and Semiconductor Device having the same}
본 발명은 딜레이 회로 및 이를 구비하는 반도체 장치에 관한 것으로서, 자세하게는 작은 면적으로 지연 시간을 극대화한 딜레이 회로 및 이를 구비하는 반도체 장치에 관한 것이다.
반도체 장치 등에 널리 사용되고 있는 딜레이 회로는 CMOS 인버터를 사용하여 일반적으로 구현될 수 있다. 반도체 장치 공정에서 사용되는 용어로서 "최소 피쳐 사이즈(minimum feature size)"는 반도체 공정 기술의 발달에 따른 디자인 룰(design rule)을 고려한 반도체 공정상의 최소 선폭을 의미한다.
공정 기술의 발달에 따라 최소 피쳐 사이즈가 180 nm, 90 nm, 65 nm로 축소되면서 게이트 폭(gate length) 또한 상기 최소 피쳐 사이즈로 작아지고 있다. 이와 같은 사이즈 축소에 따라 반도체 장치의 특성이 변화될 수 있는데, 특히 게이트 폭의 변화에 따라서 CMOS 인버터의 트랜지스터들의 특성의 변화가 더욱 심해지게 된다. CMOS 인버터에서 게이트는 일반적으로 폴리 실리콘(poly silicon)이 사용될 수 있으며, 상기와 같은 특성 변화를 줄이기 위해서는 게이트로서 배치되는 폴리의 피치(pitch)를 일정하게 하는 것이 필요하다.
반도체 장치에 일반적으로 구비될 수 있는 홀드 버퍼(hold buffer) 등의 딜레이 회로는 하나 이상의 CMOS 인버터를 이용하여 구현되며, 긴 지연시간을 필요로 한다. 이에 따라 반도체 장치에 구비되는 일반적인 회로의 경우 게이트 폭(gate length)이 최소 피쳐 사이즈를 갖도록 하지만, 상기 홀드 버퍼와 같은 특정한 회로와 같이 큰 지연시간을 필요로 하는 회로의 경우에는 게이트의 폭(length)을 더 크게 하여 지연시간이 크게 할 수 있다. 그러나, 이러한 경우에는 반도체 장치에서 각 회로마다 서로 다른 폭(length)을 갖는 게이트를 사용하게 되므로 폴리의 피치를 일정하게 하는 것이 어려우며, 트랜지스터들의 특성이 변할 수 있는 문제가 있다.
도 1은 일반적인 인버터의 레이아웃(layout)을 나타내는 도면이다. 도시된 바와 같이 인버터(10)로 전원전압(VDD)을 제공하는 라인 및 접지전압(VSS)이 제공하는 라인이 배치되며, 상기 전원전압(VDD)을 제공하는 라인 부근의 액티브 영역(12_1)에 PMOS 트랜지스터가 형성되고, 접지전압(VSS)이 제공하는 라인 부근의 액티브 영역(12_2)에 NMOS 트랜지스터가 형성된다. 도시된 폴리 라인들(11_1 내지 11_3)은, 게이트 라인(11_1)과 더미 폴리(11_2, 11_3)를 포함한다.
PMOS 트랜지스터의 소스(source)는 전원전압(VDD)을 제공하는 메탈 라인과 비아(via)를 통해서 서로 연결될 수 있으며, PMOS 트랜지스터의 드레인(drain)은 출력신호를 제공하기 위한 메탈 라인과 비아(via)를 통해서 서로 연결될 수 있다. 또한, NMOS 트랜지스터의 소스(source)는 접지전압(VSS)을 제공하는 메탈 라인과 비아(via)를 통해서 서로 연결될 수 있으며, NMOS 트랜지스터의 드레인(drain)은 상기 출력신호를 제공하기 위한 메탈 라인과 비아(via)를 통해서 서로 연결될 수 있다. 한편, 입력신호를 제공하기 위한 메탈 라인은 게이트 라인(11_1)과 비아(via)를 통해서 서로 연결될 수 있다.
상기 도 1에 도시된 인버터는 게이트 폭이 최소 피쳐 사이즈를 갖는 경우로서 지연 시간이 최소가 되는 반면에, 폴리 라인들 사이의 간격을 일정하게 할 수 있어 특성 변화가 크게 문제가 되지 않도록 할 수 있다. 그러나 게이트 폭이 최소 피쳐 사이즈를 갖도록 하는 경우, 지연 시간을 크게 하기 위해서는 여러 단수의 인버터를 사용하여야 하므로, 회로의 사용량이 늘게 되며 또한 면적이 커지는 문제가 발생한다.
도 2는 큰 지연 시간을 갖는 인버터의 레이아웃(layout)을 나타내는 도면이다. 도 2에 도시된 인버터는, 도 1의 인버터에 비하여 게이트 라인(21_1)의 폭을 일예로 두 배로서 더 크게 형성하였으며, 그 외 더미 폴리(21_2, 21_3)는 최소 피쳐 사이즈를 유지하였다. 또한 도 2에 도시된 인버터의 액티브 영역(22_1, 22_2)의 폭(Active width)은 도 1의 인버터에 비해 작게 형성하였다.
즉, 도 2에 도시된 인버터는, 게이트 라인(21_1)의 폭을 크게하고 액티브 영역(22_1, 22_2)의 폭을 작게함으로써 지연 시간을 크게 하였다. 그러나 도시된 바와 같이, 인버터의 게이트 라인(21_1)의 폭이 증가함에 따라 폴리의 피치가 일정하지 않으므로 트랜지스터들의 특성의 변화에 따른 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트 폭을 최소 피쳐 사이즈로 유지하면서 지연 시간을 증가시킨 딜레이 회로 및 이를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 딜레이 회로는, 적어도 하나의 인버터를 구비하고, 각각의 인버터는 전원전압에 연결되는 제1 트랜지스터와 접지전압에 연결되는 제2 트랜지스터를 구비하며, 제1 신호를 입력받아 이를 지연시킴으로써 제2 신호를 발생하는 인버터 회로부 및 상기 인버터 회로부의 로딩 커패시턴스(loading capacitance)를 증가시키기 위하여, 상기 인버터의 입력단에 연결되는 적어도 하나의 커패시터를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 적어도 하나의 커패시터는, 제1 전극이 상기 전원전압에 연결되고, 제2 전극이 상기 제1 트랜지스터의 게이트 전극과 연결되는 적어도 하나의 제1 커패시터를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 적어도 하나의 커패시터는, 제1 전극이 상기 접지전압에 연결되고, 제2 전극이 상기 제2 트랜지스터의 게이트 전극과 연결되는 적어도 하나의 제2 커패시터를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 인버터 회로부는, 상기 제1 신호를 입력받아 이를 인버팅하여 출력하는 제1 인버터와, 상기 제1 인버터의 출력신호를 입력받아 이를 인버팅하여 출력하는 제2 인버터와, 상기 제2 인버터의 출력신호를 입력받아 이를 인버팅하여 출력하는 제3 인버터 및 상기 제3 인버터의 출력신호를 입력받아 이를 인버팅하여 상기 제2 신호를 발생하여 출력하는 제4 인버터를 구비하는 것을 특징으로 한다.
또한 바람직하게는, 제1 인버터 내지 제4 인버터 중 적어도 하나의 인버터의 입력단은 상기 제1 커패시터 및 제2 커패시터 중 적어도 하나의 커패시터와 연결되는 것을 특징으로 한다.
한편, 상기 제1 커패시터는, 소스 및 드레인 전극이 상기 전원전압에 연결되고, 게이트 전극이 상기 제1 트랜지스터의 게이트 전극과 연결되는 PMOS 트랜지스터이며, 상기 제2 커패시터는, 소스 및 드레인 전극이 상기 접지전압에 연결되고, 게이트 전극이 상기 제2 트랜지스터의 게이트 전극과 연결되는 NMOS 트랜지스터일 수 있다
한편, 상기 딜레이 회로는, 상기 전원전압을 제공하는 제1 도전 라인에 인접하여 형성되며, 컨택트(contact)를 통해 상기 전원전압과 전기적으로 연결되는 제1 액티브 영역과, 상기 접지전압을 제공하는 제2 도전 라인에 인접하여 형성되며, 컨택트를 통해 상기 접지전압과 전기적으로 연결되는 제2 액티브 영역과, 상기 제1 액티브 영역 및 제2 액티브 영역에 교차하도록 배치됨으로써, 상기 인버터의 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위한 적어도 하나의 제1 게이트 라인과, 상기 제1 도전 라인에 인접함과 동시에 상기 인버터가 배치되지 않는 영역에 형성되며, 적어도 하나의 컨택트(contact)를 통해 상기 전원전압과 전기적으로 연결되 는 제3 액티브 영역 및 상기 제3 액티브 영역에 교차하도록 배치됨으로써, 상기 적어도 하나의 커패시터를 형성하기 위한 적어도 하나의 제2 게이트 라인을 구비할 수 있다.
바람직하게는, 상기 제3 액티브 영역에는 상기 전원전압과의 연결을 위한 복수 개의 컨택트가 배치되며, 상기 제2 게이트 라인은 상기 복수 개의 컨택트 사이마다 배치됨으로써 복수 개의 커패시터가 형성되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 도전 라인에 인접함과 동시에 상기 인버터가 배치되지 않는 영역에 형성되며, 적어도 하나의 컨택트(contact)를 통해 상기 접지전압과 전기적으로 연결되고, 상기 적어도 하나의 제2 게이트 라인과 함께 상기 적어도 하나의 커패시터를 형성하는 제4 액티브 영역을 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제4 액티브 영역에는 상기 접지전압과의 연결을 위한 복수 개의 컨택트가 배치되며, 상기 제2 게이트 라인은 상기 복수 개의 컨택트 사이마다 배치됨으로써 복수 개의 커패시터가 형성되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 게이트 라인 및 제2 게이트 라인의 폭(length)은 최소 피쳐 사이즈를 갖는 것을 특징으로 한다로.
한편, 본 발명의 다른 실시예에 따른 딜레이 회로는, 복수의 인버터 단(stage)으로 이루어지며, 각각의 인버터는 제1 전압을 스위칭하는 풀업 트랜지스터 및 제2 전압을 스위칭하는 풀다운 트랜지스터를 구비하고, 제1 신호를 입력받아 이를 소정의 지연시간만큼 지연시킴으로써 제2 신호를 발생하는 인버터 회로부 및 상기 인버터에 연결되며, 상기 인버터 회로부의 지연시간이 커지도록 상기 제1 신호의 상태와 무관하게 저항 성분을 갖는 저항부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 장치는, 입력되는 신호를 소정의 지연시간만큼 지연시켜 출력하는 딜레이 회로를 구비하며, 상기 딜레이 회로는, 적어도 하나의 인버터를 구비하고, 각각의 인버터는 전원전압에 연결되는 제1 트랜지스터와 접지전압에 연결되는 제2 트랜지스터를 구비하며, 제1 신호를 입력받아 이를 지연시킴으로써 제2 신호를 발생하는 인버터 회로부 및 상기 인버터 회로부와 연결되며, 상기 인버터 회로부의 로딩 커패시턴스(loading capacitance)를 증가시키기 위한 적어도 하나의 커패시터를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 딜레이 회로의 구현을 위한 게이트 폭을 최소 피쳐 사이즈로 유지하므로 트랜지스터의 특성 변화를 최소화할 수 있으며, 작은 면적으로 지연 시간을 극대화할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 딜레이 회로의 일예를 나타내는 회로도이다. 도 3에 도시된 바와 같이, 상기 딜레이 회로(100)는, 입력신호(IN)를 수신하고 이를 소정의 시간만큼 지연시킨 출력신호(OUT)를 발생하는 인버터 회로부(110)와, 상기 인버터 회로부(110)의 로딩 커패시턴스(loading capacitance)를 증가시키기 위하여 인버터 회로부(110)에 전기적으로 연결되는 적어도 하나의 커패시터(120, 130)를 구비한다.
인버터 회로부(110)는 적어도 하나의 CMOS 인버터를 이용하여 구현될 수 있으며, 도 3은 그 일예로서 4 개의 CMOS 인버터가 배치된 것이 도시되어 있다. 또한 상기 적어도 하나의 커패시터(120, 130)는 세 번째 인버터 단(stage) 및 네 번째 인버터 단에 연결된 일예가 도시되어 있다. 그러나 도 3에 도시된 딜레이 회로는 본 발명에 따른 딜레이 회로를 구현하는 하나의 예에 불과하며 다양한 변형이 가능함은 자명한 사항이다. 일예로서, 딜레이 회로의 지연시간을 크게 하기 위하여 더 많은 수의 인버터 단이 배치될 수 있으며, 또한 커패시터는 다른 인버터 단 또는 더 많은 수의 인버터 단에 연결되어도 무방하다.
인버터 회로부(110)의 구성 예로서, 첫 번째 인버터 단(stage)은 입력신호(IN)를 수신하고, 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P1)와 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N1)를 구비할 수 있다. 또한 두 번째 인버터 단은 첫 번째 인버터 단의 출력신호를 수신하며, 전원전압(VDD)에 연결되는 PMOS 트랜지스터들(P2, P3)과 접지전압(VSS)에 연결되는 NMOS 트랜지스터들(N2, N3)를 구비할 수 있다. 또한 세 번째 인버터 단은 두 번째 인버터 단의 출력신호를 수신 하며, 전원전압(VDD)에 연결되는 PMOS 트랜지스터들(P4, P5)과 접지전압(VSS)에 연결되는 NMOS 트랜지스터들(N4, N5)를 구비할 수 있다. 또한 네 번째 인버터 단은 세 번째 인버터 단의 출력신호를 수신하고 인버터 회로부(110)의 출력신호(OUT)를 발생하며, 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P6)와 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N6)를 구비할 수 있다.
딜레이 회로(100)에 구비되는 인버터 회로부(110)는 상술한 바와 같이 구현될 수 있으며, 딜레이 회로(100)의 지연 시간은 저항 성분 및 커패시턴스 성분에 의하여 조절될 수 있다. 즉, D(지연시간) = R(저항 성분) * C(커패시턴스 성분)으로 정의될 수 있으며, 일반 로직회로의 경우 저항 성분과 커패시턴스 성분의 값을 작게 하여 지연 시간을 줄이는 반면에, 홀드 버퍼(hold buffer)와 같은 딜레이 회로는 저항 성분과 커패시턴스 성분의 값을 크게 하여 지연 시간을 증가시킨다.
본 발명의 일실시예에 따르면, 인버터 회로부(110) 구현을 위해 배치되는 게이트 폭(gate length)을 최소 피쳐 사이즈를 갖도록 함으로써, 트랜지스터들의 특성 변화가 최소가 되도록 한다. 반면에 적어도 하나의 커패시터(120, 130)를 이용하여 인버터 회로부(110)의 로딩 커패시턴스 값을 크게 함으로써, 딜레이 회로(100)의 지연 시간을 크게 한다.
바람직하게는, 적어도 하나의 커패시터(120, 130)는 MOS 트랜지스터를 이용하여 구현될 수 있다. 또한 적어도 하나의 커패시터(120, 130)는, 전원전압(VDD)에 연결되는 제1 커패시터부(120)와 접지전압(VSS)에 연결되는 제2 커패시터부(130)를 구비할 수 있다. 제1 커패시터부(120)에 구비되는 커패시터들(C1, C2) 각각은 인버 터에 구비되는 PMOS 트랜지스터의 게이트 전극에 연결될 수 있다. 일예로서, 커패시터 C1의 제1 전극(소스 전극 및 드레인 전극)은 전원전압(VDD)에 연결되고, 커패시터 C1의 제2 전극은 세 번째 인버터 단에 구비되는 PMOS 트랜지스터(P4, P5)의 게이트 전극에 연결된다. 또한, 커패시터 C2의 제1 전극(소스 전극 및 드레인 전극)은 전원전압(VDD)에 연결되고, 커패시터 C2의 제2 전극은 네 번째 인버터 단에 구비되는 PMOS 트랜지스터(P6)의 게이트 전극에 연결된다.
한편, 제2 커패시터부(130)에 구비되는 커패시터들(C3, C4) 각각은 인버터에 구비되는 NMOS 트랜지스터의 게이트 전극에 연결될 수 있다. 일예로서, 커패시터 C3의 제1 전극(소스 전극 및 드레인 전극)은 접지전압(VSS)에 연결되고, 커패시터 C3의 제2 전극은 세 번째 인버터 단에 구비되는 NMOS 트랜지스터(N4, N5)의 게이트 전극에 연결된다. 또한, 커패시터 C4의 제1 전극(소스 전극 및 드레인 전극)은 접지전압(VSS)에 연결되고, 커패시터 C4의 제2 전극은 네 번째 인버터 단에 구비되는 NMOS 트랜지스터(N6)의 게이트 전극에 연결된다.
상술한 바와 같이, 인버터 회로부(110)에 구비되는 하나 이상의 인버터에 대하여, 적어도 하나의 인버터의 입력단은 커패시터에 연결된다. 이에 따라 인버터 회로부(110)의 로딩 커패시턴스 성분이 커지게 됨에 따라 인버터 회로부(110)의 지연 시간이 커진다. 즉, 딜레이 회로(100)를 구현하기 위한 레이아웃(layout)에서, 게이트의 폭(length)을 증가시킴에 따른 트랜지스터의 특성 변화를 최소화하는 대신 인버터 회로부(110)의 로딩 커패시턴스 성분을 증가시킴으로써 딜레이 회로(100)의 지연 시간이 큰 값을 갖도록 한다.
도 4은 도 3에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다. 도시된 바와 같이, 도 3의 딜레이 회로(100)를 구현하기 위하여 전원전압(VDD)을 제공하기 위한 도전 라인, 접지전압(VSS)을 제공하기 위한 도전 라인, 게이트 전극 및 더미 라인을 형성하는 하나 이상의 폴리 라인들, 하나 이상의 액티브 영역, 및 딜레이 회로(100)의 트랜지스터 및 커패시터들을 형성하기 위한 각종 도전 라인 들이 배치될 수 있다. 상기 도전 라인으로서 메탈 라인이 적용될 수 있다. 또한 도전 라인과 폴리 라인을 전기적으로 연결하거나, 또한 도전 라인과 액티브 영역을 전기적으로 연결하기 위하여 다수의 컨택트(contact)가 배치될 수 있다.
도 3에 도시된 회로로부터 실제 인버터 회로부(110)를 구현하기 위한 레이아웃은 다양하게 설계될 수 있다. 즉, 액티브 영역, 게이트 전극 및 도전 라인 등을 컨택트를 통하여 적절하게 연결함으로써 인버터 회로부(110)가 구현될 수 있다. 일예로서, 전원전압(VDD)을 제공하기 위한 도전 라인에 인접하여 제1 액티브 영역(111)이 형성되며, 상기 제1 액티브 영역(111)은 컨택트를 통해 전원전압(VDD)과 전기적으로 연결된다. 또한 하나 이상의 게이트 전극이 제1 액티브 영역(111)에 교차하도록 배치되며, 또한 소스 전극 또는 드레인 전극을 형성하기 위한 도전 라인이 제1 액티브 영역(111)과 전기적으로 연결된다. 상기와 같은 레이아웃에 따라 인버터 회로부(110)의 하나 이상의 PMOS 트랜지스터가 형성된다.
마찬가지로, 접지전압(VSS)을 제공하기 위한 도전 라인에 인접하여 제2 액티브 영역(112)이 형성될 수 있으며, 상기 제2 액티브 영역(112)은 컨택트를 통해 접 지전압(VSS)과 전기적으로 연결된다. 하나 이상의 게이트 전극이 상기 제2 액티브 영역(112)에 교차하도록 배치될 수 있으며, 바람직하게는 전원전압(VDD)에 연결되는 제1 액티브 영역(111)과 접지전압(VSS)에 연결되는 제2 액티브 영역(112)에 동일한 게이트 전극이 교차하도록 배치될 수 있다. 소스 전극 또는 드레인 전극을 형성하기 위한 도전 라인이 제2 액티브 영역(112)과 전기적으로 연결됨으로써, 인버터 회로부(110)의 하나 이상의 NMOS 트랜지스터가 형성된다.
일반적으로 스탠다드 셀(Standard cell)을 사용하여 반도체 칩을 설계하는 경우, 스탠다드 셀은 그 사이즈(size)가 미리 규격화되어 있다. 인버터 회로부(110)를 스탠다드 셀을 이용하여 디자인(design)하는 경우 실제 일부의 공간에는 회로가 구현되지 않고 빈 공간으로 남아있게 된다. 본 발명의 일실시예에 따른 딜레이 회로(100)는 인버터 회로부(110) 외에 하나 이상의 커패시터들을 더 구비하는데, 바람직하게는 상기 하나 이상의 커패시터들은 스탠다드 셀 내에서 실제 회로가 배치되지 않은 빈 공간에 배치되도록 디자인한다.
도 4에 도시된 바와 같이, 전원전압(VDD)을 제공하기 위한 도전 라인에 인접하는 부분 중 소정의 일측에 제1 액티브 영역(111)이 형성되는데, 상기 도전 라인에 인접하는 다른 한 측에는 인버터 회로부(110)를 구현하기 위한 회로가 배치되지 않고 빈 공간으로 남아있게 된다. 도 3에 도시된 하나 이상의 커패시터들 중 PMOS 트랜지스터로 구현되는 커패시터들(120, C1 및 C2)은 상기 전원전압(VDD)을 제공하기 위한 도전 라인에 인접하는 빈 공간에 형성된다. 이를 위하여 상기 빈 공간에 커패시터들(C1, C2)을 배치하기 위한 제3 액티브 영역(121)을 추가로 형성한다.
도시된 바와 같이, 제3 액티브 영역(121)은 하나 이상의 컨택트를 통하여 전원전압(VDD)을 제공하기 위한 도전 라인에 연결된다. 일예로서 세 개의 컨택트를 통하여 제3 액티브 영역(121)과 전원전압(VDD)을 제공하기 위한 도전 라인이 서로 연결된다. 또한, 두 개의 게이트 라인이 제3 액티브 영역(121)에 교차하도록 배치될 수 있으며, 하나의 게이트 라인과 이에 인접하는 양 쪽의 도전 라인이 하나의 커패시터(C1)를 형성할 수 있으며, 또한 다른 하나의 게이트 라인과 이에 인접하는 양 쪽의 도전 라인이 다른 하나의 커패시터(C2)를 형성할 수 있다.
마찬가지로, 접지전압(VSS)을 제공하기 위한 도전 라인에 인접하는 부분 중 소정의 일측에 제2 액티브 영역(112)이 형성되고, 상기 도전 라인에 인접하는 다른 한 측에는 인버터 회로부(110)를 구현하기 위한 회로가 배치되지 않고 빈 공간으로 남아있게 된다. 도 3에 도시된 하나 이상의 커패시터들 중 NMOS 트랜지스터로 구현되는 커패시터들(130, C3 및 C4)은 상기 접지전압(VSS)을 제공하기 위한 도전 라인에 인접하는 빈 공간에 형성된다. 이를 위하여 상기 빈 공간에 커패시터들(C3, C4)을 배치하기 위한 제4 액티브 영역(131)을 추가로 형성한다.
제4 액티브 영역(131) 상에 NMOS 트랜지스터로 구현되는 커패시터들(C3, C4)을 형성하기 위하여, 제4 액티브 영역(131)은 하나 이상의 컨택트를 통하여 접지전압(VSS)을 제공하기 위한 도전 라인에 연결된다. 일예로서, 두 개의 커패시터들(C3, C4)을 형성하기 위하여, 세 개의 컨택트를 통하여 제4 액티브 영역(131)과 접지전압(VSS)을 제공하기 위한 도전 라인이 서로 연결되도록 한다. 또한, 두 개의 게이트 라인이 제4 액티브 영역(131)에 교차하도록 배치한다. 이에 따라, 하나의 게이트 라인과 이에 인접하는 양 쪽의 도전 라인이 하나의 커패시터(C3)를 형성하며, 또한 다른 하나의 게이트 라인과 이에 인접하는 양 쪽의 도전 라인이 다른 하나의 커패시터(C4)를 형성한다.
한편, 도 4에 도시된 바와 같이, 딜레이 회로(100)에 구비되는 트랜지스터들의 게이트 전극 및 커패시터들의 일 전극을 형성하기 위한 게이트 라인들의 폭(gate length)은 최소 피쳐 사이즈를 갖도록 한다. 또한 PMOS 트랜지스터로 구현되는 커패시터들(C1 및 C2)을 형성하기 위하여 제3 액티브 영역(121)에 교차하도록 배치되는 하나 이상의 게이트 라인과, NMOS 트랜지스터로 구현되는 커패시터들(C3 및 C4)을 형성하기 위하여 제4 액티브 영역(131)에 교차하도록 배치되는 하나 이상의 게이트 라인은 동일한 것일 수 있다. 이에 따라, 도 3 및 도 4에 도시된 바와 같이, 상기 제3 및 제4 액티브 영역(121, 131) 외의 다른 액티브 영역에 형성되는 트랜지스터들(P4, P5, N4, N5)의 게이트 전극(세 번째 인버터의 입력단(input terminal))에 커패시터(C1)의 일 전극 및 커패시터(C3)의 일 전극이 연결된다. 또한, 또 다른 트랜지스터들(P6, N6)의 게이트 전극(네 번째 인버터의 입력단(input terminal))에 커패시터(C2)의 일 전극 및 커패시터(C4)의 일 전극이 연결된다.
도 5는 본 발명의 다른 실시예에 따른 딜레이 회로를 나타내는 회로도이다. 특히, 도 5에 도시된 딜레이 회로(200)는, 지연 시간을 조절하는 저항 성분 및 커패시턴스 성분 중에서 저항 성분의 크기를 크게 함으로써 지연 시간을 증가시킨 특징을 갖는다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 딜레이 회로(200) 는 하나 이상의 CMOS 인버터를 구비하는 인버터 회로부를 구비할 수 있다. 그 일예로서 인버터 회로부가 두 개의 인버터 단(stage)을 구비할 수 있으며, 첫 번째 인버터 단은 풀업 트랜지스터로서 동작하고 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P11)와, 풀다운 트랜지스터로서 동작하고 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N11)를 구비할 수 있다. 또한 첫 번째 인버터 단은, 풀업 트랜지스터로서 동작하고 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P12)와, 풀다운 트랜지스터로서 동작하고 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N12)를 구비할 수 있다. 상기 인버터 회로부는, 입력신호(IN)를 수신하고 이를 소정의 시간만큼 지연시킨 출력신호(OUT)를 발생한다.
한편, 지연 시간을 증가시키기 위하여, 딜레이 회로(200)는 상기 인버터 회로부에 연결되는 하나 이상의 저항부를 구비한다. 상기 저항부는 인버터 회로부에 구비되는 인버터들 중 적어도 하나의 인버터에 연결될 수 있다. 도 5에는 그 일예로서 첫 번째 인버터 단에 저항부가 연결된 것이 도시된다. 자세하게는, 전원전압(VDD)과 풀업 트랜지스터(P11) 사이에 제1 저항부(210)가 연결될 수 있으며, 또한 접지전압(VSS)과 풀다운 트랜지스터(N11) 사이에 제2 저항부(220)가 연결될 수 있다.
상기 저항부는 하나 이상의 MOS 트랜지스터로 구현될 수 있다. 도시된 바와 같이 전원전압(VDD)과 풀업 트랜지스터(P11) 사이에 연결되는 제1 저항부(210)는 PMOS 트랜지스터(P13)로 구현될 수 있으며, 또한 접지전압(VSS)과 풀다운 트랜지스터(N11) 사이에 연결되는 제2 저항부(220)는 NMOS 트랜지스터(N13, N14)로 구현될 수 있다. 상술한 바와 같이 구현되는 딜레이 회로(200)는 당업자에 의해 다양한 변형이 가능한 것으로서, 본원의 특징이 도 5에 도시된 회로 구성에 한정되지는 않는다. 즉, 인버터 회로부에는 더 많은 수의 인버터 단이 구비될 수 있으며, 또한 제1 저항부(210)가 하나의 PMOS 트랜지스터(P13)를 구비하고, 제2 저항부(220)가 두 개의 NMOS 트랜지스터(N13, N14)를 구비하는 것이 도시되어 있으나, 이는 하나의 예에 불과하다.
한편, MOS 트랜지스터로 구현되는 저항부의 경우, 딜레이 회로(200)로 제공되는 입력신호(IN)의 상태에 관계없이 항상 저항으로서 동작하여야 한다. 즉, 입력신호(IN)의 상태에 관계없이 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13, N14)는 항상 턴 온됨으로써, 소정의 턴온 저항값을 갖도록 해야 한다. 이와 관련하여 상기 저항부의 구체적인 동작을 설명하면 다음과 같다.
제2 저항부(220)에 구비되는 NMOS 트랜지스터(N13, N14)의 게이트 전극은 전원전압(VDD)에 직접 연결된다. 이에 따라 NMOS 트랜지스터(N13, N14)는 항상 턴온되어 저항으로서 동작한다. 또한, NMOS 트랜지스터(N13, N14)가 턴온 됨에 따라 노드 a는 접지전압(VSS)으로 그 레벨이 낮아진다. 제1 저항부(210)의 PMOS 트랜지스터(P13)의 게이트 전극은 상기 노드 a에 연결되며, 노드 a의 전압 레벨이 접지전압(VSS)으로 낮아짐에 따라 상기 PMOS 트랜지스터(P13) 또한 턴 온되며 저항으로서 동작한다.
한편, 제1 저항부(210)의 PMOS 트랜지스터(P13)의 게이트 전극이 상기 노드 a에 연결되는 것이 그 일예로서 도시되어 있으나, 반드시 이와 같은 연결 구성을 가질 필요는 없다. PMOS 트랜지스터(P13)를 항상 턴온 시키기 위하여 PMOS 트랜지스터(P13)의 게이트 전극에 접지전압(VSS)을 제공할 수 있으며, 이를 위하여 NMOS 트랜지스터(N13)과 NMOS 트랜지스터(N14) 사이의 노드를 PMOS 트랜지스터(P13)의 게이트 전극에 연결시킬 수 있으며, 또는 NMOS 트랜지스터(N14) 및 접지전압(VSS) 사이의 노드를 PMOS 트랜지스터(P13)의 게이트 전극에 연결시킬 수도 있다.
상기한 바와 같이 저항 성분을 크게 함으로써 딜레이 회로의 지연 시간을 증가시키는 경우, 커패시턴스 성분을 크게 한 경우에 비하여 지연 시간의 증가량은 다소 작을 수 있다. 그러나 딜레이 회로(200)의 파워 소모 측면에서는 더 우수한 특성을 갖는다. 즉, 소모 파워(P)는
Figure 112008013832414-pat00001
에 해당하는 값을 가지므로, 커패시턴스 성분을 크게 한 경우 파워 소모량이 증가하는 반면에, 저항 성분을 크게한 경우에는 파워 소모에 영향을 미치지 않으면서 지연 시간을 증가시킬 수 있다.
도 6은 도 5에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다. 도 5에 도시된 딜레이 회로(200)를 구현하기 위하여, 도 6에 도시된 바와 같이 전원전압(VDD)을 제공하기 위한 도전 라인, 접지전압(VSS)을 제공하기 위한 도전 라인, 게이트 전극 및 더미 라인을 형성하는 하나 이상의 폴리 라인들, 하나 이상의 액티브 영역, 다수의 컨택트 및 딜레이 회로(200)의 트랜지스터 및 저항부를 형성하기 위한 각종 도전 라인 들이 배치될 수 있다. 도 6에 도시된 레이아웃 또한 하나의 일예에 불과한 것으로서, 도 5의 딜레이 회로(200)를 구현하기 위한 다양한 방법에 의한 레이아웃이 설계될 수 있음은 자명한 사항이다.
먼저, 전원전압(VDD)을 제공하기 위한 도전 라인에 인접하여 제1 액티브 영역(211)이 형성될 수 있다. 또한 제1 저항부(210)의 PMOS 트랜지스터(P13)를 형성하기 위하여, 게이트 라인을 제1 액티브 영역(211)과 교차하도록 배치하고, 상기 게이트 라인의 양쪽으로 도전 라인을 배치한다. PMOS 트랜지스터(P13)의 소스 전극에 해당하는 하나의 도전라인은 전원전압(VDD)을 제공하기 위한 도전 라인과 연결되며, PMOS 트랜지스터(P13)의 드레인 전극에 해당하는 하나의 도전 라인은 풀업 트랜지스터(P11)의 소스 전극에 해당하는 도전 라인과 서로 연결된다.
또한, 접지전압(VSS)을 제공하기 위한 도전 라인에 인접하여 제2 액티브 영역(221) 및 제3 액티브 영역(222)이 형성될 수 있다. 또한, 제2 저항부(220)의 NMOS 트랜지스터(N13, N14)를 형성하기 위하여, 게이트 라인을 제2 액티브 영역(221) 및 제3 액티브 영역(222)과 교차하도록 배치하고, 상기 게이트 라인의 양쪽으로 도전 라인을 배치한다.
도시된 바와 같이 NMOS 트랜지스터(N13)는, 제2 액티브 영역(221)에 배치되는 게이트 라인 및 상기 게이트 라인에 양쪽으로 배치되는 도전 라인에 의해 형성된다. 또한 NMOS 트랜지스터(N14)는, 제3 액티브 영역(222)에 배치되는 게이트 라인 및 상기 게이트 라인에 양쪽으로 배치되는 도전 라인에 의해 형성된다. NMOS 트랜지스터(N13)의 드레인 전극은 풀다운 트랜지스터(N11)의 소스 전극과 동일한 도전 라인으로 이루어지며, 또한 NMOS 트랜지스터(N13)의 소스 전극과 NMOS 트랜지스터(N14)의 드레인 전극은 동일한 도전 라인으로 이루어진다. 또한 도시된 바와 같이 NMOS 트랜지스터(N14)의 소스 전극은 접지전압(VSS)을 제공하기 위한 도전 라인 으로 이루어질 수 있다.
또한, 도 6에 도시된 바와 같이 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13, N14)가 항상 턴온 되도록 하기 위하여, NMOS 트랜지스터(N13, N14)를 형성하기 위한 게이트 라인은 컨택트를 통하여 전원전압(VDD)을 제공하기 위한 도전 라인에 직접 연결된다. 또한, PMOS 트랜지스터(P13)를 형성하기 위한 게이트 라인은 컨택트를 통하여 NMOS 트랜지스터(N13)의 드레인 전극(도 5의 노드 a에 해당하는)과 연결된다. 이와 같은 레이아웃의 일예에 의하여 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13, N14)가 항상 턴온되어 저항으로서 동작한다.
도 7은 본 발명의 또 다른 실시예에 따른 딜레이 회로를 나타내는 회로도이다. 도 7에 도시된 딜레이 회로(300) 또한 지연 시간을 조절하는 저항 성분 및 커패시턴스 성분 중에서 저항 성분의 크기를 크게 함으로써 지연 시간을 증가시킨 특징을 갖는다. 특히, 도 5에 도시된 딜레이 회로의 경우 NMOS 트랜지스터(N13, N14)가 전원전압(VDD)에 직접 연결되어 있으므로, ESD(Electrostatic Discharge)의 영향을 받아 게이트가 손상될 수 있다. 이를 방지하기 위하여 도 5에 도시된 딜레이 회로의 일부를 변형하여 도 7에 도시된 바와 같은 딜레이 회로를 설계하고, 이에 따라 NMOS 트랜지스터(N13, N14)가 전원전압(VDD)에 직접 연결되지 않도록 한다. 도 7의 딜레이 회로를 설명함에 있어서, 도 5에서 설명되었던 구성과 동일 및 유사한 동작을 하는 구성에 대해서는 자세한 설명을 생략한다.
도 7에 도시된 바와 같이, 딜레이 회로(300)는 하나 이상의 CMOS 인버터를 구비하는 인버터 회로부를 구비할 수 있으며, 그 일예로서 인버터 회로부가 두 개 의 인버터 단(stage)을 구비할 수 있다. PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)는 첫 번째 인버터 단을 구성하며, PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N22)는 두 번째 인버터 단을 구성한다.
제1 저항부(310)는 PMOS 트랜지스터(P23)를 구비할 수 있으며, 또한 제2 저항부(320)는 NMOS 트랜지스터(N23, N24)를 구비할 수 있다. PMOS 트랜지스터(P23)는 전원전압(VDD)과 풀업 트랜지스터(P21) 사이에 연결될 수 있으며, NMOS 트랜지스터(N23, N24)는 접지전압(VSS)과 풀다운 트랜지스터(N11) 사이에 직렬하게 연결될 수 있다. 상기 PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23, N24)는 입력되는 신호(IN)의 상태와 무관하게 항상 턴 온됨으로써, 소정의 턴온 저항값을 갖도록 해야 한다.
제1 저항부(310)의 PMOS 트랜지스터(P23)의 게이트 전극은 NMOS 트랜지스터(N23, N24) 사이의 노드(노드 c)에 연결될 수 있다. 또한 제2 저항부(320)의 NMOS 트랜지스터(N23, N24)의 게이트 전극은, 상기 PMOS 트랜지스터(P23) 및 풀업 트랜지스터(P21) 사이의 노드(노드 b)에 연결될 수 있다. 상기 PMOS 트랜지스터(P23)의 게이트 전극은 접지전압(VSS)을 제공받을 수 있는 기타 다른 노드에 연결될 수도 있으며, 다만 ESD에 의한 영향을 방지하기 위하여 NMOS 트랜지스터(N23, N24)의 게이트 전극의 경우 전원전압(VDD)에 직접 연결되지 않도록 한다.
도 7에 도시된 딜레이 회로(300)의 동작은 다음과 같다.
먼저, 동작 초기 PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23, N24)가 모두 턴 온된 경우에는 상기 트랜지스터들은 정상적으로 저항 소자로서 동작한다.
한편, 동작 초기 PMOS 트랜지스터(P23)가 턴온 되어있고 NMOS 트랜지스터(N23, N24)가 턴 오프 되어있는 경우에는, PMOS 트랜지스터(P23)가 턴온 상태임에 따라 노드 b의 전압이 전원전압(VDD)으로 상승하게 된다. 노드 b의 전압이 상승함에 따라 NMOS 트랜지스터(N23, N24) 또한 턴온 됨으로써, PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23, N24)들은 정상적으로 저항 소자로서 동작한다.
한편, 동작 초기 PMOS 트랜지스터(P23)가 턴 오프 되어있고 NMOS 트랜지스터(N23, N24)가 턴 온 되어있는 경우에는, NMOS 트랜지스터(N24)가 턴온 상태임에 따라 노드 c의 전압이 접지전압(VSS)으로 낮아지게 된다. 노드 c의 전압이 낮아짐에 따라 PMOS 트랜지스터(P23)가 턴 온 됨으로써 노드 b의 전압이 전원전압(VDD)으로 상승하게 된다. 전원전압(VDD)까지 상승한 노드 b의 전압에 의하여 NMOS 트랜지스터(N23, N24)가 강하게 턴 온 된다.
한편, 동작 초기 PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23, N24)가 모두 턴 오프 되어있는 경우는 다음과 같다. 상기 트랜지스터들이 모두 턴 오프되어 있다는 것은 노드 b의 전압이 접지전압(VSS)에 해당하고, 노드 c의 전압이 전원전압(VDD)에 해당한다고 볼 수 있다. 이상적(ideal)인 트랜지스터의 경우 누설 전류(leakage current)가 없다고 가정할 수 있으나, 실제 트랜지스터들은 누설 전류를 가지게 된다. 이에 따라 시간이 지나게 되면, PMOS 트랜지스터(P23)의 누설 전류에 의하여 노드 b의 전압은 접지전압(VSS)보다 큰 값을 가지게 되며, 또한 NMOS 트랜지스터(N23, N24)의 누설 전류에 의하여 노드 c의 전압은 전원전압(VDD)보다 작은 값을 갖게 된다.
상기와 같은 누설 전류의 양이 증가함에 따라, 노드 b의 전압은 NMOS 트랜지스터(N23, N24)의 문턱 전압(threshold voltage) 보다 커지게 되므로 NMOS 트랜지스터(N23, N24)는 약하게 턴온 된다. 또한 노드 c의 전압은 PMOS 트랜지스터(P23)의 문턱 전압보다 작아지게 되므로 PMOS 트랜지스터(P23)는 약하게 턴온 된다. 이후 상기 MOS 트랜지스터의 턴온에 따라서 노드 b의 전압은 전원전압(VDD) 레벨로 상승하고 노드 c의 전압은 접지전압(VSS) 레벨로 하강하므로, PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(N23, N24)는 강하게 턴온 된다.
도 8은 도 7에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다. 도 8에 도시된 바와 같이 전원전압(VDD)을 제공하기 위한 도전 라인, 접지전압(VSS)을 제공하기 위한 도전 라인, 게이트 전극 및 더미 라인을 형성하는 하나 이상의 폴리 라인들, 하나 이상의 액티브 영역, 다수의 컨택트 및 딜레이 회로(300)의 트랜지스터 및 저항부를 형성하기 위한 각종 도전 라인 들이 배치될 수 있다.
도시된 바와 같이 제1 액티브 영역(321) 상에 배치된 게이트 라인 및 도전 라인에 의해 PMOS 트랜지스터(P23)가 형성되며, 제2 액티브 영역(322) 상에 배치된 게이트 라인 및 도전 라인에 의해 NMOS 트랜지스터(N23)가 형성되고, 또한 제3 액티브 영역(323)상에 배치된 게이트 라인 및 도전 라인에 의해 NMOS 트랜지스터(N24)가 형성된다.
또한, PMOS 트랜지스터(P23)를 형성하기 위한 게이트 라인은 콘택트를 통하여 NMOS 트랜지스터(N23)의 소스 전극과 NMOS 트랜지스터(N24)의 드레인 전극에 연 결된다. 또한 NMOS 트랜지스터(N23, N24)를 형성하기 위한 게이트 라인은 콘택트를 통하여 PMOS 트랜지스터(P23)의 드레인 전극에 연결된다. 도 8에 도시된 레이아웃은 도 7에 도시된 딜레이 회로(300)를 구현하는 일예로서, 동일한 회로 동작을 수행하면서 레이아웃의 다양한 변형은 당업자들에 있어서 자명한 사항이다.
한편, 본원의 상세한 설명에 있어서 딜레이 회로 자체에 대하여 구체적으로 서술을 하였으나, 본 발명의 범위는 이에 국한되지 않으며 딜레이 회로를 구비하는 반도체 장치 전체에 걸쳐서 본 발명이 적용될 수 있음은 자명하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 인버터의 레이아웃(layout)을 나타내는 도면이다.
도 2는 큰 지연 시간을 갖는 인버터의 레이아웃(layout)을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 딜레이 회로의 일예를 나타내는 회로도이다.
도 4은 도 3에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 딜레이 회로를 나타내는 회로도이다.
도 6은 도 5에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 딜레이 회로를 나타내는 회로도이다.
도 8은 도 7에 도시된 딜레이 회로를 구현하기 위한 레이아웃의 일예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 딜레이 회로
110: 인버터 회로부
120: 제1 커패시터부
130: 제2 커패시터부

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  21. 입력 신호를 지연하여 출력 신호를 발생하고, 표준화된 사이즈를 갖는 표준 셀 내에 정렬되는 딜레이 회로에 있어서,
    전원 전압과 전기적으로 연결되고, 제1 인버터의 제1 트랜지스터가 정렬되는 제1 액티브 영역;
    접지 전압과 전기적으로 연결되고, 상기 제1 인버터의 제2 트랜지스터가 정렬되는 제2 액티브 영역;
    상기 제1 인버터의 입력 노드에 제1 로딩 커패시턴스를 제공하는 제1 커패시터가 정렬되는 제3 액티브 영역; 및
    상기 제1 내지 제3 액티브 영역들에 교차하도록 배치되고, 상기 제1 및 제2 트랜지스터들의 게이트 전극들과 상기 제1 커패시터의 제1 전극을 형성하는 제1 게이트 라인을 구비하는 것을 특징으로 하는 딜레이 회로.
  22. 제21항에 있어서, 상기 딜레이 회로는
    상기 제1 인버터의 입력 노드에 제2 로딩 커패시턴스를 제공하는 제2 커패시터가 정렬되는 제4 액티브 영역을 더 구비하고,
    상기 제3 액티브 영역은 상기 전원 전압에 전기적으로 연결되고, 상기 제4 액티브 영역은 상기 접지 전압이 전기적으로 연결되는 것을 특징으로 하는 딜레이 회로.
  23. 제22항에 있어서,
    상기 제1 게이트 라인은 상기 제4 액티브 영역에 더 교차하여 배치되는 것을 특징으로 하는 딜레이 회로.
  24. 제22항에 있어서,
    제1 및 제2 도전 라인들이 상기 표준 셀의 양쪽 에지에 각각 정렬되고,
    상기 제1 도전 라인은 상기 전원 전압을 제공하고, 상기 제2 도전 라인은 상기 접지 전압을 제공하고,
    상기 제3 및 제4 액티브 영역들은 상기 제1 및 제2 도전 라인들 각각에 인접하게 배치되고, 상기 제1 및 제2 액티브 영역들은 상기 제3 및 제4 액티브 영역들 사이에 배치되는 것을 특징으로 하는 딜레이 회로.
  25. 제21항에 있어서,
    상기 제1 내지 제3 액티브 영역들에 교차하도록 배치되고, 제2 인버터와 제3 커패시터를 형성하는 제2 게이트 라인을 더 구비하고,
    상기 제3 커패시터는 상기 제2 인버터의 입력 노드에 제3 로딩 커패시턴스를 제공하는 것을 특징으로 하는 딜레이 회로.
  26. 제25항에 있어서,
    상기 제1 게이트 라인의 길이와 상기 제2 게이트 라인의 길이는 최소한의 크기를 갖는 것을 특징으로 하는 딜레이 회로.
  27. 적어도 하나의 인버터 스테이지를 포함하고, 상기 인버터 스테이지 각각은 제1 전압을 스위칭하는 풀-업 트랜지스터와 제2 전압을 스위칭하고 상기 풀-업 트랜지스터와 직렬로 연결되는 풀-다운 트랜지스터를 포함하는 인버터 회로부; 및
    상기 적어도 하나의 인버터 스테이지에 연결되고, 상기 인버터 회로부의 입력 신호에 독립된 소정의 저항값을 갖는 저항부를 구비하고,
    상기 인버터 회로부는 상기 입력 신호에 응답하여 상기 입력 신호로부터 상기 소정의 저항값에 대응하여 소정의 지연을 갖는 출력 신호를 출력하고,
    상기 저항부는 상기 제1 전압과 상기 풀-업 트랜지스터 사이에 연결되는 적어도 하나의 PMOS 트랜지스터와 상기 제2 전압과 상기 풀-다운 트랜지스터 사이에 연결되는 적어도 하나의 NMOS 트랜지스터를 포함하고,
    상기 적어도 하나의 NMOS 트랜지스터의 게이트 전극은 상기 제1 전압에 직접 연결되고, 상기 적어도 하나의 PMOS 트랜지스터의 게이트 전극은 상기 풀-다운 트랜지스터와 상기 제2 전압 사이의 노드에 연결되고,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압이고,
    상기 적어도 하나의 PMOS 트랜지스터는 상기 제1 전압과 상기 풀-업 트랜지스터 사이에 연결되는 제1 PMOS 트랜지스터를 포함하고,
    상기 적어도 하나의 NMOS 트랜지스터는 상기 제2 전압과 상기 풀-다운 트랜지스터 사이에 직렬로 연결되는 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 전압에 연결되고,
    상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트에 연결되고,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 풀-다운 트랜지스터와 상기 제2 전압 사이에 연결되는 것을 특징으로 하는 딜레이 회로.
  28. 제27항에 있어서,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 노드에 연결되는 것을 특징으로 하는 딜레이 회로.
  29. 적어도 하나의 인버터 스테이지를 포함하고, 상기 인버터 스테이지 각각은 제1 전압을 스위칭하는 풀-업 트랜지스터와 제2 전압을 스위칭하고 상기 풀-업 트랜지스터와 직렬로 연결되는 풀-다운 트랜지스터를 포함하는 인버터 회로부; 및
    상기 적어도 하나의 인버터 스테이지에 연결되고, 상기 인버터 회로부의 입력 신호에 독립된 소정의 저항값을 갖는 저항부를 구비하고,
    상기 인버터 회로부는 상기 입력 신호에 응답하여 상기 입력 신호로부터 상기 소정의 저항값에 대응하여 소정의 지연을 갖는 출력 신호를 출력하고,
    상기 저항부는 상기 제1 전압과 상기 풀-업 트랜지스터 사이에 연결되는 적어도 하나의 PMOS 트랜지스터와 상기 제2 전압과 상기 풀-다운 트랜지스터 사이에 연결되는 적어도 하나의 NMOS 트랜지스터를 포함하고,
    상기 적어도 하나의 NMOS 트랜지스터의 게이트 전극은 상기 제1 전압에 직접 연결되고, 상기 적어도 하나의 PMOS 트랜지스터의 게이트 전극은 상기 풀-다운 트랜지스터와 상기 제2 전압 사이의 노드에 연결되고,
    상기 제1 전압은 전원 전압이고, 상기 제2 전압은 접지 전압이고,
    상기 적어도 하나의 PMOS 트랜지스터는 상기 제1 전압과 상기 풀-업 트랜지스터 사이에 연결되는 제1 PMOS 트랜지스터를 포함하고,
    상기 적어도 하나의 NMOS 트랜지스터는 상기 제2 전압과 상기 풀-다운 트랜지스터 사이에 직렬로 연결되는 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트는 상기 풀-업 트랜지스터와 상기 제1 PMOS 트랜지스터 사이의 노드에 연결되고,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 풀-다운 트랜지스터와 상기 제2 전압 사이에 연결되는 것을 특징으로 하는 딜레이 회로.
  30. 제29항에 있어서,
    상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이의 노드에 연결되는 것을 특징으로 하는 딜레이 회로.
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