JP2008070375A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路において複数のフリップフロップでスキャンチェーンを構成するスキャンテスト実施時のホールドエラーを抑制する。
【解決手段】スキャン型フリップフロップ回路の領域１０内のスキャンデータ入力回路部６０１、マスター部６０４Ｓ及びスレーブ部６０５Ｓ内でクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力バッファ部６０６のいずれかを含む部分のトランジスタ（対象トランジスタ）の基板電位を、同トランジスタのソース電位及び同トランジスタ以外の非対象トランジスタのソース及び基板電位と分離する。通常動作時には、対象トランジスタの基板電位を、非対象トランジスタの基板電位と同電位にして使用し、スキャンテスト実施時には、対象トランジスタの基板電位を、トランジスタの閾値が上昇する側にバックバイアスを印加してテストする。
【選択図】図１

Description

本発明は、半導体集積回路の検査及びテスト設計技術に係るもので、特に、テストモード時にフリップフロップ等データ保持回路をチェーン状に連続的に接続してシフト動作を行わせ、着目回路部のパターン加工の良否判定を行うスキャンシフトテストを行う半導体集積回路に関するものである。

近年のデジタル回路設計では、回路の大規模化に対応して設計効率を高める為に、機能記述設計手法が多く用いられている。機能記述設計から論理合成される回路は同期設計となり、データ保持回路であるフリップフロップが多数使用される。フリップフロップは他のＮＡＮＤ／ＮＯＲ等の論理構成セルと比較してセル面積が大きい為、面積割合で見るとロジック部面積の半分近くを占めるのが一般的である。さらに今後の微細プロセスが低電圧仕様となりスピード向上が鈍化傾向にある中でＬＳＩの高速化を実現する為には、パイプライン化やフリップフロップ間の論理段数を少なくした設計が増える傾向にある。以上の様な状況から、ロジック回路中のフリップフロップ面積率は高く、かつ今後も増大傾向にある。

ＬＳＩの良品判別検査も市場品質確保の為に重要である。フリップフロップは順序回路である為、効率良くテストするにはテスト時にフリップフロップを任意に制御できる回路構成とする必要がある。その為、多少回路面積は増えるものの、テスタビリティー向上を優先して、図２１（ａ）に概念図を示すスキャン型フリップフロップ回路が用いられる。このスキャン型フリップフロップは、テストモード時と通常動作モード時とでデータフリップフロップ２２（以下、単にフリップフロップと呼ぶ）への入力をセレクタ２１で切り替えられる様にしたものである。セレクタ２１は、モード切り替え信号ＮＴに応じて、テストモード時にはテストデータＤＴを選択し、通常動作モード時には通常動作データＤを選択し、フリップフロップ２２へ出力する。

先に述べた様にフリップフロップの面積占有率は高いので、このフリップフロップを効率良くテストする手法が種々検討されている。代表的手法として、テストモード時、図２１（ｂ）に示す様にスキャン型フリップフロップをチェーン状に連続的に接続し（以下、スキャンチェーンと呼ぶ。）、そのスキャンチェーンにシフトレジスタ動作を行わせることでパターン加工の良否を判定するスキャンシフトテスト（以下、単にスキャンテストと呼ぶ）がある。

ここで、従来のスキャン型フリップフロップの回路例を図２２に示しておく。図２２において、６０１はスキャンデータ入力回路部、６０２は通常データ入力回路部、６０３はモード切り替え回路部、６０４はマスター部、６０５はスレーブ部、６０６はデータ出力バッファ部、６０７はクロック入力部である。クロック入力部６０７に示したクロックＣＫ，／ＣＫ（ＣＫの反転）は、それぞれマスター部６０４およびスレーブ部６０５のクロックＣＫ，／ＣＫとして供給される。モード切り替え信号ＮＴに応じ、通常動作モード時には通常動作データＤが通常データ入力回路部６０２を通ってマスター部６０４へ入力され、テストモード時にはテストデータＤＴがスキャンデータ入力回路部６０１を通ってマスター部６０４へ入力される。
特許第２１３９２２３号 特許第２１３０８９８号

従来のスキャンテストには、以下の様な問題点が有る。

同期クロックは通常同一であるから、フリップフロップの出力が次段のフリップフロップに直接入力された回路では、配線長差等に起因したクロックタイミングのスキューにより、正確にスキャンシフト動作が行えない不具合が起こり得る。例えば、図２１（ｂ）のスキャン型フリップフロップ１０１に入力されるクロック信号１０３よりも、スキャン型フリップフロップ１０２に入力されるクロック信号１０４の方が配線長が長かったり寄生容量が多かったりした場合に、フリップフロップ１０１のデータ遷移が速くて、フリップフロップ１０２にデータを取り込めず、スキャンシフト動作不具合が発生し得る。

このスキャンシフト動作不具合の原因となる配線遅延差は、ある程度はシミュレーションにより検証可能であるが、実ＬＳＩとシミュレーションとの間には、以下の１〜４に示す様なシミュレーション誤差要因が必ず存在するので、シミュレーションで完全に保証仕切るのは現状難しい。

１．トランジスタゲートのパターン分布粗密に起因したゲート長の仕上がり差
２．配線の分布粗密に起因した配線幅や配線膜厚の仕上がり差
３．各配線層毎の仕上がり差
４．配線クロストーク
セットアップタイム不足による不良の場合には、検査時の動作周波数を落とすことでエラーを回避可能であるが、ホールドタイム不足による動作不良の場合には、外部からの動作タイミング変更では回避不可能であり、結果的にマスク修正と再試作が必要となる。マスク代よりも特に設計期間の観点から、このスキャンテストのホールドエラーは可能な限り避けたい課題である。

本発明は、上記従来の問題を解決するもので、スキャンテスト時のホールドエラー（ホールドタイム不足による動作不良）を抑制することのできる半導体集積回路を提供することを目的とする。

本発明の請求項１記載の半導体集積回路は、スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、データ出力回路部は、データの通過する少なくとも一部分を２つの経路の並列回路構成とし、一方の経路にはスキャンテストモードおよび通常動作モード時にデータを伝達する第１のバッファ部を設け、他方の経路には通常動作モード時にデータを伝達し、かつスキャンテストモード時には高インピーダンス出力となる第２のバッファ部を設けたことを特徴とする。

請求項１に記載の発明によれば、通常動作モードでは第１および第２のバッファ部がともにデータ出力バッファとして機能し、スキャンテスト時には、第１のバッファ部は機能するが第２のバッファ部が機能しないため、データ出力バッファの駆動能力を通常動作時よりも落とすことができる。これにより、スキャンテスト時のみ、出力データの遷移時間を遅くし、スキャンシフト動作時のホールド特性を改善することができる。

本発明の請求項２記載の半導体集積回路は、スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内のスキャンデータ通過経路上のノードに一端が接続され、スキャンテストモード時に導通状態、通常動作モード時に非導通状態となるスイッチ回路と、スイッチ回路の他端と固定電位との間に接続した負荷容量素子とを設けたことを特徴とする。

請求項２に記載の発明によれば、スキャンテストモード時にスイッチ回路を導通状態にすることによって、スキャンテスト時にのみ、スキャンデータが通過する経路上に、充放電が必要な負荷容量を付与せしめることができる。これにより、スキャンテスト時のみ、出力データの遷移時間を遅くし、スキャンシフト動作時のホールド特性を改善することができる。

本発明の請求項３記載の半導体集積回路は、スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、データ出力回路部のデータ通過経路上のノードを、スキャンテストモード時に導通状態、通常動作モードに非導通状態となる駆動能力の低いスイッチ回路を介して、固定電位に接続したことを特徴とする。

請求項３に記載の発明によれば、High（ハイ）データからLow（ロー）データへの遷移とLowデータからHighデータへの遷移とのうちで、どちらかの方が遷移が速い場合には、スキャンシフト動作におけるホールドエラーはデータ遷移の速い側で発生するため、スキャンテスト時にのみ、データ出力回路部のデータ通過経路上のノードを駆動能力の低いスイッチ回路を介して固定電位に接続してスキャンデータの変化を妨げることによって、データ遷移の速い側の遷移を遅くすることとし、スキャンシフト動作時のホールド特性を改善することができる。

本発明の請求項４記載の半導体集積回路は、スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内において、スキャンデータ入力回路部、マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力回路部のうちの少なくとも一部分を構成する第１のトランジスタの基板電位を、第１のトランジスタのソース電位および第１のトランジスタで構成される部分を除いた他の部分を構成する第２のトランジスタの基板電位と電気的に分離し、通常動作モード時には第１のトランジスタの基板電位を第１のトランジスタのソース電位および第２のトランジスタの基板電位と同電位に設定し、スキャンテストモード時には第１のトランジスタの閾値電圧が第２のトランジスタよりも高くなるように第１のトランジスタの基板電位をバックバイアス設定するようにしたことを特徴とする。

請求項４に記載の発明によれば、通常動作においては、スキャンデータ経路の基板電位は周辺の基板電位と同電位であるので、通常動作と全く条件は変わらず、クロック立ち上がりからデータが出力されるまでの特性は全く劣化しない。しかしながら、スキャンテスト時にはスキャンデータ経路のトランジスタの閾値電圧が高くなるのでクロック立ち上がりからの出力データの変化と内部に取り込んだ入力データの変化とが共に遅くなり、シフトレジスタ動作時のホールドエラー対策を行うことができる。また、スキャン専用出力端子を設けず、通常の出力端子をスキャンチェーンとして使用することにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も不変の為、通常動作での性能低下を起こすことなくスキャンホールドの対策ができる。

本発明の請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路において、スキャンテストモード時の電源電圧を通常動作モード時の電源電圧よりも低電圧にするようにしたことを特徴とする。

請求項５に記載の発明によれば、請求項４の発明において、スキャンテスト時に、バックバイアス印加によってスキャンデータ経路のトランジスタの閾値電圧をその周辺トランジスタの閾値電圧よりも高くしたが、さらに、電源電圧を下げることにより、トランジスタ駆動電流と回路動作スピードを決める電源電圧と閾値電圧との差分により差が出るので、低閾値電圧トランジスタのスピード低下分よりも高閾値電圧トランジスタのスピード低下分の方が相対的に大きくなり、より大きなシフトレジスタ動作時のホールドエラー対策の改善効果を得ることができる。

本発明の請求項６記載の半導体集積回路は、スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内において、スキャンデータ入力回路部、マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力回路部のうちの少なくとも一部分の電源電位を、他の部分の電源電位と電気的に分離し、通常動作モード時には一部分の電源電位と他の部分の電源電位とを同電位に設定し、スキャンテストモード時には一部分の電源電位を他の部分の電源電位よりも低い電位に設定するようにしたことを特徴とする。

請求項６に記載の発明によれば、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分への供給電源電圧が低くなり、動作速度が遅くなる。これにより、シフトレジスタ動作時のホールドエラー対策を行うことができる。通常動作においては、分離していた電源の電位を周辺回路と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も全く不変でスキャンホールドの対策ができる。

本発明の請求項７記載の半導体集積回路は、スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内において、スキャン型フリップフロップ回路内において、スキャンデータ入力回路部、マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力回路部のうちの少なくとも一部分からなる第１の回路部内のトランジスタのソースに接続する電源電位を、トランジスタの基板電位および第１の回路部を除いた他の回路部の電源電位と電気的に分離し、通常動作モード時にはトランジスタのソースに接続する電源電位を、トランジスタの基板電位および他の回路部の電源電位と同電位に設定し、スキャンテストモード時にはトランジスタのソースに接続する電源電位を、トランジスタの基板電位および他の回路部の電源電位よりも低い電位に設定するようにしたことを特徴とする。

請求項７に記載の発明によれば、請求項６に記載の発明と同様の効果が得られることに加え、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分への供給電源電圧が低くなるのに加えて、基板電位にバックバイアスが印加される形になり、さらに閾値電圧が高まって大きな速度低下量を得ることができる。電源電位を落とす領域とその出力を受ける領域の電源電位とは、High／Lowの信号伝達ができる程度のレベルでしか差をつけられないので、そうした制約条件の中で、より大きな速度低下量を得ることができる。

本発明の請求項８記載の半導体集積回路は、スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内において、スキャンデータ入力回路部、マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力回路部のうちの少なくとも一部分のグランド電位を、他の部分のグランド電位と電気的に分離し、通常動作モード時には一部分のグランド電位と他の部分のグランド電位とを同電位に設定し、スキャンテストモード時には一部分のグランド電位を他の部分のグランド電位よりも高い電位に設定するようにしたことを特徴とする。

請求項８に記載の発明によれば、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分のグランド電位が持ち上げられることで、ソースドレイン間に印加される電圧が小さくなり、動作速度が遅くなる。これにより、シフトレジスタ動作時のホールドエラー対策を行うことができる。通常動作においては、分離していたグランドの電位を周辺回路のグランド電位と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も全く不変でスキャンホールドの対策ができる。

本発明の請求項９記載の半導体集積回路は、スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、スキャン型フリップフロップ回路内において、スキャンデータ入力回路部、マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力回路部のうちの少なくとも一部分からなる第１の回路部内のトランジスタのソースに接続するグランド電位を、トランジスタの基板電位および第１の回路部を除いた他の回路部のグランド電位と電気的に分離し、通常動作モード時にはトランジスタのソースに接続するグランド電位を、トランジスタの基板電位および他の回路部のグランド電位と同電位に設定し、スキャンテストモード時にはトランジスタのソースに接続するグランド電位を、トランジスタの基板電位および他の回路部のグランド電位よりも高い電位に設定するようにしたことを特徴とする。

請求項９に記載の発明によれば、請求項８に記載の発明と同様の効果が得られることに加え、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分のグランド電位が持ち上がり、ソースドレイン間にかかる電圧が小さくなるのに加えて、基板電位にバックバイアスが印加される形になってさらに閾値電圧が高まって大きな速度低下量を得ることができる。ソース電位を持ち上げる領域とその出力を受ける領域の電源電位とは、High／Lowの信号伝達ができる程度のレベルでしか差をつけられないので、そうした制約条件の中で、より大きな速度低下量を得ることができる。

以上のように本発明によれば、スキャンテストにおけるホールドエラーを抑制することが可能になる。以下、詳細にのべる。

請求項１に記載の発明によれば、通常動作モードでは第１および第２のバッファ部がともにデータ出力バッファとして機能し、スキャンテスト時には、第１のバッファ部は機能するが第２のバッファ部が機能しないため、データ出力バッファの駆動能力を通常動作時よりも落とすことができる。これにより、スキャンテスト時のみ、出力データの遷移時間を遅くし、スキャンシフト動作時のホールド特性を改善することができる。

請求項２に記載の発明によれば、スキャンテストモード時にスイッチ回路を導通状態にすることによって、スキャンテスト時にのみ、スキャンデータが通過する経路上に、充放電が必要な負荷容量を付与せしめることができる。これにより、スキャンテスト時のみ、出力データの遷移時間を遅くし、スキャンシフト動作時のホールド特性を改善することができる。

請求項３に記載の発明によれば、High（ハイ）データからLow（ロー）データへの遷移とLowデータからHighデータへの遷移とのうちで、どちらかの方が遷移が速い場合には、スキャンシフト動作におけるホールドエラーはデータ遷移の速い側で発生するため、スキャンテスト時にのみ、データ出力回路部のデータ通過経路上のノードを駆動能力の低いスイッチ回路を介して固定電位に接続してスキャンデータの変化を妨げることによって、データ遷移の速い側の遷移を遅くすることとし、スキャンシフト動作時のホールド特性を改善することができる。

請求項４に記載の発明によれば、通常動作においては、スキャンデータ経路の基板電位は周辺の基板電位と同電位であるので、通常動作と全く条件は変わらず、クロック立ち上がりからデータが出力されるまでの特性は全く劣化しない。しかしながら、スキャンテスト時にはスキャンデータ経路のトランジスタの閾値電圧が高くなるのでクロック立ち上がりからの出力データの変化と内部に取り込んだ入力データの変化とが共に遅くなり、シフトレジスタ動作時のホールドエラー対策を行うことができる。また、スキャン専用出力端子を設けず、通常の出力端子をスキャンチェーンとして使用することにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も不変の為、通常動作での性能低下を起こすことなくスキャンホールドの対策ができる。

請求項５に記載の発明によれば、請求項４の発明において、スキャンテスト時に、バックバイアス印加によってスキャンデータ経路のトランジスタの閾値電圧をその周辺トランジスタの閾値電圧よりも高くしたが、さらに、電源電圧を下げることにより、トランジスタ駆動電流と回路動作スピードを決める電源電圧と閾値電圧との差分により差が出るので、低閾値電圧トランジスタのスピード低下分よりも高閾値電圧トランジスタのスピード低下分の方が相対的に大きくなり、より大きなシフトレジスタ動作時のホールドエラー対策の改善効果を得ることができる。

請求項６に記載の発明によれば、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分への供給電源電圧が低くなり、動作速度が遅くなる。これにより、シフトレジスタ動作時のホールドエラー対策を行うことができる。通常動作においては、分離していた電源の電位を周辺回路と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も全く不変でスキャンホールドの対策ができる。

請求項７に記載の発明によれば、請求項６に記載の発明と同様の効果が得られることに加え、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分への供給電源電圧が低くなるのに加えて、基板電位にバックバイアスが印加される形になり、さらに閾値電圧が高まって大きな速度低下量を得ることができる。電源電位を落とす領域とその出力を受ける領域の電源電位とは、High／Lowの信号伝達ができる程度のレベルでしか差をつけられないので、そうした制約条件の中で、より大きな速度低下量を得ることができる。

請求項８に記載の発明によれば、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分のグランド電位が持ち上げられることで、ソースドレイン間に印加される電圧が小さくなり、動作速度が遅くなる。これにより、シフトレジスタ動作時のホールドエラー対策を行うことができる。通常動作においては、分離していたグランドの電位を周辺回路のグランド電位と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加も無いので、歩留まり低下の要因も無く、クロック系の入力容量等も全く不変でスキャンホールドの対策ができる。

請求項９に記載の発明によれば、請求項８に記載の発明と同様の効果が得られることに加え、スキャンテスト時にはスキャンデータ経路の速度を落としたい回路部分のグランド電位が持ち上がり、ソースドレイン間にかかる電圧が小さくなるのに加えて、基板電位にバックバイアスが印加される形になってさらに閾値電圧が高まって大きな速度低下量を得ることができる。ソース電位を持ち上げる領域とその出力を受ける領域の電源電位とは、High／Lowの信号伝達ができる程度のレベルでしか差をつけられないので、そうした制約条件の中で、より大きな速度低下量を得ることができる。

以下、本発明の実施の形態の説明に先立って、まず比較例について説明し、後述の各実施の形態では、比較例に対する利点も明らかにする。

比較例として、従来問題となっているスキャンシフト時のホールドタイム不足不良への対策をおこなった例を以下に説明する。但し、フリップフロップは、クロックの立ち上がりで同期動作するポジティブエッジ型であるとして説明する。

（比較例１）ホールドタイムスペックの設定マージンを増やす。この場合、タイミングエラー発生数が増え、そのデバッグの為に設計期間が伸びるという問題がある。

（比較例２）スキャンデータ出力部分に遅延素子を挿入して、クロックが立ち上がってからデータが変化するまでのデータ保持時間を大きくする。この場合に、通常出力端子に遅延素子を挿入してしまうと実動作時にクロックが立ち上がってからデータが出力されるまでの時間が遅くなるという弊害が生じる為、通常出力端子とは別個にスキャン専用出力端子を設け、そのスキャン専用出力端子に遅延素子を挿入する対処方法がある（特許第２１３９２２３号）。この場合、以下のような問題がある。通常出力のバッファ部分がスキャンチェーンに含まれない為、その部分のでき栄え検査ができないためテスタビリティーが低下する。また、スキャン専用出力端子を別個に付加する為、面積が増加する。遅延させる為に、多段化や長ゲート長化すると面積がさらに増える。また、消費電力面からも、余分な回路が付加されることで動作時消費電力が増加するし、近年の低電圧微細プロセスで懸案化しているドレインリーク電流も増える。

（比較例３）通常動作時には一相クロックで全クロック群を動作させ、スキャンテスト時にはスキャンチェーンフリップフロップの奇数段と偶数段とで、クロックを正相と逆相に分けるという方法がある（特許第２１３０８９８号）。この対策は、ホールドタイムエラーをほぼ完全に無くせるという点では理想的である。しかし以下のような問題がある。スキャンテスト時に奇数段のフリップフロップを正相動作に偶数段のフリップフロップを逆相動作に振り分ける為に、各フリップフロップのクロック信号の入力側に排他的論理和回路（以下、ＥＸＯＲと記述する。）を付加しておく必要がある。ＥＸＯＲは、その回路構成にもよるが、通常６〜１０個程度と多くのトランジスタ数を必要とする。付加トランジスタ数が多いので、比較例２と同様に、面積・消費電流・オフリーク電流の増加が発生する。通常動作時においてもクロック信号が縦積みトランジスタで構成されるＥＸＯＲを通る為、クロックが立ち上がってからデータが出力されるまでの時間が遅くなる。また、単純なインバータでクロック信号を受ける場合と比較してクロック入力負荷容量が２倍以上になる為、クロック系統自体の遅延増加や消費電力増加といったデメリットが発生する。

以下で述べる各実施の形態における例は、スキャンテスト時にスキャンチェーンを構成する複数のスキャン型フリップフロップ回路を備えた半導体集積回路であるが、以下では、主にその主要部（スキャン型フリップフロップ回路）について説明する。また、以下の例において、スキャン型フリップフロップ回路にスキャン専用出力回路部の無い場合は、例えば図２１（ｂ）に示されるように、各スキャン型フリップフロップ回路は通常データ出力端子（Ｑ）とスキャンデータ入力端子（ＤＴ）とが接続されてスキャンチェーンが構成される。また、スキャン型フリップフロップ回路にスキャン専用出力回路部の有る場合は、各スキャン型フリップフロップ回路は前述の通常データ出力端子（Ｑ）に代えてスキャン専用出力端子（ＳＱ）とスキャンデータ入力端子（ＤＴ）とが接続されてスキャンチェーンが構成される。

（第１の実施の形態）
第１の実施の形態に関して、図面を用いて説明する。本実施の形態は、スキャンデータ入力部に遅延素子等の素子を付加することにより、スキャンシフト時のホールドエラーを抑制するものである。

本実施の形態におけるスキャン型フリップフロップの第１の例を図１に示す。６０１〜６０７は図２２と同様であり、それらの説明を省略する。この例は、図１（ａ）に示す様に、スキャンデータ入力端子(ＤＴ)とスキャンデータ入力回路部６０１との間に遅延素子１１０を挿入する。この遅延素子１１０の挿入により、スキャン型フリップフロップへのスキャンデータ入力端子(ＤＴ)の電位変化がスキャン型フリップフロップのマスター部６０４へと伝わる速度が遅くなるので、クロック変化に対してデータＤＴがどの程度の時間まで保持されていなくてはデータが取り込めないかを定義する入力データホールド時間のスペック値が小さくなる。負値の場合であっても、さらに小さな負の値となる。これによって、スキャンシフト動作時のホールドエラー対策が可能となる。

一番簡単な遅延素子１１０は、図１（ｂ）の１１１に示す様な多段のインバータ回路である。一般には、ゲート幅は小さく、ゲート長は長くした方が、より遅い遅延を得られる。但し、ゲート長を長くすることは、面積と消費電流の増加に繋がる。

また、第２〜第４の例として、遅延素子１１０（１１１）を設けずに、スキャンデータ入力回路部分を図２（ａ），（ｂ），（ｃ）のように構成することによっても、スキャンシフト動作時のホールドエラー対策が可能となる。以下に説明する。

第２の例は、図１（ａ）において、遅延素子１１０を設けずに、スキャン入力データの高インピーダンス制御を行うトライステートバッファであるスキャンデータ入力回路部６０１に対して、図２（ａ）に示す様に、オン状態のＰｃｈ（Ｐチャネル）トランジスタ１１２やオン状態のＮｃｈ（Ｎチャネル）トランジスタ１１３を挿入することで、スキャンデータ入力の駆動能力を弱めることができる。

また、第３の例は、図１（ａ）において、遅延素子１１０を設けずに、図２（ｂ）に示す様に、ダイオード１１５を、電源とスキャンデータ入力回路部６０１との間に順方向に挿入することにより、０.４〜０.７Ｖ程度下がった電圧で、スキャンデータ入力回路部６０１を動作させ、スキャンデータ入力の駆動能力を弱めることができる。

また、第４の例は、図１（ａ）において、遅延素子１１０を設けずに、図２（ｃ）に示す様に、スキャンデータ入力回路部６０１に容量素子１１８を付与してもスキャンデータの変化を遅くすることができる。但し、その容量挿入箇所には注意が必要で、スキャンデータ（ＤＴ）をゲートで受けるインバータ１１６と、高インピーダンス制御を行うトランスファゲート１１７との間に、負荷容量素子１１８を配置している。

容量素子１１８を、フリップフロップとして一番外側にあたるスキャンデータ入力端子の部分に有していると、スキャンデータ入力端子（ＤＴ）にはスキャン専用出力だけでなく通常出力端子が接続される場合もあるので、その接続された通常出力端子に対する駆動負荷を増やし、スピード低下や消費電流増加等の性能低下を引き起こす。また、トランスファゲート１１７の右側（マスター部６０４側）に配置した場合にも、通常データ入力端子（Ｄ）から負荷容量が見えることになるので、通常動作時の性能低下を引き起こすことになる。

容量素子１１８は、トランジスタゲート容量、拡散容量、アナログ用のＤＭＯＳ容量やポリシリコンやメタル電極で作る容量、ゲートに対するセルフアラインコンタクト技術における、窒化膜を絶縁体としたゲートと拡散上コンタクトとの容量等、何でも良く、形成工程や構造については特に限定要因は無い。

以上のように本実施の形態によれば、スキャンデータ入力部に遅延素子１１０、オン状態のトランジスタ１１２，１１３、ダイオード１１５あるいは負荷容量素子１１８を付加することにより、スキャン型フリップフロップのスキャン入力データをラッチするのに必要なホールドタイムを改善でき、ホールドエラーを抑制することができる。

本実施の形態では、比較例１における問題を回避できる。また、通常出力端子（Ｑ）を用いてスキャンチェーンを構成するため、比較例２のように遅延素子を有したスキャン専用出力端子を使用した場合に起こる通常出力回路部分がテストできないという問題も発生しない。また、比較例３のように、通常動作時での遅延増加や消費電流増加という悪影響もない。

なお、本実施の形態の各例の構成において、遅延素子を有したスキャン専用出力部（図４（ｂ）の２０５の部分参照）を追加し、そのスキャン専用出力端子を用いてスキャンチェーンを構成することもでき、その場合には、比較例２のように通常出力回路部分がテストできないという問題が生じるが、ホールドエラーに対するマージンがより高まる。

（第２の実施の形態）
第２の実施の形態に関して、図面を用いて説明する。

本実施の形態では、図２２に示すスキャン型フリップフロップのスキャンデータ入力回路部６０１に対して、その他の通常データ入力回路部６０２、モード切り替え回路部６０３、マスター部６０４、スレーブ部６０５、データ出力バッファ部６０６等で使用するトランジスタよりも、より閾値電圧を高くする不純物イオン注入を施す。他の領域で使用される低閾値電圧のトランジスタを用いた場合と比較して、同一のゲート長・ゲート幅・論理段数で遅延回路を構成するよりも、スキャンデータの変化をより遅くできるので、スキャンシフト時のホールドエラーを改善できる。

高閾値電圧（高Ｖｔ）化処理の具体的手順について以下に説明する。

高閾値電圧化処理前のスキャン型フリップフロップのレイアウト概略イメージ図を図３（ａ）に示す。図３（ｂ）のように、スキャンデータ入力部上に、高Ｖｔ領域定義レイヤー２０３によって、閾値を高める処理をする領域を定義する。プロセス的な作り方は種々あるが、一般的には、高Ｖｔ領域定義レイヤー２０３とＮウェル領域２０１との重なり部分、高Ｖｔ領域定義レイヤー２０３とＰウェル領域２０２との重なり部分をそれぞれマスク化し、ウェルと同極性の不純物イオンを追加注入することによって閾値電圧を高める。したがって、高Ｖｔ領域定義レイヤー２０３内のＮウェル領域２０１は、それ以外の領域のＮウェル領域２０１よりも高濃度のＮ型不純物領域となり、高Ｖｔ領域定義レイヤー２０３内のＰウェル領域２０２は、それ以外の領域のＰウェル領域２０２よりも高濃度のＰ型不純物領域となっている。Ｎウェル領域２０１にはＭＯＳ型のＰｃｈトランジスタが、Ｐウェル領域２０２にはＭＯＳ型のＮｃｈトランジスタが形成されている。結果として、図４（ａ）の２０４に示す部分に、高閾値電圧トランジスタを使用したスキャンデータ入力回路部が形成されることになる。

閾値電圧が高いトランジスタの場合、閾値電圧が低いトランジスタよりも電源電圧との差分が小さくなる為、電流駆動能力が低下する。これにより、スキャン型フリップフロップへのスキャンデータ入力端子(ＤＴ)の電位変化が、スキャン型フリップフロップのマスター部６０４に伝わる速度が遅くなるので、クロック変化に対してスキャンデータＤＴがどの程度の時間まで保持されていなくてはならないかを決める入力データホールド時間のスペックが小さくなるし、高閾値電圧トランジスタで構成した部分は通常動作では使用しない領域である為、実使用における動作速度には影響しない。

また、スキャンデータ入力回路部２０４を高閾値電圧トランジスタで構成することにより、低閾値電圧トランジスタで構成するよりも、実使用時におけるトランジスタのソース−ドレイン間のオフリーク電流を小さく抑えることができる。

上記の例では、比較例１における問題を回避できる。また、通常出力端子（Ｑ）を用いてスキャンチェーンを構成するため、比較例２のように遅延素子を有したスキャン専用出力端子を使用した場合に起こる通常出力回路部分がテストできないという問題も発生しない。また、比較例３のように、通常動作時での遅延増加や消費電流増加という悪影響もない。

また、同様の理由によって、図４（ｂ）に示す様に、スキャン専用出力回路部２０５を設け、そのスキャン専用出力回路部２０５に対して高閾値電圧化処理を施した場合でも、次段のスキャン型フリップフロップに出力するデータの変化が遅れる形となり、結果として図４（ａ）のスキャンデータ入力回路部２０４の高閾値電圧化と同様にスキャンシフト動作におけるホールドタイミングの改善効果が得られる。ただし、比較例２のように通常出力回路部分がテストできないという問題は生じる。

また、０.１０μｍ世代の微細プロセスからは、前述のトランジスタのソース−ドレイン間のオフリーク電流に加えて、薄いゲート酸化膜をトンネル電流が通過することによって発生するゲートリーク電流も問題化し始めている。ゲート酸化膜の厚いトランジスタは、薄いゲート酸化膜のトランジスタと比較して、ゲートリーク電流の抑制効果は有るものの、閾値電圧が同一程度であれば電流能力自体は劣ることになる。この厚膜トランジスタを前述のスキャンデータ入力回路部２０４やスキャン専用出力回路部２０５の位置に用いれば、データ変化が遅くなることによるホールドタイム特性の改善とゲートリーク電流の削減効果を得ることができる。

また、スキャンデータ入力回路部２０４やスキャン専用出力回路部２０５に低閾値電圧トランジスタと同じ閾値電圧調整注入がなされる場合には、ゲート酸化膜が厚くて酸化膜容量の小さい方が閾値電圧が高くなるので、前述の高閾値電圧化注入を施したトランジスタを使用した場合と同様の効果が得られる。

（第３の実施の形態）
第３の実施の形態に関して、図面を用いて説明する。

先の第２の実施の形態では、トランジスタ閾値電圧（Ｖｔ）の高Ｖｔ化やゲート酸化膜厚の厚膜化等で追加のプロセス工程が必要であった。マルチＶｔやマルチゲート酸化膜は、微細化限界下でのＬＳＩ性能向上を実現する為に採用が進む方向ではあるが、本第３の実施の形態では、プロセス的追加工程無しに、同様の改善効果を得る手法について説明する。

図５（ａ）は本実施の形態に係わるスキャン型フリップフロップ回路のゲートレベル回路図であり、図５（ｂ）はそのトランジスタレベル回路図である。本実施の形態では、セット／リセット機能付きスキャン型フリップフロップとしている。すなわち、図２２の構成とは、マスター部６０４Ｓおよびスレーブ部６０５Ｓにセット信号ＳＥＴ，リセット信号ＲＳＥＴが入力されるように構成されている点が異なる。そしてさらに、本実施の形態では、スキャン入力回路部３００の電源構成が異なる点に特徴がある。

本実施の形態におけるスキャン型フリップフロップ回路では、図５（ｂ）に示す様に、スキャンデータ入力回路部３００において、Ｐｃｈトランジスタのソース電源（ＶＤＤ１）と基板電源（ＶＤＤ２）を分離するとともに、Ｎｃｈトランジスタのソース電源（ＶＳＳ１）と基板電源（ＶＳＳ２）とを分離し、ＶＤＤ２をＶＤＤ１より高電位に、ＶＳＳ２をＶＳＳ１よりも低電位に設定する。この場合、ＰｃｈトランジスタはＮウェル領域２０１（図３参照）にＰ型のソース領域およびドレイン領域が形成されるので、Ｐｃｈトランジスタ形成領域であるスキャン入力回路部３００のＮウェル領域２０１（図３参照）とそれ以外の領域のＮウェル領域２０１（図３参照）とを分離し、スキャン入力回路部３００のＮウェル領域に基板電位ＶＤＤ２が印加され、それ以外の領域のＮウェル領域には電位ＶＤＤ１が印加される。また、ＮｃｈトランジスタはＰウェル領域２０２（図３参照）にＮ型のソース領域およびドレイン領域が形成されるので、Ｎｃｈトランジスタ形成領域であるスキャン入力回路部３００のＰウェル領域２０２（図３参照）とそれ以外の領域のＰウェル領域２０２（図３参照）とを分離し、スキャン入力回路部３００のＰウェル領域に基板電位ＶＳＳ２が印加され、それ以外の領域のＰウェル領域には電位ＶＳＳ１が印加される。

上述の様なバイアス条件とすることで、トランジスタにバックバイアスが印加され、閾値電圧の絶対値が大きくなる。これにより、第２の実施の形態のように高閾値電圧トランジスタを採用した場合と同一の効果を、追加のプロセス工程無しに得ることができる。但し、配線の混雑度にも依存するが、ウェルを分離することによって面積デメリットが発生する可能性も有る。

また、図６（ａ）に示す様なスキャン専用出力回路部３０１を設けたフリップフロップの場合において、図６（ｂ）に示すように、スキャン専用出力回路部３０１に図５のスキャン入力回路部３００同様のバックバイアス印加手法によって、通常動作時にスピード低下を生じないホールド特性改善が可能である。

スキャン型フリップフロップ回路を図５，図６の構成とする場合に、半導体集積回路を構成するスキャン型フリップフロップ群とその他のロジック群との電源構成例を図７に示す。ＶＤＤ２及びＶＳＳ２に対してバックバイアスを印加する為、ＶＤＤ２はＶＤＤ１よりもより高電位に、ＶＳＳ２はＶＳＳ１よりもより低電位に設定する。スキャン型フリップフロップ群のＶＤＤ１はその他のロジック群のＶＤＤと、スキャン型フリップフロップ群のＶＳＳ１はその他のロジック群のＶＳＳと接続していて良い。また、ソースと基板を分離した設計は、近年の微細プロセスにおけるオフリーク問題対策の為のＶＴＣＭＯＳ技術やＩＤＤＱテスト対応等の目的でも採用される傾向が見られており、そうしたケースにおいては、本発明の採用がより容易となる。

さらに、図７に示すブロックに対して、ワンチップレベルでどの様な方法で電源を供給するかについて示す。図８は、ワンチップのレベルでも、外部からＶＳＳ、ＶＤＤに加えて、ＶＳＳ２、ＶＤＤ２も供給を受けるチップ開発の立場では一番安易な例である。これに対して、図９に示す様に、チップ内部に内部バイアス発生回路３０２，３０３を設け、内部バイアス発生回路３０２により外部から供給された電位ＶＤＤ１から電位ＶＤＤ２を作り出し、内部バイアス発生回路３０３により外部から供給された電位ＶＳＳ１から電位ＶＳＳ２を作り出す。これにより、チップとしての見かけ上の電源数を増やすことなく、スキャンシフト対策が実施可能となる。図８，図９において、３０４は電源端子である。

（第４の実施の形態）
第４の実施の形態に関して、図１０を用いて説明する。

先の第２の実施の形態で、高閾値電圧トランジスタを使用したスキャンシフトのホールド特性改善手法について説明した。高閾値電圧トランジスタと低閾値電圧トランジスタとのスピード差は低電圧になるほど大きくなる。定性的な解析を以下に示す。

電荷Ｑは、容量Ｃと電圧Ｖと、Ｑ＝ＣＶの関係にある。また、電荷Ｑと、遅延時間△Ｔと電流Ｉとの関係は、Ｑ＝Ｉ×△Ｔの関係にある。故に、△Ｔ＝ＣＶ／Ｉとなる。

遅延時間に対して支配的なトランジスタの飽和電流Ｉdsは、
Ｉds＝Ａ（Ｖgs−Ｖｔ）α （ここで、Ａ、αは定数。Ｖｔは閾値電圧。）
と表現できる。微細プロセスでは、α＝１程度であり、容量ＣとＡを電圧に関する定数とみなせば、
△Ｔ＝ＶＤＤ／(ＶＤＤ−Ｖｔ)
となる。

低Ｖｔ＝０.３Ｖ、高Ｖｔ＝０.５Ｖとすると、高Ｖｔと低Ｖｔとの遅延比率は、
高Ｖｔ遅延／低Ｖｔ遅延 ∝ （ＶＤＤ−０.３）／（ＶＤＤ−０.５）
となる。結果を図１０にグラフ化する。

図１０を見ても分かる様に、低電圧領域で高閾値電圧トランジスタの方が低閾値電圧トランジスタよりもさらに遅くなっている。

したがって本実施の形態では、この低閾値電圧トランジスタと高閾値電圧トランジスタとの動作スピードの電圧依存性差を考慮し、先の第２の実施の形態の各例において、スキャンテスト時に動作電源電圧を通常動作時よりも低電圧とすることにより、スキャンシフトのホールド特性がさらに改善されることになる。

また、バックバイアスを印加して高閾値電圧化を図った第３の実施の形態においても、同様にスキャンテスト時に動作電源電圧（ＶＤＤ１・ＶＳＳ１間の電圧）を、通常動作時よりも低電圧とすることにより、スキャンシフトのホールド特性がさらに改善されることになる。

また、図２（ａ）のようにスキャンデータ入力回路部６０１にオン状態のトランジスタを挿入した構成や、図２（ｂ）のようにスキャンデータ入力回路部６０１にダイオードを順方向に挿入した構成においても、同様にスキャンテスト時に動作電源電圧を、通常動作時よりも低電圧とすることにより、スキャンシフトのホールド特性がさらに改善されることになる。これは、オン状態のトランジスタやダイオードを挿入することは、動作に寄与するトランジスタ（スキャンデータ入力回路部６０１を構成するトランジスタ）にかかる電圧がある程度下げる働きをするからである。例えばダイオードの挿入で０．６Ｖ下がるものと仮定すると、ＶＤＤ−Ｖｔ＝１．０（Ｖ）であったトランジスタに対して、ダイオードの挿入によりＶＤＤ−０．６−Ｖｔ＝０．４（Ｖ）しかかからない。ここからさらに電源電圧ＶＤＤを０．２（Ｖ）下げたとすると、ＶＤＤ−Ｖｔ＝０．８（Ｖ）、ＶＤＤ−０．６−Ｖｔ＝０．２（Ｖ）となり、電流値はそれぞれ、０．８／１．０＝８０％、０．２／０．４＝５０％となり、ダイオードやオン状態のトランジスタを挿入したものの方が低電圧で、よりスピードが落ちる傾向となる。

（第５の実施の形態）
第５の実施の形態に関して、図面を用いて説明する。本実施の形態は主に請求項１〜３に関するものである。

この第５の実施の形態では、スキャンテストモードと通常動作モードとを切り替えるモード切り替え信号ＮＴを用いて、スキャンテストモード時にのみ出力データの遷移時間を遅らせる回路とすることが先の第１〜４の実施の形態とは異なっている。

図１１は本実施の形態における第１の例（請求項１に関連）を示すスキャン型フリップフロップ回路のゲートレベル回路図であり、図２２とはデータ出力バッファ部６０６の構成が異なり、他の構成は同じである。５０１は、スキャンテストモードと通常動作モードでバッファ能力を変更する機能を有するバッファ部である。

図１１の構成では、バッファ部５０１に示す様に、データ出力バッファ部６０６の少なくとも一部を２系列に分割し、入力と出力は同一ながら、一方の経路にインバータ５０２を設け、他方の経路には、モード切り替え信号ＮＴ，／ＮＴで制御可能なスキャンテストモード時には高インピーダンス状態となるトライステートバッファ５０３を設ける。これは、トランスファゲート等、高インピーダンス制御ができる素子であれば何でも良く、トライステートバッファに限定するものではない。

通常動作モード（ＮＴ＝Highレベル）では、トライステートバッファ５０３はインバータ５０２と入出力を兼用しておりデータ出力バッファとして機能するが、スキャンテストモード（ＮＴ＝Lowレベル）ではトライステートバッファ５０３は高インピーダンス出力となり、インバータ５０２のみでの負荷駆動となる。

これにより、通常動作モードでの遅延増加を抑え、スキャンテストモードでのホールドタイミング改善が可能となる。

図１２の（ａ），（ｂ）はそれぞれ本実施の形態における第２の例（請求項２に関連）を示すスキャン型フリップフロップ回路のゲートレベル回路図であり、それぞれスイッチ及び負荷容量回路７０１，７０４を付加した点が図２２とは異なり、他の構成は同じである。

図１２（ａ）の構成では、モード切り替え信号ＮＴ，／ＮＴで制御され、スキャンテストモード時に導通状態、通常動作モード時に非導通状態となるスイッチ７０２と、負荷容量７０３とを有する。スキャンテストモードには上記スイッチ７０２を経由して、スキャン出力上のノードを、一端を固定電位に接続した負荷容量７０３に繋げることになる。これにより、スキャンテストモード時にのみ、負荷容量７０３の充放電が必要となり、その分データ変化が遅くなってスキャンシフトのホールド特性が改善される。

また、図１２（ａ）ではスイッチ及び負荷容量回路７０１をスキャン出力側に付加しているが、図１２（ｂ）の様にスキャン入力部やマスター部の中に回路７０１と同様の回路７０４を付加しても、スキャン型フリップフロップのホールド特性が改善されてスキャンシフトが容易になる。

また、図１２（ａ），（ｂ）のスイッチ７０２は、ＰｃｈとＮｃｈトランジスタとを両方有する相補型であり、充放電電位は電源電位分完全に振幅するが、Ｎｃｈトランジスタ１つだけとして素子数を減らし、容量の充放電が閾値電圧分少ないＶＤＤ−Ｖｔ分となっても、遅延を発生させる効果を得ることができる。

図１３は本実施の形態における第３の例（請求項３に関連）を示すスキャン型フリップフロップ回路のゲートレベル回路図であり、データ出力バッファ部６０６に固定電位に接続したスイッチ７０５を設けた点が図２２の構成とは異なり、他の構成は同じである。

本実施の形態では、図１３に示す様に、モード切り替え信号ＮＴで制御され、スキャンテストモード時に導通状態、通常動作モード時に非導通状態となる、ソース側を固定電位（ＶＤＤ）に接続したトランジスタからなるスイッチ７０５を設け、そのドレイン側をデータ出力信号線に接続する。このスイッチ７０５は、ゲート幅を狭くしたりゲート長を長くしたり、あるいは高Ｖｔ化したりして、駆動能力を落としておく。これにより、スキャン動作の際にのみ、出力されるデータに対してＶＤＤ電源が衝突することになる。High側に遷移する場合には、逆に遷移を助けて遅延時間を短くする方向に働くが、スキャンのホールドエラーはHigh／Lowのデータ遷移のうち、速い側のスピードで動作不良が決まるので、こうしたケースでは、速い側の遷移をより遅める本発明が有効である。また、スキャンテストでは、スイッチ７０５の能力を絞っているとはいえ、信号衝突で消費電流が若干増えるが、それも通常動作の際にはスイッチ７０５がオフ状態になるので、スタンバイ電流の増加不具合には至らない。

また、スイッチ７０５を高抵抗のオントランジスタで構成する以外にも、スイッチと高抵抗素子を用い、高抵抗素子を経由して固定電源に接続される形としても本発明の主旨と変わらない。

以上のように本実施の形態では、図１１，図１２，図１３のいずれの構成においても、比較例１における問題を回避できる。また、通常出力端子（Ｑ）を用いてスキャンチェーンを構成するため、比較例２のように遅延素子を有したスキャン専用出力端子を使用した場合に起こる通常出力回路部分がテストできないという問題も発生しない。また、比較例３のように、通常動作時での遅延増加や消費電流増加という悪影響もない。

なお、図１１，図１３の構成では、本実施の形態ではスキャンチェーンを構成しないＮＱ出力側にもＱ出力側と同じバッファ部５０１，スイッチ７０５が設けられているが、これは必ずしも必要ではない。例えば、ＮＱ出力を通常動作で使用していない場合には、ＮＱ出力を用いてスキャンチェーンを構成した方が実動作時の負荷が小さくなり、そうした場合にも対応できるように、図１１や図１３ではＮＱ出力側とＱ出力側のどちらにも同じバッファ部５０１，スイッチ７０５を設けた例を示している。

（第６の実施の形態）
第６の実施の形態に関して、図面を用いて説明する。本実施の形態は主に請求項４〜５に関するものである。

図１４は本実施の形態におけるスキャン型フリップフロップ回路のゲートレベル回路図であり、図１５はそのトランジスタレベル回路図である。

本実施の形態では、図５（ａ）と同様のセット／リセット機能付きフリップフロップに対して、図１４に示す領域１０内のスキャンデータ入力回路部６０１、マスター部６０４Ｓ及びスレーブ部６０５Ｓ内でクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力バッファ部６０６のいずれかを含む部分のトランジスタ（以下「対象トランジスタ」とする）の基板電位を、同対象トランジスタのソース電位（対象Ｐｃｈトランジスタのソース電位はＶＤＤ１，対象Ｎｃｈトランジスタのソース電位はＶＳＳ１）及び対象トランジスタ以外の周囲のトランジスタ（以下「非対象トランジスタ」とする）のソース及び基板電位（非対象Ｐｃｈトランジスタのソース及び基板電位はＶＤＤ１，非対象Ｎｃｈトランジスタのソース及び基板電位はＶＳＳ１）と分離する。この場合、ＰｃｈトランジスタはＮウェル領域２０１（図３参照）にＰ型のソース領域およびドレイン領域が形成されるので、対象Ｐｃｈトランジスタ形成領域のＮウェル領域２０１（図３参照）とそれ以外の非対象Ｐｃｈトランジスタ形成領域のＮウェル領域２０１（図３参照）とを分離し、それぞれの基板電位はそれぞれのＮウェル領域に印加される。また、ＮｃｈトランジスタはＰウェル領域２０２（図３参照）にＮ型のソース領域およびドレイン領域が形成されるので、対象Ｎｃｈトランジスタ形成領域のＰウェル領域２０２（図３参照）とそれ以外の非対象Ｎｃｈトランジスタ形成領域のＰウェル領域２０２（図３参照）とを分離し、それぞれの基板電位はそれぞれのＰウェル領域に印加される。

そして、通常動作時には、対象トランジスタの基板電位を、非対象トランジスタの基板電位（ＰｃｈトランジスタはＶＤＤ１，ＮｃｈトランジスタはＶＳＳ１）と同電位にして使用する。また、スキャンテスト実施時には、対象トランジスタの基板電位を、トランジスタの閾値が上昇する側にバックバイアスを印加して試験する。すなわち、対象Ｐｃｈトランジスタの基板電位をＶＤＤ１よりも高電位であるＶＤＤ２に設定し、対象Ｎｃｈトランジスタの基板電位をＶＳＳ１よりも低電位であるＶＳＳ２に設定する。このように、バックバイアスを印加することにより、第３の実施の形態でも説明した様に閾値電圧を高めることができる。

なお、第３の実施の形態では、通常動作時にもバックバイアスを印加することを想定しており、スキャンデータ入力回路部やスキャンデータ専用出力部等、通常動作ではデータが通過せずスキャンテストモード時にのみデータが通る部分に対してのみ、バックバイアス印加が可能であったが、本実施の形態の場合には、通常動作時にはバックバイアス印加を行わないのでデータ出力バッファ部６０６やマスター部６０４Ｓやスレーブ部６０５Ｓの一部に対してもバックバイアスが印加可能となり、より大きなホールドデータ特性改善効果を得ることができる。

なお、マスター部６０４Ｓ及びスレーブ部６０５Ｓの領域で、高インピーダンス制御を行う部分をバックバイアス印加可能領域１０から外しているのは、その部分が速く変化する程、データをホールドしておかねばならない時間が短くて済む為である。

本実施の形態によれば、比較例１における問題を回避できる。通常動作においては、分離していた電源の電位を周辺回路と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことにより、スキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価も可能となる。新たな素子の追加やクロック系の入力容量増加等も無いので、通常動作時の性能低下無しにスキャンシフト動作のホールド対策を行うことができる。

また、本実施の形態において、スキャンテスト時に、バックバイアスを印加すると同時に、さらに電源電圧を通常動作時よりも下げることにより、第４の実施の形態で説明したのと同様の効果で、スキャンのホールド特性をさらに改善できる（請求項５に関連）。

（第７の実施の形態）
第７の実施の形態に関して、図面を用いて説明する。本実施の形態は主に請求項６〜９に関するものである。

図１６は本実施の形態におけるスキャン型フリップフロップ回路のゲートレベル回路図である。

本実施の形態では、図５（ａ）と同様のセット／リセット機能付きフリップフロップに対して、第６の実施の形態と同様の図１４に示す領域１０内のスキャンデータ入力回路部６０１、マスター部６０４Ｓ及びスレーブ部６０５Ｓ内でクロック系信号によって高インピーダンス制御を行う部分以外の部分、およびデータ出力バッファ部６０６のいずれかを含む部分に対して、スキャンテストモード時にのみ、データ遅延時間を大きくする手法を取る。但し、本第７の実施の形態を示す、図１６、図１７、図１８、図１９においては、ホールドタイム改善効果の小さいマスター部の部分については、本発明の改善対策を実施していないことに注意されたい。図１６に示す領域１１が本第７の実施の形態にて対策を施す領域であるとする。

本実施の形態における第１の例は請求項６の発明に対応し、そのスキャン型フリップフロップ回路のトランジスタレベルの回路図を図１７に示す。この図１７に示す様に、遅延を遅くしたい回路部分（図１６の領域１１）の電源電位ＶＤＤ２を、周囲の回路の電源電位ＶＤＤ１と電気的に分離する。そして、通常動作時には、ＶＤＤ１とＶＤＤ２を同電位にして使用し、スキャンテスト実施時にはＶＤＤ２をＶＤＤ１よりも低くして試験することで、領域１１中の回路の遅延時間を遅くしてスキャンシフト時のホールド特性を改善する。

本実施の形態における第２の例は請求項８の発明に対応し、そのスキャン型フリップフロップ回路のトランジスタレベルの回路図を図１８に示す。この図１８に示す様に、遅延を遅くしたい回路部分（図１６の領域１１）のグランド電位ＶＳＳ２を、周囲の回路のグランド電位ＶＳＳ１と電気的に分離する。そして、通常動作時には、ＶＳＳ１とＶＳＳ２を同電位にして使用し、スキャンテスト実施時にはＶＳＳ２をＶＳＳ１よりも高い電位に設定して試験することで、領域１１中の回路の遅延時間を遅くしてスキャンシフト時のホールド特性を改善する。

この請求項６、８の発明に対応する本実施の形態の第１、第２の例の場合も、請求項４の発明に対応する第６の実施の形態と同様、比較例１における問題を回避でき、通常動作においては、分離していた電源の電位を周辺回路と同電位にするので、通常動作時の回路性能低下は全く無い。また、スキャン専用出力端子を通さず通常の出力端子を通すことによってスキャン専用出力端子付加によるホールド対策では見られない通常出力端子のでき栄え評価が可能で、新たな素子の追加やクロック系の入力容量増加が全く無い形でスキャンホールドの対策ができる。

さらに、スキャンホールド特性を改善させる請求項７、請求項９に関連する本実施の形態における第３の例のスキャン型フリップフロップ回路のトランジスタレベルの回路図を、図１９に示す。

この第３の例では、図１６の領域１１の回路のトランジスタに対して、さらにソース電位と基板電位を分離する。図１９の場合には、ＰｃｈトランジスタのソースをＶＤＤ２、基板をＶＤＤ１とし、ＮｃｈトランジスタのソースをＶＳＳ２、基板をＶＳＳ１とし、さらに図２０に示す様に、基板電位ＶＤＤ１、ＶＳＳ１をそれぞれ、スキャン型フリップフロップ群以外のロジック群の電源ＶＤＤ、ＶＳＳに接続している。

通常動作時には、ＶＤＤ２をＶＤＤ（＝ＶＤＤ１）と同電位にし、ＶＳＳ２をＶＳＳ（＝ＶＳＳ１）と同電位にして使用する。スキャンテスト実施時には、領域１１中の遅延を遅くしたい回路のソース電位ＶＤＤ２とＶＳＳ２を各々、ＶＤＤ２はＶＤＤより低く、ＶＳＳ２はＶＳＳより高くする。これにより、スキャンテスト時にソースドレイイン間にかかる電圧が低くなるだけでなく、バックバイアスが印加された形となり、さらに大きなスキャンホールド特性の改善を行うことが可能となる。

なお、図１９の例では、Ｐｃｈトランジスタ側とＮｃｈトランジスタ側の両方に対して本発明を実施した例となっているが、片方だけで実施しても良い。

本発明にかかる半導体集積回路は、スキャンテスト時のホールドエラー（ホールドタイム不足による動作不良）を抑制することのできるという効果を有し、半導体集積回路の検査及びテスト設計技術として有用である。

（ａ）は本発明の第１の実施の形態に係わる第１の例のスキャン入力部に遅延素子を挿入したスキャン型フリップフロップ回路のゲートレベル回路図、（ｂ）はその遅延素子の具体例を示したゲートレベル回路図である。 （ａ）は本発明の第１の実施の形態に係わる第２の例のスキャン入力部にオントランジスタを挿入した回路図、（ｂ）は同実施の形態に係わる第３の例のスキャン入力部にダイオードを挿入した回路図、（ｃ）は同実施の形態に係わる第４の例のスキャン入力部に容量を付加した回路図である。 （ａ），（ｂ）は本発明の第２の実施の形態に係わる高閾値電圧化手法の説明用レイアウトイメージ図である。 （ａ），（ｂ）はそれぞれ本発明の第２の実施の形態に係わるスキャン型フリップフロップ回路の例を示すゲートレベル回路図である。 （ａ）は本発明の第３の実施の形態に係わる第１の例のスキャン型フリップフロップ回路のゲートレベル回路図、（ｂ）はそのトランジスタレベル回路図である。 （ａ）は本発明の第３の実施の形態に係わる第２の例のスキャン型フリップフロップ回路のゲートレベル回路図、（ｂ）はそのトランジスタレベル回路図である。 本発明の第３の実施の形態に係わるブロックレベルの説明図である。 本発明の第３の実施の形態に係わる基板バイアス用電位が外部から供給される場合のチップイメージ図である。 本発明の第３の実施の形態に係わる基板バイアス用電位をチップ内部で作り出す場合のチップイメージ図である。 本発明の第４の実施の形態に係わる高閾値電圧トランジスタと低閾値電圧トランジスタとの遅延電圧依存性を示す図である。 本発明の第５の実施の形態に係わる第１の例を示すスキャン型フリップフロップ回路のゲートレベル回路図である。 （ａ），（ｂ）はそれぞれ本発明の第５の実施の形態に係わる第２の例を示すスキャン型フリップフロップ回路のゲートレベル回路図である。 本発明の第５の実施の形態に係わる第３の例を示すスキャン型フリップフロップ回路のゲートレベル回路図である。 本発明の第６の実施の形態に係わるスキャン型フリップフロップ回路のゲートレベル回路図である。 本発明の第６の実施の形態に係わるスキャン型フリップフロップ回路のトランジスタレベル回路図である。 本発明の第７の実施の形態に係わるスキャン型フリップフロップ回路のゲートレベル回路図である。 本発明の第７の実施の形態に係わる第１の例を示すスキャン型フリップフロップ回路のトランジスタレベル回路図である。 本発明の第７の実施の形態に係わる第２の例を示すスキャン型フリップフロップ回路のトランジスタレベル回路図である。 本発明の第７の実施の形態に係わる第３の例を示すスキャン型フリップフロップ回路のトランジスタレベル回路図である。 本発明の第７の実施の形態に係わる第３の例におけるブロックレベルの説明図である。 （ａ）はスキャン型フリップフロップの概念説明図、（ｂ）はスキャンシフトのスキャンチェーン構成図である。 従来のスキャン型フリップフロップ回路のゲートレベル回路図である。

符号の説明

１０ スキャンテストモード時に基板バイアスを印加する領域
１１ スキャンテストモード時に電源電圧を下げる領域
１０１ スキャンチェーン上のフリップフロップ
１０２ スキャンチェーン上のフリップフロップ
１０３ フリップフロップ１０１のクロック入力配線
１０４ フリップフロップ１０２のクロック入力配線
１１０ 遅延素子
１１１ 多段ゲートで構成する遅延素子
１１２ 導通状態のＰｃｈトランジスタ
１１３ 導通状態のＮｃｈトランジスタ
１１５ ダイオード
１１６ スキャンデータ入力受け用インバータ
１１７ スキャンデータ高インピーダンス制御用トランスファゲート
１１８ 容量素子
２０１ Ｎウェル領域
２０２ Ｐウェル領域
２０３ 高Ｖｔ領域定義レイヤー
２０４ 高閾値電圧トランジスタを使用したスキャン入力回路部
２０５ 高閾値電圧トランジスタを使用したスキャン専用出力回路部
３００ バックバイアス印加によって閾値電圧を高めたトランジスタを使用したスキャン入力回路部
３０１ バックバイアス印加によって閾値電圧を高めたトランジスタを使用したスキャン専用出力回路部
３０２ 内部バイアス発生回路
３０３ 内部バイアス発生回路
５０１ バッファ能力を変更する機能を有するバッファ部
５０２ インバータ
５０３ スキャンテストモード時に高インピーダンス出力状態となるトライステートバッファ
６０１ スキャンデータ入力回路部
６０２ 通常データ入力回路部
６０３ モード切り替え回路部
６０４ マスター部
６０５ スレーブ部
６０６ データ出力バッファ部
６０７ クロック入力部
７０１ データ出力部に付与されたスイッチ及び負荷容量回路
７０２ モード切り替え信号で導通／非導通を切り替えるスイッチ
７０３ 負荷容量
７０４ マスター部に付与されたスイッチ及び負荷容量回路

Claims (9)

1. スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記データ出力回路部は、データの通過する少なくとも一部分を２つの経路の並列回路構成とし、一方の前記経路にはスキャンテストモードおよび通常動作モード時にデータを伝達する第１のバッファ部を設け、他方の前記経路には通常動作モード時にデータを伝達し、かつスキャンテストモード時には高インピーダンス出力となる第２のバッファ部を設けたことを特徴とする半導体集積回路。
2. スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内のスキャンデータ通過経路上のノードに一端が接続され、スキャンテストモード時に導通状態、通常動作モード時に非導通状態となるスイッチ回路と、前記スイッチ回路の他端と固定電位との間に接続した負荷容量素子とを設けたことを特徴とする半導体集積回路。
3. スキャンデータ入力回路部および通常データ入力回路部を有するとともにスキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記データ出力回路部のデータ通過経路上のノードを、スキャンテストモード時に導通状態、通常動作モードに非導通状態となる駆動能力の低いスイッチ回路を介して、固定電位に接続したことを特徴とする半導体集積回路。
4. スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内において、前記スキャンデータ入力回路部、前記マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、および前記データ出力回路部のうちの少なくとも一部分を構成する第１のトランジスタの基板電位を、前記第１のトランジスタのソース電位および前記第１のトランジスタで構成される部分を除いた他の部分を構成する第２のトランジスタの基板電位と電気的に分離し、通常動作モード時には前記第１のトランジスタの基板電位を前記第１のトランジスタのソース電位および前記第２のトランジスタの基板電位と同電位に設定し、スキャンテストモード時には前記第１のトランジスタの閾値電圧が前記第２のトランジスタよりも高くなるように前記第１のトランジスタの基板電位をバックバイアス設定するようにしたことを特徴とする半導体集積回路。
5. スキャンテストモード時の電源電圧を通常動作モード時の電源電圧よりも低電圧にするようにしたことを特徴とする請求項４記載の半導体集積回路。
6. スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内において、前記スキャンデータ入力回路部、前記マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、および前記データ出力回路部のうちの少なくとも一部分の電源電位を、他の部分の電源電位と電気的に分離し、通常動作モード時には前記一部分の電源電位と前記他の部分の電源電位とを同電位に設定し、スキャンテストモード時には前記一部分の電源電位を前記他の部分の電源電位よりも低い電位に設定するようにしたことを特徴とする半導体集積回路。
7. スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内において、前記スキャンデータ入力回路部、前記マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、および前記データ出力回路部のうちの少なくとも一部分からなる第１の回路部内のトランジスタのソースに接続する電源電位を、前記トランジスタの基板電位および前記第１の回路部を除いた他の回路部の電源電位と電気的に分離し、通常動作モード時には前記トランジスタのソースに接続する電源電位を、前記トランジスタの基板電位および前記他の回路部の電源電位と同電位に設定し、スキャンテストモード時には前記トランジスタのソースに接続する電源電位を、前記トランジスタの基板電位および前記他の回路部の電源電位よりも低い電位に設定するようにしたことを特徴とする半導体集積回路。
8. スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内において、前記スキャンデータ入力回路部、前記マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、および前記データ出力回路部のうちの少なくとも一部分のグランド電位を、他の部分のグランド電位と電気的に分離し、通常動作モード時には前記一部分のグランド電位と前記他の部分のグランド電位とを同電位に設定し、スキャンテストモード時には前記一部分のグランド電位を前記他の部分のグランド電位よりも高い電位に設定するようにしたことを特徴とする半導体集積回路。
9. スキャンデータ入力回路部、通常データ入力回路部、マスター部、スレーブ部、および、スキャンテストモードおよび通常動作モード時にデータを出力するデータ出力回路部を有したスキャン型フリップフロップ回路を複数備え、スキャンテスト時に前記複数のスキャン型フリップフロップ回路をシフトレジスタとして機能させる半導体集積回路であって、前記スキャン型フリップフロップ回路内において、前記スキャンデータ入力回路部、前記マスター部及びスレーブ部内のクロック系信号によって高インピーダンス制御を行う部分以外の部分、および前記データ出力回路部のうちの少なくとも一部分からなる第１の回路部内のトランジスタのソースに接続するグランド電位を、前記トランジスタの基板電位および前記第１の回路部を除いた他の回路部のグランド電位と電気的に分離し、通常動作モード時には前記トランジスタのソースに接続するグランド電位を、前記トランジスタの基板電位および前記他の回路部のグランド電位と同電位に設定し、スキャンテストモード時には前記トランジスタのソースに接続するグランド電位を、前記トランジスタの基板電位および前記他の回路部のグランド電位よりも高い電位に設定するようにしたことを特徴とする半導体集積回路。

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