JP3652668B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路等のデコーダ回路や一致検出回路に用いられるダイナミック型半導体集積回路に関し、特にノア（ＮＯＲ）型ダイナミック回路にナンド（ＮＡＮＤ）型ダイナミック回路を接続した半導体集積回路の高速化技術に関する。また、本発明は、かかる半導体集積回路においてトランジスタの特性劣化を防止する回路配置技術に関する。
【０００２】
【従来の技術】
クロックで同期をとるメモリ回路等のデコーダ回路について、高速化を実現するには、スタティックな構成をとるデコーダ回路の論理段数及びゲート容量を削減するため、ナンド型ダイナミック回路が用いられていた。また、変換索引バッファ（ＴＬＢ：Translation Lookaside Buffer）やキャッシュのタグ部の比較部などに用いられる、複数のデータ同士を比較し一致しているかを検出する一致検出回路などでは、高速化のため、電圧差を比較する差動型のセンスアンプ方式が用いられていた。例えば、特開平８−５２８２８５号公報、特開２０００−２５１４７９号公報などのような回路方式である。以上で述べた回路は、クロックの論理「Ｈ」レベル期間または「Ｌ」レベル期間のみ、データを保持するラッチタイプの回路である。
【０００３】
クロックの１周期中、デコーダ回路や一致検出回路の出力データを保持するフリップフロップタイプで高速化を実現する回路例としては、IEEE JURNAL OF SOLID-STATE CIRCUITS, VOL.SC-22,No.5, OCTOBER 1987に載っている「A True Single-Phase-Clock Dynamic CMOS Circuit Technique」（YUAN JI-REN et.al.）やIEEE JURNAL OF SOLID-STATE CIRCUITS, VOL.34. NO.5, MAY 1999に載っている「A New Family of Semidynamic and Dynamic Flip-Flops with Embedded Logic for High-Performance Processors」（Fabian Klass et.al.）に記載されているようなものがある。
【０００４】
【発明が解決しようとする課題】
上記従来の構成の場合、半導体の微細化に伴い、ナンド型ダイナミック回路のみでは、電源電圧の低電圧化により、高速化を維持するには、直列段数に制限が生じる。また、YUAN JI-REN et.al.やFabian Klass et.al.による、ノア型ダイナミック回路の出力にナンド型ダイナミック回路を接続する方式では、ノア型ダイナミック回路の入力素子が論理「Ｌ」レベルであると、クロックが論理「Ｌ」レベルから論理「Ｈ」レベルに遷移する期間は、ノア型ダイナミック回路の出力ノードはフローティング状態となり、次段のナンド型ダイナミック回路の出力が論理「Ｌ」レベルになり、ノア型ダイナミック回路の出力ノードとナンド型ダイナミック回路との間に生じるカップリング容量が電荷を保持するため、ノア型ダイナミック回路の出力電圧が低下し、動作速度が悪化するという問題があった。
【０００５】
また、一致検出回路で、アナログ素子を用いる方式では、微細化のスケーリング則により、デバイス面積を縮小すると素子の特性ばらつきが増大し、動作が不安定になる。一方、素子の動作を安定化させると、デバイスの面積増大によって、配線などが長くなり、高速化が困難になる。
【０００６】
ところで、半導体の微細化に伴って別の問題が生じる。すなわち、各トランジスタ間または各回路ブロック間を分離するために、半導体基板に浅いトレンチ分離領域（ＳＴＩ：Shallow Trench Insulator）を形成する際に、ＭＯＳ型トランジスタのソースまたはドレインを構成する拡散領域の特性である分子構造の格子定数が歪むということが現在のところ問題となっている。これにより、ＳＴＩに近い領域に形成されるトランジスタの拡散領域にストレスがかかり、電荷移動度が低下し、電流能力（Ｉｄｓ）が低下し、閾値電圧（Ｖｔｈ）が上昇することになる。つまり、ＳＴＩに近いトランジスタ、トランジスタ−トランジスタ間の拡散容量部の間隔が狭いトランジスタは特性が劣化することになる。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ノア型ダイナミック回路にナンド型ダイナミック回路を接続した方式で、高速化を実現するとともに、ナンド型ダイナミック回路の出力に生じるグリッチをなくし、安定な動作と低消費電力化を実現し、また微細化プロセスによってトランジスタの特性劣化が生じない半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の出力ノードが電荷を保持している状態で、第２の出力ノードが電荷を放電した時に生ずる、第１の出力ノードと第２の出力ノードとの間に形成されるカップリング容量による第１の出力ノードの電圧低下を補償する補償回路とを備えたことを特徴とする。
【０００９】
この構成によれば、すべてスタティック回路で構成したデコーダに比べ、論理段数が削減される。また、ナンド型ダイナミック回路により、スタティックなナンド回路を設けた場合よりも、第２のクロックが入力されるゲートの負荷容量、またはノア型ダイナミック回路の出力ノードに接続されるナンド型ダイナミック回路のゲートの負荷容量が削減される。さらに、補償回路によって、ノア型ダイナミック回路の出力ノードの電圧低下を補償することで、動作速度を高速化することができる。
【００１０】
第１の半導体集積回路において、補償回路は、第２の出力ノードの電荷が放電された場合、第１の出力ノードに電荷を充電するフィードバック回路を備えることが好ましい。
【００１１】
この構成によれば、ナンド型ダイナミック回路の出力ノードの信号が論理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、カップリング容量による電圧低下を補償して、ノア型ダイナミック回路の出力ノードの電圧レベルを上昇させることができ、高速化が実現できる。
【００１２】
第１の半導体集積回路において、ノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、第１の複数のデータがそれぞれのゲートに供給され、それぞれのソースに第１のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに第１のＰ型ＭＯＳトランジスタのドレインが接続されて第１の出力ノードを成す第２の複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００１３】
この構成によれば、各トランジスタの直列段数は２段以下となり、低電圧でも、高速化が実現できる。
【００１４】
第１の半導体集積回路において、補償回路は、ゲートがナンド型ダイナミック回路の第２の出力ノードに接続され、ソースが電源に接続され、ドレインがノア型ダイナミック回路の第１の出力ノードに接続されたＰ型ＭＯＳトランジスタを具備することが好ましい。
【００１５】
この構成によれば、Ｐ型ＭＯＳトランジスタが、論理「Ｈ」レベルから「Ｌ」レベルに遷移する、ナンド型ダイナミック回路の出力ノードの信号を受けて、ノア型ダイナミック回路の出力ノードを充電することで、カップリング容量による電圧低下を補償して、ノア型ダイナミック回路の出力ノードの電圧レベルを上昇させることができ、高速化が実現できる。
【００１６】
第１の半導体集積回路において、補償回路は、ナンド型ダイナミック回路の第２の出力ノードが入力端子に接続されたインバータと、ゲートがインバータの出力端子に接続され、ソースおよびドレインがノア型ダイナミック回路の第１の出力ノードに共通接続されたＮ型ＭＯＳトランジスタを具備することが好ましい。
【００１７】
この構成によれば、カップリング容量によるノア型ダイナミック回路の出力ノードの電圧低下を補償することができるとともに、インバータのファンインとファンアウトの比率を小さくすることで、インバータの出力電圧のスリューレートを非常に急峻にすることができ、瞬時にノア型ダイナミック回路の出力ノードの電圧を昇圧することができ、更なる高速化を実現することができる。
【００１８】
前記の目的を達成するため、本発明に係る第２の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路とを備え、第１のクロックと第２のクロックは同相であること、または、第１のクロックと第２のクロックは同一であり、第１および第２のクロックの立ち上がり時間が、ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする。
【００１９】
第２の半導体集積回路において、第２のクロックは、供給開始と停止の制御が行われることが好ましい。
【００２０】
上記の構成によれば、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、ナンド型ダイナミック回路の出力に生じるグリッチをなくし、１系統のクロックのみで、安定な動作と低消費電力化が可能となる。
【００２１】
第２の半導体集積回路は、第２のノア型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータを備え、第２のノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが接地された第３のＮ型ＭＯＳトランジスタと、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、１つのゲートが電源に接続され、残りのゲートが接地され、それぞれのソースに第３のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに第２のＰ型ＭＯＳトランジスタのドレインが接続されて第３の出力ノードを成す第４の複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。この場合、第４の複数のＮ型ＭＯＳトランジスタのうちゲートが電源に接続されたＮ型ＭＯＳトランジスタは、例えば物理配置上、インバータの入力端子から最も遠い位置にある。
【００２２】
この構成によれば、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、安定な動作と低消費電力化が可能となる。
【００２３】
第１および第２の半導体集積回路において、ノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力するスイッチ回路と、スイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００２４】
この構成によれば、通常のノア型ダイナミック回路に比べて、ジャンクション容量と配線が不要となり、更に、直列段数が削減され、より低電圧でも高速動作させることができる。
【００２５】
第１および第２の半導体集積回路は、一致検出回路を備え、一致検出回路は、第２の複数のデータおよび第３の複数のデータがそれぞれ１つずつ入力され、データが一致するか否かを検出し、その検出結果を第１の複数のデータとして出力することを特徴とする。
【００２６】
この構成によれば、半導体集積回路に高速動作が可能な一致検出回路を容易に実現することができる。
【００２７】
第１および第２の半導体集積回路において、第２のクロックは、ナンド型ダイナミック回路の第２の出力ノードを充電するクロックと、第２の出力ノードを放電するクロックとからなり、充電するクロックは、第１のクロックと同一で、放電するクロックの立ち上がり時間は、ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことが好ましい。
【００２８】
この構成によれば、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、安定な動作と低消費電力化が可能となり、更に高速化が実現される。
【００２９】
第１および第２の半導体集積回路において、ナンド型ダイナミック回路は、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第２の出力ノードに電荷を充電し、第２のクロックの半周期期間に、第２の出力ノードの電荷を保持することが好ましい。
【００３０】
この構成は、ＳＲＡＭ等ラッチ構成を特徴とする回路方式に適する。
【００３１】
第１および第２の半導体集積回路は、インバータが縦続接続され、最終段のインバータの出力端子が初段のインバータの入力端子およびナンド型ダイナミック回路の第２の出力ノードに接続された正帰還回路を備え、正帰還回路は、第２のクロックの１周期期間、第２の出力ノードの電荷を保持することが好ましい。
【００３２】
この構成は、フリップフロップ構成を特徴とする回路方式に適する。
【００３３】
第１および第２の半導体集積回路において、第１のクロックと第２のクロックは、デューティー比が異なり、且つ電圧レベルが共にノア型ダイナミック回路およびナンド型ダイナミック回路の動作電圧よりも低いことが好ましい。
【００３４】
この構成によれば、クロックの低振幅化が可能となり、低消費電力化を実現できる。
【００３５】
第１および第２の半導体集積回路は、第２のノア型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータを備え、第２のノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力するスイッチ回路と、スイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第３のＰ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第４のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００３６】
この構成によれば、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる。
【００３７】
前記の目的を達成するため、本発明に係る第３の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ、Ｂ、Ｃ、Ｄ）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロック（ＣＬＫ３）を供給するインバータとを備え、第１のノア型ダイナミック回路を構成する複数の第１のＮ型ＭＯＳトランジスタと、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、１つの回路ブロックとして半導体基板に形成されるとともに、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成され、１つの回路ブロックにおいて、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのうち、いずれか一方のドレインを構成する拡散領域が外側に形成されることを特徴とする。
【００３８】
第３の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって拡散領域の特性が劣化する場合、第２のＮ型ＭＯＳトランジスタまたは複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されるか、または隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって拡散領域の特性が良化する場合、複数の第１のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されることが好ましい。
【００３９】
上記の構成によれば、ＳＴＩを形成した際に拡散領域の特性が劣化する場合、ダミーとして設けられる第２または第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域（ダミードレインｄｍ）を外側に形成することで、トランジスタ特性の劣化を補償し、またはＳＴＩを形成した際に拡散領域の特性が良化する場合、複数の第１のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域（ｄ）を外側に形成することで、トランジスタ特性を向上させることができる。これにより、グリッチの発生の防止と、更なる低消費電力化を良好なトランジスタ特性で実現することができる。また、ダミーとして設ける第２または第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数を削減し、セル面積を低減することができる。
【００４０】
第３の半導体集積回路において、複数の第１のＮ型ＭＯＳトランジスタ、または第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることが好ましい。
【００４１】
この構成によれば、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数は、複数のデータＡ、Ｂ、Ｃ、Ｄが入力される、複数の第１のＮ型ＭＯＳトランジスタのゲート数と同じになるが、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００４２】
前記の目的を達成するため、本発明に係る第４の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２；Ａ３、Ｂ３）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロック（ＣＬＫ３）を供給するインバータとを備え、第１のノア型ダイナミック回路を構成する複数の第１のＮ型ＭＯＳトランジスタが構成される第１の回路ブロックと、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタが構成される第２の回路ブロックとが、それぞれ、隣接する他の回路ブロックに対して、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが縦方向に順に形成され、且つ第１の回路ブロックと第２の回路ブロックとが横方向に交互に等間隔で半導体基板に形成され、隣接する他の回路ブロックとの距離に応じて、第１の回路ブロックと第２の回路ブロックとの配置を異ならせたことを特徴とする。
【００４３】
この構成によれば、拡散領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳトランジスタのドレインｄと、ダミーとして設けられる第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００４４】
第４の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって第１または第２の回路ブロックにおける拡散領域の特性が劣化する場合、第１および第２の回路ブロックのうち隣接する他の回路ブロックとの距離が短い方に第２の回路ブロックを配置することが好ましい。
【００４５】
この構成によれば、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによって拡散領域の特性が劣化する場合、そこに、ダミーとして設けられる第２の回路ブロックを配置することで、複数のデータが入力される第１の回路ブロックにおける拡散領域の特性の劣化を防止することができる。
【００４６】
または、第４の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって第１または第２の回路ブロックにおける拡散領域の特性が良化する場合、第１および第２の回路ブロックのうち隣接する他の回路ブロックとの距離が長い方に第２の回路ブロックを配置することが好ましい。
【００４７】
この構成によれば、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによって拡散領域の特性が良化する場合、そこに、複数のデータが入力される第１の回路ブロックを配置し、他の回路ブロックとの間隔が広い位置に、ダミーとして設けられる第２の回路ブロックを配置することで、第１の回路ブロックにおける拡散領域の特性を向上させることが可能になる。
【００４８】
また、第４の半導体集積回路において、第１および第２の回路ブロックにおける縦方向で外側のドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることが好ましい。
【００４９】
この構成によれば、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００５０】
前記の目的を達成するため、本発明に係る第５の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロックおよび第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータとを備え、複数の第１のノア型ダイナミック回路のうち、隣接する他の回路ブロックに対して縦方向で隣接する２つの第１のノア型ダイナミック回路のそれぞれを構成する複数の第１のＮ型ＭＯＳトランジスタは、複数の第２のノア型ダイナミック回路のうち１つの第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタを兼用して、１つの回路ブロックとして半導体基板に形成されるとともに、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して縦方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成されることを特徴とする。
【００５１】
この構成によれば、複数のデータが入力される隣接する２つの第１のノア型ダイナミック回路が、ダミーとして設けられる１つの第２のノア型ダイナミック回路を兼用することで、セル面積を低減することができるとともに、拡散領域の面積を大きくして、縮退を防止することが可能になる。
【００５２】
前記の目的を達成するため、本発明に係る第６の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給する第１のインバータと、第１の出力ノードが電荷を保持している状態で、第２の出力ノードが電荷を放電した時に生ずる、第１の出力ノードと第２の出力ノードとの間に形成されるカップリング容量による第１の出力ノードの電圧低下を補償する補償回路とを備え、補償回路は、ゲートが第２の出力ノードに接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、ソースが第３のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが第１の出力ノードに接続された第４のＰ型ＭＯＳトランジスタと、入力端子が第４のＰ型ＭＯＳトランジスタのドレインに接続され、出力端子が第４のＰ型ＭＯＳトランジスタのゲートに接続された第２のインバータとを具備したことを特徴とする。
【００５３】
この構成によれば、カップリング容量による第１のノア型ダイナミック回路の出力ノードの電圧低下を補償する補償回路と、ダミーの遅延回路として機能する第１のノア型ダイナミック回路とを設けることで、動作速度の高速化が可能になるとともに、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる。
【００５４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００５５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の一構成例を示す回路図である。図１において、１はＳＲＡＭメモリにおけるロウデコーダの１つのロウ構成を示している。２は、クロック線３のクロック（第１のクロック：ＣＬＫ１）で同期がとられるノア型ダイナミック回路であり、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆとＰ型ＭＯＳトランジスタ２ｇから構成されている。４はノア型ダイナミック回路２の入力部であり、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅのゲートと５ビットのアドレス線［０−４］５とを接続している。６はノア型ダイナミック回路２の出力ノードであり、ナンド型ダイナミック回路７に接続されている。ナンド型ダイナミック回路７は、クロック線３ａ、３ｂのクロック（第２のクロック：ＣＬＫ２、ＣＬＫ３）で同期がとられ、クロックＣＬＫ２に従って、ナンド型ダイナミック回路７の出力ノード８に電荷がプリチャージされ、クロックＣＬＫ３に従って、ナンド型ダイナミック型回路７の出力ノード８の電荷がディスチャージされる。
【００５６】
ナンド型ダイナミック回路７の出力ノード８はインバータ９に接続されており、インバータ９の出力端子はメモリのワード線１０に接続される。また、１１は補償回路であり、出力ノード８の信号を入力とし、出力信号を出力ノード６に供給する。補償回路１１は、Ｐ型ＭＯＳトランジスタ１１ａで構成され、Ｐ型ＭＯＳトランジスタ１１ａのゲートに出力ノード８の信号が入力され、そのソースは電源ＶＤＤに接続され、そのドレインから出力ノード６に出力信号を供給する。
【００５７】
図２は、図１の構成における各部信号のタイミングチャートであり、クロック線３のクロックＣＬＫ１、クロック線３ａのクロックＣＬＫ２、クロック線３ｂのクロックＣＬＫ３、アドレス線［０−４］５のアドレス信号ＡＤＲ［０−３］、ＡＤＲ［４］、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ、およびワード線１０の信号ＷＬの遷移を示す。
【００５８】
次に、図１および図２を用いて、本実施形態による半導体集積回路の動作について説明する。クロックＣＬＫ１の第１周期目は、ワード線１０の信号ＷＬが確定されていない状態にある。第１周期目に入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期間中に、アドレス信号ＡＤＲ［０−３］が論理「Ｌ」レベル、アドレス信号［４］が論理「Ｈ」レベルで確定した後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｌ」レベルに遷移する。ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔはそのまま論理「Ｈ」レベルを保持し、ワード線１０の信号ＷＬは論理「Ｌ」レベルになる。
【００５９】
クロックＣＬＫ１の第２周期目は、ワード線１０の信号ＷＬが確定する状態である。第２周期目に入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期間中、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、およびナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔは、トランジスタ２ｇにより論理「Ｈ」レベルに充電されている。次に、入力部４のアドレス信号ＡＤＲ［０−４］がすべて０Ｖで確定した後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｈ」レベルを保持し、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔは論理「Ｌ」レベルに遷移し、ワード線１０の信号ＷＬは論理「Ｈ」レベルになる。
【００６０】
次に、補償回路１１の役割について説明する。ここで、Ｐ型ＭＯＳトランジスタ１１ａを設けない場合、ワード線１０が活性化される際にトランジスタ２ｇがオフになるので、ノア型ダイナミック回路２の出力ノード６は、フローティング状態となっており、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｌ」レベルへ遷移する際、ノア型ダイナミック回路の出力ノード６とナンド型ダイナミック回路７の出力ノード８との間のミラー容量の効果により、出力ノード６の電圧レベルが低下し、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベルから「Ｌ」レベルに遷移する時間が長くなってしまう。しかし、本実施形態のように、補償回路１１としてＰ型ＭＯＳトランジスタ１１ａを設けることで、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、出力ノード６の電圧レベルを上昇させ、遷移時間が長くならず、高速化を実現することができる。
【００６１】
以上のようなダイナミック回路の構成をとることにより、すべてスタティック回路で構成したデコーダ回路に比べ、論理段数を削減することができる。
【００６２】
また、ナンド型ダイナミック回路７により、スタティックなナンド回路を設けた場合よりもゲートの負荷が削減される。
【００６３】
更に、各トランジスタの直列段数は２段以下となり、低電圧でも、高速化が実現できる。
【００６４】
図３は、補償回路の他の構成例を示す回路図である。図３では、図１のＰ型ＭＯＳトランジスタ１１ａで補償回路１１を構成する代わりに、インバータ１２ａとＮ型ＭＯＳトランジスタ１２ｂで補償回路１２を構成し、Ｎ型ＭＯＳトランジスタ１２ｂのソースとドレインをノア型ダイナミック回路２の出力ノード６に接続し、ナンド型 ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔをインバータ１２ａで反転して、Ｎ型ＭＯＳトランジスタ１２ｂのゲートに供給している。
【００６５】
この補償回路１２の構成によれば、Ｐ型ＭＯＳトランジスタ１１ａよりも高速に、ノア型ダイナミック回路２の出力ノード６の電圧低下を補償することができる。その理由を次に説明する。Ｐ型ＭＯＳトランジスタ１１ａを用いた場合は、Ｐ型ＭＯＳトランジスタ１１ａのゲート電圧とＰ型ＭＯＳトランジスタ１１ａに流れる電流で、出力ノード６の電圧低下を補償するため、その補償量は出力ノード８の信号ＮＡｏｕｔのスリューレートに依存することになる。しかし、図３の構成では、インバータ１２ａのファンインとファンアウトの比率を小さくすることにより、インバータ１２ａの出力のスリューレートを非常に急峻にすることができ、瞬時にノア型ダイナミック回路２の出力ノード６の電圧を昇圧することができる。
【００６６】
さらに、この補償回路１２のインバータ１２ａの入力端子を、Ｎ型ＭＯＳトランジスタ２ｆのドレインに接続し、Ｎ型ＭＯＳトランジスタ１２ｂのソースおよびドレインを出力ノード６に接続すれば、Ｎ型ＭＯＳトランジスタ２ｆのドレインと出力ノード６との間のカップリング容量による出力ノード6の電圧低下を低減することが可能となる。
【００６７】
なお、Ｎ型ＭＯＳトランジスタ１２ｂをＰ型ＭＯＳトランジスタに変更しても、効果はやや小さいが同じ目的を達成できる。
【００６８】
この場合、更にもう１つのＰ型ＭＯＳトランジスタＡを配置し、Ｐ型ＭＯＳトランジスタＡのソースを電源に接続し、Ｐ型ＭＯＳトランジスタＡのドレインをＮ型ＭＯＳトランジスタ２ｆのドレインに接続し、Ｐ型ＭＯＳトランジスタＡのゲートにクロックＣＬＫ１を供給することにより、クロックＣＬＫ１が論理「Ｌ」レベルである期間、Ｎ型ＭＯＳトランジスタ２ｆのドレインは論理「Ｈ」になるので、インバータ１２ａのリーク電流をなくすことができる。
【００６９】
また、アドレスのビット数が多く、ノア型ダイナミック回路２の出力負荷が非常に大きく、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり時間が、クロック線３ｂに供給されるクロックＣＬＫ３の立ち上がり時間よりも長いと、ナンド型ダイナミック回路７の出力ノード８のリーク電流により、ナンド型ダイナミック回路７の出力レベルが低下し、最悪の場合、ワード線１０の信号ＷＬにグリッチが発生し、ＳＲＡＭなどロウデコーダを多数搭載する構成では、ワード線の多重選択などの誤動作が生じることになる。しかし、クロックＣＬＫ３の立ち上がり時間を、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり時間よりも長くすることにより、ナンド型ダイナミック回路７の出力ノード８のリーク電流を防止し、ワード線１０の信号ＷＬのグリッチを削減することができる。
【００７０】
ここで、図９Ａ、図９Ｂおよび図９Ｃを参照して、図１の補償回路１１または図３の補償回路１２を用いた場合に、回路動作の高速化が図れることを回路シミュレーションデータに基づいて検証する。図９Ａは補償回路がない場合、図９Ｂは補償回路１１を設けた場合、図９Ｃは補償回路１２を設けた場合に、ワード線１０が活性化する状態を時間拡大して、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ、およびワード線１０の信号ＷＬの遷移状態を示している。
【００７１】
なお、シミュレーション条件は次のように設定した。図１および図３において、すべてのＮ型ＭＯＳトランジスタの単位幅当たりの飽和電流を３８０μＡ／μｍ、そのしきい値電圧を３００ｍＶ、すべてのＰ型ＭＯＳトランジスタの単位幅当たりの飽和電流を１６０μＡ／μｍ、そのしきい値電圧を−３００ｍＶ、電源電圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャンネル長を０．１２μｍとした。
【００７２】
また、図１において、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆのチャンネル幅を２μｍ、Ｐ型ＭＯＳトランジスタ２ｇのチャンネル幅を１μｍ、Ｎ型ＭＯＳトランジスタ７ａ、７ｂのチャンネル幅を４μｍ、Ｐ型ＭＯＳトランジスタ７ｃのチャンネル幅を２μｍ、インバータ９を構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのチャンネル幅をそれぞれ８μｍおよび４μｍ、出力ノード６、８の負荷容量を３ｆＦ、ワード線１０の負荷容量を２００ｆＦとした。
【００７３】
また、図３において、インバータ１２ａ構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのチャンネル幅をそれぞれ１．２μｍおよび０．３μｍ、Ｐ型ＭＯＳトランジスタ１２ｂのチャンネル幅を２μにした。
【００７４】
以上のような設定条件で回路シミュレーションを行なった結果、図９Ａに示すように、補償回路がない場合には、出力ノード６の信号ＮＯｏｕｔの電圧レベルが低下して、ワード線１０の信号ＷＬが、ワード線１０に接続されるトランジスタのスイッチング電圧（０．６５Ｖ）にまで立ち上がる時間が遅くなっていた。しかし、図１の補償回路１１を設けることで、図９Ｂに示すように、補償回路がない場合に比べて、ワード線１０の信号ＷＬの立ち上がり時間が約１０ｐｓｅｃ速くなり、図３の補償回路１２を設けることで、図９Ｃに示すように、さらに約１０ｐｓｅｃ速くなることが検証できた。本実施形態によれば、約３００ｐｓｅｃのアクセス速度、すなわち３ＧＨｚの動作周波数を、約２０ｐｓｅｃの立ち上がり時間の改善で３．２２ＧＨｚまで高速化することができた。
【００７５】
なお、例えば、ワード線１０の負荷容量を１０倍にすると遅延時間も１０倍となり、本実施形態の補償回路による効果がさらに顕著となる。
【００７６】
図５は、本実施形態による半導体集積回路の変形例を示す回路図である。図５では、図１に示した構成に加えて、ノア型ダイナミック回路２と同じ構成を有し、同じクロックＣＬＫ１が入力されるノア型ダイナミック回路１５と、そのノア型ダイナミック回路１５の出力ノード１５ｈに入力端子が接続され、出力端子からクロック線３ｂにクロックＣＬＫ３を供給するインバータ１４とを設けている。
【００７７】
また、図５に示す半導体回路の活性化時に、ノア型ダイナミック回路１５の入力部１５ｉであるが、複数あるポートの内、１つのポート１５ｉａのみに、Ｎ型ＭＯＳトランジスタのしきい値以上の電圧（図５では、電源ＶＤＤ）が供給され、その他のポート１５ｉｂは接地されており、その１つのポート１５ｉａは、物理配置上遠くにあるので、インバータ１４への入力信号のスリューレートが最も小さくなるポートである。
【００７８】
上記の構成をとることにより、クロックＣＬＫ１が立ち上ると、出力ノード１５ｈの信号は論理「Ｌ」レベルに遷移し、インバータ１４によりクロックＣＬＫ３は立ち上るが、ノア型ダイナミック回路１５はノア型ダイナミック回路２と同等の出力負荷を有しているため、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの遷移時間は、最悪でも、ノア型ダイナミック回路１５の出力信号の遷移時間と同じかそれよりも長くなる。その結果、ナンド型ダイナミック回路７の電源−接地間の電流経路は遮断され、リーク電流が防止されて、ワード線１０の信号ＷＬのグリッチを削減することができる。
【００７９】
また、ノア型ダイナミック回路２の出力負荷が非常に大きい場合でも、クロックＣＬＫ１のみで動作可能であるので、クロックＣＬＫ１とクロックＣＬＫ３の遅延差をバッファなどで生成するよりも高精度であり、レーシングエラーも起きにくい構成が可能となる。
【００８０】
なお、ポート１５ｉａについては、物理配置上の距離により、インバータ１４への入力信号のスリューレートが最も小さくなるポートでなくても、出力ノード６の信号ＮＯｏｕｔが確定した後にクロックＣＬＫ３が立ち上れば、どのポートをＮ型ＭＯＳトランジスタのしきい値以上の電圧に接続しても良い。
【００８１】
なお、本実施形態では、ロウデコーダを中心に本発明の構成を説明したが、図４に示すように、Ｎ型ＭＯＳトランジスタ１３ａ、１３ｃおよびＰ型ＭＯＳトランジスタ１３ｂ、１３ｄからなり、２対のデータ群（ＤＡＴＡ２とＤＡＴＡＢ２、ＤＡＴＡ３とＤＡＴＡＢ３）の一致検出を行った出力信号ＤＡＴＡ１をノア型ダイナミック回路２の入力部４に供給することにより、一致検出回路１３を容易に構成することができ、上記で説明したように同様な効果を得ることができる。
【００８２】
また、図７は、図１で示したナンド型ダイナミック回路７の他の構成例であるナンド型ダイナミック回路１７の構成を示す回路図である。
【００８３】
図７において、ナンド型ダイナミック回路１７は、ノア型ダイナミック回路２の出力ノード６がゲートに接続されるＰ型ＭＯＳトランジスタ１７ｂおよびＮ型ＭＯＳトランジスタ１７ｃと、クロックＣＬＫ３がゲートに入力されるＮ型ＭＯＳトランジスタ１７ａが直列接続されて成る。Ｐ型ＭＯＳトランジスタ１７ｂのソースは電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ１７ｂのドレインとＮ型ＭＯＳトランジスタ１７ａのドレインが共通接続されて、ナンド型ダイナミック回路１７の出力ノード８をなし、Ｎ型ＭＯＳトランジスタ１７ｃのソースが接地され、Ｎ型ＭＯＳトランジスタ１７ｃのドレインとＮ型ＭＯＳトランジスタ１７ａのソースが接続されている。
【００８４】
なお、本実施形態で示したデコード回路または一致検出回路にナンド型ダイナミック回路１７を用いた場合、クロックＣＬＫ１およびクロックＣＬＫ３の電圧レベルは、ナンド型ダイナミック回路１７およびノア型ダイナミック回路２の動作電圧よりも低くても動作が可能となる。
【００８５】
その理由を次に説明する。クロックＣＬＫ１の論理「Ｈ」レベルの電圧値が低くても、ノア型ダイナミック回路２では、プリチャージするＰ型ＭＯＳトランジスタ２ｇの能力が弱く、クロックＣＬＫ１の論理「Ｈ」レベルの期間が短ければ、ナンド型ダイナミック回路１７のスイッチングレベルに影響を与えないからである。また、ナンド型ダイナミック回路１７において、クロックＣＬＫ３は、電荷をディスチャージする役目しかないので、Ｎ型ＭＯＳトランジスタ１７のしきい値レベルさえ越えればよいからである。
【００８６】
以上のように、図７のナンド型ダイナミック回路１７を用いることで、クロックを低振幅にすることができ、充放電エネルギーが削減され、半導体集積回路の低消費電力化が可能となる。
【００８７】
また、図８に示すように、インバータ１８ａおよび１８ｂを２段カスケード接続した正帰還回路１８をナンド型ダイナミック回路の出力ノード８に接続することにより、クロックＣＬＫ３の１周期期間、ナンド型ダイナミック回路の出力ノード８の信号ＮＡｏｕｔは保持され、フリップフロップの機能を持たせることが可能となる。
【００８８】
また、図１５に示すように、ノア型ダイナミック回路２の出力ノード６にナンド型ダイナミック回路７の入力ゲートを接続し、さらにナンド型ダイナミック回路７の出力ノード８に図７に示すナンド型ダイナミック回路１７の入力ゲートを接続し、ナンド型ダイナミック回路１７の出力ノード８ａに図８に示す正帰還回路１８を接続する構成とすることもできる。この構成によれば、ノア型ダイナミック回路２へのアドレス信号ＡＤＲ［０−４］を１周期保持するフリップ・フロップ回路として機能するので、アドレス信号ＡＤＲ［０−４］が、クロックＣＬＫ１の論理「Ｈ」レベル期間で変化しても、ワード線１０の信号ＷＬは変化することはない。つまり、ホールドエラーが先ほど述べた回路構成よりも良化する。
【００８９】
また、クロック信号の振幅レベルが低く、アドレス信号ＡＤＲ［０−４］の電圧レベルが電源電圧よりも低い場合や高い場合でも、一種のレベルシフタとして機能し、動作可能となる。
【００９０】
さらに、図１６に示すような回路構成とすることで、クロックＣＬＫ１の負荷容量を低減し、図１５に示す回路と同様な利点に加えて、更なる低省電力化が可能となる。
【００９１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体集積回路の一構成例を示す回路図である。なお、図６において、図１と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。本実施形態は、第１の実施形態とノア型ダイナミック回路の構成が異なる。以下、その相違点を主に説明する。
【００９２】
図６において、ノア型ダイナミック回路１６は、一方の入力端子にはアドレス線［０−４］５が接続され、他方の入力端子には、クロックＣＬＫ１と周期が同じで位相が異なるクロックＣＬＫ４が供給されるクロック線１６ａが接続された２入力アンド回路（スイッチ回路）と、ゲートに２入力アンド回路の出力端子が接続され、ソースが接地され、ドレインが共通接続されて出力ノード６をなすＮ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇとを含んでいる。
【００９３】
次に、以上のように構成された半導体集積回路としてロウデコーダ１’の動作について説明する。
【００９４】
まず、クロックＣＬＫ１が論理「Ｈ」レベルから「Ｌ」レベルへ遷移し、Ｐ型ＭＯＳトランジスタ２ｇによって出力ノード６が充電されている期間、Ｎ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の電圧が依然として論理「Ｌ」レベルであり、ノア型ダイナミック回路１６の出力ノード６が充電されるように、クロックＣＬＫ４は制御状態である論理「Ｌ」レベルをとる。
【００９５】
その後、クロックＣＬＫ４が論理「Ｈ」レベルとなり、アドレス線［０−４］５のアドレス信号ＡＤＲ［０−４］に依存して、Ｎ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の電圧は変化し、ノア型ダイナミック回路１６の出力電圧は遷移する。
【００９６】
以上のような構成をとることにより、図１のノア型ダイナミック回路２におけるＮ型ＭＯＳトランジスタ２ｆのドレインのジャンクション容量と、Ｎ型ＭＯＳトランジスタ２ｆとＮ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅとの配線が不要となり、配線容量と配線抵抗が削減され、更なる高速化が可能となる。また、Ｐ型およびＮ型ＭＯＳトランジスタそれぞれの型の直列段数は１段であるので、ノア型ダイナミック回路２よりもさらに低電圧で動作可能になる。
【００９７】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態の説明で参照した図５の回路と同様な効果と、更なる低電圧動作を実現するならば、図１０に示すような構成を用いればよい。図１０において、１９は、ノア型ダイナミック回路１６（第１のノア型ダイナミック回路）に対するダミーとして設けられたノア型ダイナミック回路（第２のノア型ダイナミック回路）であり、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇはＮ型ＭＯＳトランジスタであり、Ｎ型ＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのソースは接地され、Ｎ型ＭＯＳトランジスタ１９ｄ、１９ｅ、１９ｆ、１９ｇのゲートは接地されている。Ｎ型ＭＯＳトランジスタ１９ｃのゲートは、２入力アンド回路１６ｉ（スイッチ回路、第２のスイッチ回路）の出力端子に接続されており、２入力アンド回路１６ｉの一方の入力端子には、イネーブル信号ＥＮが供給され、その他方の入力端子は、クロックＣＬＫ４が供給されるクロック線１６ａに接続されている。１９ｈはＰ型ＭＯＳトランジスタであり、１４はインバータである。Ｐ型ＭＯＳトランジスタ１９ｈのソースは電源ＶＤＤに接続され、そのゲートはクロックＣＬＫ１が供給されるクロック線３に接続されている。Ｎ型ＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのドレインとＰ型ＭＯＳトランジスタ１９ｈのドレインは互いに接続され、更にインバータ１４の入力端子に接続されている。インバータ１４は、クロック線３ｂにクロックＣＬＫ３を出力する。
【００９８】
（第４の実施形態）
次に、本発明の第４の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、１つの回路ブロックとして、横型に配置する構成について説明する。
【００９９】
図１１Ａは、本発明の第４の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１１Ａにおいて、複数のデータＡ、Ｂ、Ｃ、Ｄが入力される第１のノア型ダイナミック回路と、イネーブル信号ＥＮが入力されるとともに、ダミーとして設けられる第２のノア型ダイナミック回路とは、１つの回路ブロック２０として半導体基板に形成される。
【０１００】
また、この回路ブロック２０は、第１のノア型ダイナミック回路を構成する複数のＮ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）のソース、ドレインを構成する拡散領域（ｓ、ｄ）およびゲート電極と、第２のノア型ダイナミック回路を構成するＮ型ＭＯＳトランジスタ（第２および第３のＮ型ＭＯＳトランジスタ）のソース、ダミードレインを構成する拡散領域（ｓ、ｄｍ）およびゲート電極とが、隣接する他の回路ブロック１１１、１１２に対して横方向に順に配置されるようにして形成される。
【０１０１】
また、図１１Ａに示すように、回路ブロック２０において、隣接する他の回路ブロック１１１、１１２との間に形成されるＳＴＩによってトランジスタ特性が劣化する場合、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍが外側に形成されている。
【０１０２】
なお、ソース拡散領域ｓは、第１のノア型ダイナミック回路と第２のノア型ダイナミック回路で共用され、接地電位Ｇに接続されている。また、第１のノア型ダイナミック回路において、ドレイン拡散領域ｄおよびソース拡散領域ｓは、複数のＮ型ＭＯＳトランジスタのうち隣接するＮ型ＭＯＳトランジスタで共用される。これにより、ダミーとして設ける第２および第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数を削減し、セル面積を低減することができる。
【０１０３】
図１１Ｂは、本発明の第４の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１１Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１０４】
図１１Ｂにおいて、第１のノア型ダイナミック回路は、Ｎ型ＭＯＳトランジスタ１６１、１６２、１６３、１６４で構成され、第２のノア型ダイナミック回路は、Ｎ型ＭＯＳトランジスタ１９１、１９２で構成される。
【０１０５】
図１２Ａは、本発明の第４の実施形態に係る半導体集積回路の回路配置の変形例を部分的に示す平面図である。図１２Ｂは、本発明の第４の実施形態に係る半導体集積回路の構成の変形例を示す回路図である。なお、図１２Ａおよび図１２Ｂにおいて、それぞれ、図１１Ａおよび図１１Ｂと同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１０６】
図１２Ａに示すように、回路ブロック２０’において、ダミードレイン拡散領域ｄの外側に、さらにダミーソース拡散領域ｓおよびダミーゲート電極が形成され、接地電位Ｇに共通に接続されている。この追加のダミーソース拡散領域ｓおよびダミーゲート電極と、ダミードレイン拡散領域ｄｍにより、図１２Ｂに示すように、ダミーのＮ型ＭＯＳトランジスタ１９３、１９４が構成される。
【０１０７】
これにより、第２および第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数は、第１のＮ型ＭＯＳトランジスタのゲート数と同じになるが、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１０８】
以上のように、本実施形態によれば、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍを外側に形成することで、トランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）を補償することができる。これにより、グリッチの発生の防止と、更なる低消費電力化を、良好なトランジスタ特性で実現することができる。
【０１０９】
なお、本実施形態では、現在のところ、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍを外側に形成した場合について例示および説明した。しかし、将来的に、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、第１のＮ型ＭＯＳトランジスタのドレイン拡散領域ｄを外側に形成することで、トランジスタ特性を向上させることができる。
【０１１０】
（第５の実施形態）
次に、本発明の第５の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、別の回路ブロックとして、それぞれ縦型に配置する構成について説明する。
【０１１１】
図１３Ａは、本発明の第５の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１３Ｂは、本発明の第５の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１３Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。また、１３８は、第１および第２のノア型ダイナミック回路以外の回路要素を示す。
【０１１２】
図１３Ａにおいて、複数の回路ブロック１３１、１３２、１３３、１３４が、それぞれ、隣接する他の回路ブロック１１１、１１２に対して横方向に等間隔（Ｌ０）で半導体基板に形成されている。回路ブロック１３１（第２の回路ブロック）は、図１３Ｂに示すように、イネーブル信号ＥＮがそれぞれ入力される、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタ１９１−１、１９１−３、１９１−５を含む。回路ブロック１３２（第１の回路ブロック）は、図１３Ｂに示すように、データＡ１、Ａ２、Ａ３がそれぞれ入力される、第１のノア型ダイナミック回路を構成する第１のＮ型ＭＯＳトランジスタ１６１−１、１６１−３、１６１−５を含む。回路ブロック１３３（第２の回路ブロック）は、第２のノア型ダイナミック回路を構成する第３のＮ型ＭＯＳトランジスタ１９１−２、１９１−４、１９１−６を含む。また、回路ブロック１３２（第１の回路ブロック）は、図１３Ｂに示すように、データＢ１、Ｂ２、Ｂ３がそれぞれ入力される、第１のノア型ダイナミック回路を構成する第１のＮ型ＭＯＳトランジスタ１６１−２、１６１−４、１６１−６を含む。
【０１１３】
回路ブロック１３１、１３３において、ダミードレイン拡散領域ｄｍ、ソース拡散領域ｓ、およびダミーゲート電極が、他の回路ブロック１１１、１１２に対して縦方向に形成されている。また、回路ブロック１３２、１３４において、ドレイン拡散領域ｄ、ソース拡散領域ｓ、およびゲート電極も、他の回路ブロック１１１、１１２に対して縦方向に形成されている。ソース拡散領域ｓとイネーブル信号ＥＮが入力されないダミーゲート電極は、接地電位Ｇに共通に接続される。
【０１１４】
また、各回路ブロックの横方向の接続により、図１３Ｂに示すように、第１および第２のノア型ダイナミック回路１３５、１３６、１３７が構成される。
【０１１５】
図１３Ａにおいて、左側で隣接する他の回路ブロック１１１と第２の回路ブロック１３１との間の距離Ｌ１が、右側で隣接する他の回路ブロック１１２と第１の回路ブロック１３４との間の距離Ｌ２は、Ｌ１＜Ｌ２なる関係にある。これは、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が劣化する場合、そこに、ダミーとして設けられる第２の回路ブロックを配置することで、第１の回路ブロックにおけるトランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）を防止するためである。
【０１１６】
なお、本実施形態では、現在のところ、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、他の回路ブロックとの距離が狭い方にダミーの第２の回路ブロックを配置する場合について例示および説明した。しかし、将来的に、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、第１の回路ブロックと第２の回路ブロックの配置を入れ換えればよい。
【０１１７】
また、第４の実施形態と同様に、各回路ブロックの縦方向の外側に、さらにソース拡散領域ｓを設けることで、拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１１８】
以上のように、本実施形態によれば、拡散領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳトランジスタのドレインｄと、ダミーとして設けられる第２および複数の第３のＮ型ＭＯＳトランジスタのダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１１９】
（第６の実施形態）
次に、本発明の第６の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、１つの回路ブロック１４１として、縦型に配置するとともに、縦方向で隣接する２つの第１のノア型ダイナミック回路で１つの第２のノア型ダイナミック回路を兼用する構成について説明する。
【０１２０】
図１４Ａは、本発明の第６の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１４Ｂは、本発明の第６の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１４Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１２１】
図１４Ａにおいて、ソース拡散領域ｓ、データＡ１が入力されるゲート電極、ドレイン拡散領域ｄ１、データＢ１が入力されるゲート電極、ソース拡散領域ｓ、イネーブル信号ＥＮが入力されるゲート電極、ダミードレイン拡散領域ｄｍ、ダミーゲート電極、ソース拡散領域ｓ、データＡ２が入力されるゲート電極、ドレイン拡散領域ｄ１、データＢ２が入力されるゲート電極、ソース拡散領域ｓが、隣接する他の回路ブロック１１１、１１２に対して縦方向に順に形成されて回路ブロック１４１が構成され、ダミーゲート電極とソース拡散領域ｓは接地電位Ｇに共通に接続される。
【０１２２】
図１４Ｂにおいて、隣接する２つの第１のノア型ダイナミック回路の一方は、データＡ１が入力されるＮ型ＭＯＳトランジスタ１４２と、データＢ１が入力されるＮ型ＭＯＳトランジスタ１４３とで構成される。また、隣接する２つの第１のノア型ダイナミック回路の他方は、データＡ２が入力されるＮ型ＭＯＳトランジスタ１４４と、データＢ２が入力されるＮ型ＭＯＳトランジスタ１４５とで構成される。また、第２のノア型ダイナミック回路は、イネーブル信号ＥＮが入力されるＮ型ＭＯＳトランジスタ１４６で構成される。
【０１２３】
以上のように、本実施形態によれば、複数のデータが入力される隣接する２つの第１のノア型ダイナミック回路が、ダミーとして設けられる１つの第２のノア型ダイナミック回路を兼用することで、セル面積を低減することができるとともに、拡散領域の面積を大きくして、縮退を防止することが可能になる。
【０１２４】
なお、本発明の他の実施形態として、図１０に示すような遅延回路として機能するダミーの第２のノア型ダイナミック回路１９から供給されるクロックＣＬＫ３によって、ナンド型ダイナミック回路７が起動される回路では、図１０の補償回路１１を図１７に示すようなＰ型ＭＯＳトランジスタ１１ａ、１１ｂと、インバータ１１ｃ（第２のインバータ）とで構成することで、動作速度の高速化が可能になるとともに、グリッチの発生を抑えて、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる、という利点がある。
【０１２５】
つまり、第１のノア型ダイナミック回路１６の出力ノード６の信号ＮＯｏｕｔの電圧レベルが、インバータ１１ｃのスイッチング電圧より低くなると、インバータ１１ｃの出力信号が論理「Ｈ」レベルとなって、Ｐ型ＭＯＳトランジスタ１１ｂが遮断状態になり、図１８に示すように、第１のノア型ダイナミック回路１６の出力信号ＮＯｏｕｔおよび第２のノア型ダイナミック回路１９の出力信号ＤＮＯｏｕｔのスリューレートは急峻になる。
【０１２６】
よって、ナンド型ダイナミック回路７の出力信号ＮＡｏｕｔのリーク電流（貫通電流）が削減され、その出力信号ＮＡｏｕｔの電圧レベルが高電圧に保持され、次段のインバータ９（第１のインバータ）の出力信号ＷＬが論理「Ｌ」レベルに保持され易くなる。このように、ダミーの遅延回路とカップリング容量の補償回路とを好適に組み合わせることによって、ワード線１０の信号ＷＬにおけるグリッチを更に効果的に抑えることができる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、ノア型ダイナミック回路にナンド型ダイナミック回路を接続した方式で、動作速度を高速化し、動作の安定化および低消費電力化を図るとともに、微細化プロセスによってトランジスタ特性の劣化が生じない半導体集積回路を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の一構成例を示す回路図
【図２】 図１の各部信号のタイミングチャート
【図３】 図１の補償回路の他の構成例を示す回路図
【図４】 本発明の第１の実施形態における一致検出回路の構成を示す回路図
【図５】 本発明の第１の実施形態に係る半導体集積回路の変形例を示す回路図
【図６】 本発明の第２の実施形態に係る半導体集積回路の一構成例を示す回路図
【図７】 図１のナンド型ダイナミック回路の他の構成例を示す回路図
【図８】 本発明の第１の実施形態における正帰還回路の構成を示す回路図
【図９Ａ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、補償回路がない場合の各部信号の遷移状態を示す波形図
【図９Ｂ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、図１の補償回路１１を設けた場合の各部信号の遷移状態を示す波形図
【図９Ｃ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、図３の補償回路１２を設けた場合の各部信号の遷移状態を示す波形図
【図１０】 本発明の第３の実施形態に係る半導体集積回路の構成例を示す回路図
【図１１Ａ】 本発明の第４の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１１Ｂ】 本発明の第４の実施形態に係る半導体集積回路の構成例を示す回路図
【図１２Ａ】 本発明の第４の実施形態に係る半導体集積回路の回路配置の変形例を部分的に示す平面図
【図１２Ｂ】 本発明の第４の実施形態に係る半導体集積回路の構成の変形例を示す回路図
【図１３Ａ】 本発明の第５の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１３Ｂ】 本発明の第５の実施形態に係る半導体集積回路の構成例を示す回路図
【図１４Ａ】 本発明の第６の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１４Ｂ】 本発明の第６の実施形態に係る半導体集積回路の構成例を示す回路図
【図１５】 本発明の第１の実施形態に係る半導体集積回路の変形例を示す回路図
【図１６】 本発明の第１の実施形態に係る半導体集積回路の更なる変形例を示す回路図
【図１７】 本発明の他の実施形態に係る半導体集積回路における補償回路の構成を示す回路図
【図１８】 図１７の補償回路を用いた場合における各部信号のタイミングチャート
【符号の説明】
１ 半導体集積回路
２、１６ ノア型ダイナミック回路
３、３ａ、３ｂ クロック線
４ ノア型ダイナミック回路の入力部
５ アドレス線
６ ノア型ダイナミック回路の出力ノード（第１の出力ノード）
７、１７ ナンド型ダイナミック回路
８ ナンド型ダイナミック回路の出力ノード（第２の出力ノード）
９、１４ インバータ
１０ ワード線
１１、１２ 補償回路
１３ 一致検出回路
１５、１９ 第２のノア型ダイナミック回路
１６ｂ ２入力ナンド回路（スイッチ回路）
１８ 正帰還回路
２０、２０’、１４１ 回路ブロック
１１１、１１２ 隣接する他の回路ブロック
１３１、１３３ 第２の回路ブロック
１３２、１３４ 第１の回路ブロック
ＣＬＫ１ 第１のクロック
ＣＬＫ２ 充電用クロック（第２のクロック）
ＣＬＫ３ 放電用クロック（第２のクロック）
【発明の属する技術分野】
本発明は、メモリ回路等のデコーダ回路や一致検出回路に用いられるダイナミック型半導体集積回路に関し、特にノア（ＮＯＲ）型ダイナミック回路にナンド（ＮＡＮＤ）型ダイナミック回路を接続した半導体集積回路の高速化技術に関する。また、本発明は、かかる半導体集積回路においてトランジスタの特性劣化を防止する回路配置技術に関する。
【０００２】
【従来の技術】
クロックで同期をとるメモリ回路等のデコーダ回路について、高速化を実現するには、スタティックな構成をとるデコーダ回路の論理段数及びゲート容量を削減するため、ナンド型ダイナミック回路が用いられていた。また、変換索引バッファ（ＴＬＢ：Translation Lookaside Buffer）やキャッシュのタグ部の比較部などに用いられる、複数のデータ同士を比較し一致しているかを検出する一致検出回路などでは、高速化のため、電圧差を比較する差動型のセンスアンプ方式が用いられていた。例えば、特開平８−５２８２８５号公報、特開２０００−２５１４７９号公報などのような回路方式である。以上で述べた回路は、クロックの論理「Ｈ」レベル期間または「Ｌ」レベル期間のみ、データを保持するラッチタイプの回路である。
【０００３】
クロックの１周期中、デコーダ回路や一致検出回路の出力データを保持するフリップフロップタイプで高速化を実現する回路例としては、IEEE JURNAL OF SOLID-STATE CIRCUITS, VOL.SC-22,No.5, OCTOBER 1987に載っている「A True Single-Phase-Clock Dynamic CMOS Circuit Technique」（YUAN JI-REN et.al.）やIEEE JURNAL OF SOLID-STATE CIRCUITS, VOL.34. NO.5, MAY 1999に載っている「A New Family of Semidynamic and Dynamic Flip-Flops with Embedded Logic for High-Performance Processors」（Fabian Klass et.al.）に記載されているようなものがある。
【０００４】
【発明が解決しようとする課題】
上記従来の構成の場合、半導体の微細化に伴い、ナンド型ダイナミック回路のみでは、電源電圧の低電圧化により、高速化を維持するには、直列段数に制限が生じる。また、YUAN JI-REN et.al.やFabian Klass et.al.による、ノア型ダイナミック回路の出力にナンド型ダイナミック回路を接続する方式では、ノア型ダイナミック回路の入力素子が論理「Ｌ」レベルであると、クロックが論理「Ｌ」レベルから論理「Ｈ」レベルに遷移する期間は、ノア型ダイナミック回路の出力ノードはフローティング状態となり、次段のナンド型ダイナミック回路の出力が論理「Ｌ」レベルになり、ノア型ダイナミック回路の出力ノードとナンド型ダイナミック回路との間に生じるカップリング容量が電荷を保持するため、ノア型ダイナミック回路の出力電圧が低下し、動作速度が悪化するという問題があった。
【０００５】
また、一致検出回路で、アナログ素子を用いる方式では、微細化のスケーリング則により、デバイス面積を縮小すると素子の特性ばらつきが増大し、動作が不安定になる。一方、素子の動作を安定化させると、デバイスの面積増大によって、配線などが長くなり、高速化が困難になる。
【０００６】
ところで、半導体の微細化に伴って別の問題が生じる。すなわち、各トランジスタ間または各回路ブロック間を分離するために、半導体基板に浅いトレンチ分離領域（ＳＴＩ：Shallow Trench Insulator）を形成する際に、ＭＯＳ型トランジスタのソースまたはドレインを構成する拡散領域の特性である分子構造の格子定数が歪むということが現在のところ問題となっている。これにより、ＳＴＩに近い領域に形成されるトランジスタの拡散領域にストレスがかかり、電荷移動度が低下し、電流能力（Ｉｄｓ）が低下し、閾値電圧（Ｖｔｈ）が上昇することになる。つまり、ＳＴＩに近いトランジスタ、トランジスタ−トランジスタ間の拡散容量部の間隔が狭いトランジスタは特性が劣化することになる。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ノア型ダイナミック回路にナンド型ダイナミック回路を接続した方式で、高速化を実現するとともに、ナンド型ダイナミック回路の出力に生じるグリッチをなくし、安定な動作と低消費電力化を実現し、また微細化プロセスによってトランジスタの特性劣化が生じない半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の出力ノードが電荷を保持している状態で、第２の出力ノードが電荷を放電した時に生ずる、第１の出力ノードと第２の出力ノードとの間に形成されるカップリング容量による第１の出力ノードの電圧低下を補償する補償回路とを備えたことを特徴とする。
【０００９】
この構成によれば、すべてスタティック回路で構成したデコーダに比べ、論理段数が削減される。また、ナンド型ダイナミック回路により、スタティックなナンド回路を設けた場合よりも、第２のクロックが入力されるゲートの負荷容量、またはノア型ダイナミック回路の出力ノードに接続されるナンド型ダイナミック回路のゲートの負荷容量が削減される。さらに、補償回路によって、ノア型ダイナミック回路の出力ノードの電圧低下を補償することで、動作速度を高速化することができる。
【００１０】
第１の半導体集積回路において、補償回路は、第２の出力ノードの電荷が放電された場合、第１の出力ノードに電荷を充電するフィードバック回路を備えることが好ましい。
【００１１】
この構成によれば、ナンド型ダイナミック回路の出力ノードの信号が論理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、カップリング容量による電圧低下を補償して、ノア型ダイナミック回路の出力ノードの電圧レベルを上昇させることができ、高速化が実現できる。
【００１２】
第１の半導体集積回路において、ノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、第１の複数のデータがそれぞれのゲートに供給され、それぞれのソースに第１のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに第１のＰ型ＭＯＳトランジスタのドレインが接続されて第１の出力ノードを成す第２の複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００１３】
この構成によれば、各トランジスタの直列段数は２段以下となり、低電圧でも、高速化が実現できる。
【００１４】
第１の半導体集積回路において、補償回路は、ゲートがナンド型ダイナミック回路の第２の出力ノードに接続され、ソースが電源に接続され、ドレインがノア型ダイナミック回路の第１の出力ノードに接続されたＰ型ＭＯＳトランジスタを具備することが好ましい。
【００１５】
この構成によれば、Ｐ型ＭＯＳトランジスタが、論理「Ｈ」レベルから「Ｌ」レベルに遷移する、ナンド型ダイナミック回路の出力ノードの信号を受けて、ノア型ダイナミック回路の出力ノードを充電することで、カップリング容量による電圧低下を補償して、ノア型ダイナミック回路の出力ノードの電圧レベルを上昇させることができ、高速化が実現できる。
【００１６】
第１の半導体集積回路において、補償回路は、ナンド型ダイナミック回路の第２の出力ノードが入力端子に接続されたインバータと、ゲートがインバータの出力端子に接続され、ソースおよびドレインがノア型ダイナミック回路の第１の出力ノードに共通接続されたＮ型ＭＯＳトランジスタを具備することが好ましい。
【００１７】
この構成によれば、カップリング容量によるノア型ダイナミック回路の出力ノードの電圧低下を補償することができるとともに、インバータのファンインとファンアウトの比率を小さくすることで、インバータの出力電圧のスリューレートを非常に急峻にすることができ、瞬時にノア型ダイナミック回路の出力ノードの電圧を昇圧することができ、更なる高速化を実現することができる。
【００１８】
前記の目的を達成するため、本発明に係る第２の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路とを備え、第１のクロックと第２のクロックは同相であること、または、第１のクロックと第２のクロックは同一であり、第１および第２のクロックの立ち上がり時間が、ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする。
【００１９】
第２の半導体集積回路において、第２のクロックは、供給開始と停止の制御が行われることが好ましい。
【００２０】
上記の構成によれば、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、ナンド型ダイナミック回路の出力に生じるグリッチをなくし、１系統のクロックのみで、安定な動作と低消費電力化が可能となる。
【００２１】
第２の半導体集積回路は、第２のノア型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータを備え、第２のノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが接地された第３のＮ型ＭＯＳトランジスタと、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、１つのゲートが電源に接続され、残りのゲートが接地され、それぞれのソースに第３のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに第２のＰ型ＭＯＳトランジスタのドレインが接続されて第３の出力ノードを成す第４の複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。この場合、第４の複数のＮ型ＭＯＳトランジスタのうちゲートが電源に接続されたＮ型ＭＯＳトランジスタは、例えば物理配置上、インバータの入力端子から最も遠い位置にある。
【００２２】
この構成によれば、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、安定な動作と低消費電力化が可能となる。
【００２３】
第１および第２の半導体集積回路において、ノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力するスイッチ回路と、スイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００２４】
この構成によれば、通常のノア型ダイナミック回路に比べて、ジャンクション容量と配線が不要となり、更に、直列段数が削減され、より低電圧でも高速動作させることができる。
【００２５】
第１および第２の半導体集積回路は、一致検出回路を備え、一致検出回路は、第２の複数のデータおよび第３の複数のデータがそれぞれ１つずつ入力され、データが一致するか否かを検出し、その検出結果を第１の複数のデータとして出力することを特徴とする。
【００２６】
この構成によれば、半導体集積回路に高速動作が可能な一致検出回路を容易に実現することができる。
【００２７】
第１および第２の半導体集積回路において、第２のクロックは、ナンド型ダイナミック回路の第２の出力ノードを充電するクロックと、第２の出力ノードを放電するクロックとからなり、充電するクロックは、第１のクロックと同一で、放電するクロックの立ち上がり時間は、ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことが好ましい。
【００２８】
この構成によれば、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、安定な動作と低消費電力化が可能となり、更に高速化が実現される。
【００２９】
第１および第２の半導体集積回路において、ナンド型ダイナミック回路は、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第２の出力ノードに電荷を充電し、第２のクロックの半周期期間に、第２の出力ノードの電荷を保持することが好ましい。
【００３０】
この構成は、ＳＲＡＭ等ラッチ構成を特徴とする回路方式に適する。
【００３１】
第１および第２の半導体集積回路は、インバータが縦続接続され、最終段のインバータの出力端子が初段のインバータの入力端子およびナンド型ダイナミック回路の第２の出力ノードに接続された正帰還回路を備え、正帰還回路は、第２のクロックの１周期期間、第２の出力ノードの電荷を保持することが好ましい。
【００３２】
この構成は、フリップフロップ構成を特徴とする回路方式に適する。
【００３３】
第１および第２の半導体集積回路において、第１のクロックと第２のクロックは、デューティー比が異なり、且つ電圧レベルが共にノア型ダイナミック回路およびナンド型ダイナミック回路の動作電圧よりも低いことが好ましい。
【００３４】
この構成によれば、クロックの低振幅化が可能となり、低消費電力化を実現できる。
【００３５】
第１および第２の半導体集積回路は、第２のノア型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータを備え、第２のノア型ダイナミック回路は、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力するスイッチ回路と、スイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第３のＰ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第４のＮ型ＭＯＳトランジスタとを具備することが好ましい。
【００３６】
この構成によれば、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる。
【００３７】
前記の目的を達成するため、本発明に係る第３の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ、Ｂ、Ｃ、Ｄ）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロック（ＣＬＫ３）を供給するインバータとを備え、第１のノア型ダイナミック回路を構成する複数の第１のＮ型ＭＯＳトランジスタと、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、１つの回路ブロックとして半導体基板に形成されるとともに、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成され、１つの回路ブロックにおいて、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのうち、いずれか一方のドレインを構成する拡散領域が外側に形成されることを特徴とする。
【００３８】
第３の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって拡散領域の特性が劣化する場合、第２のＮ型ＭＯＳトランジスタまたは複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されるか、または隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって拡散領域の特性が良化する場合、複数の第１のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されることが好ましい。
【００３９】
上記の構成によれば、ＳＴＩを形成した際に拡散領域の特性が劣化する場合、ダミーとして設けられる第２または第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域（ダミードレインｄｍ）を外側に形成することで、トランジスタ特性の劣化を補償し、またはＳＴＩを形成した際に拡散領域の特性が良化する場合、複数の第１のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域（ｄ）を外側に形成することで、トランジスタ特性を向上させることができる。これにより、グリッチの発生の防止と、更なる低消費電力化を良好なトランジスタ特性で実現することができる。また、ダミーとして設ける第２または第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数を削減し、セル面積を低減することができる。
【００４０】
第３の半導体集積回路において、複数の第１のＮ型ＭＯＳトランジスタ、または第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることが好ましい。
【００４１】
この構成によれば、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数は、複数のデータＡ、Ｂ、Ｃ、Ｄが入力される、複数の第１のＮ型ＭＯＳトランジスタのゲート数と同じになるが、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００４２】
前記の目的を達成するため、本発明に係る第４の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２；Ａ３、Ｂ３）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロック（ＣＬＫ３）を供給するインバータとを備え、第１のノア型ダイナミック回路を構成する複数の第１のＮ型ＭＯＳトランジスタが構成される第１の回路ブロックと、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタが構成される第２の回路ブロックとが、それぞれ、隣接する他の回路ブロックに対して、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが縦方向に順に形成され、且つ第１の回路ブロックと第２の回路ブロックとが横方向に交互に等間隔で半導体基板に形成され、隣接する他の回路ブロックとの距離に応じて、第１の回路ブロックと第２の回路ブロックとの配置を異ならせたことを特徴とする。
【００４３】
この構成によれば、拡散領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳトランジスタのドレインｄと、ダミーとして設けられる第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタのダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００４４】
第４の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって第１または第２の回路ブロックにおける拡散領域の特性が劣化する場合、第１および第２の回路ブロックのうち隣接する他の回路ブロックとの距離が短い方に第２の回路ブロックを配置することが好ましい。
【００４５】
この構成によれば、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによって拡散領域の特性が劣化する場合、そこに、ダミーとして設けられる第２の回路ブロックを配置することで、複数のデータが入力される第１の回路ブロックにおける拡散領域の特性の劣化を防止することができる。
【００４６】
または、第４の半導体集積回路において、隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域（ＳＴＩ）によって第１または第２の回路ブロックにおける拡散領域の特性が良化する場合、第１および第２の回路ブロックのうち隣接する他の回路ブロックとの距離が長い方に第２の回路ブロックを配置することが好ましい。
【００４７】
この構成によれば、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによって拡散領域の特性が良化する場合、そこに、複数のデータが入力される第１の回路ブロックを配置し、他の回路ブロックとの間隔が広い位置に、ダミーとして設けられる第２の回路ブロックを配置することで、第１の回路ブロックにおける拡散領域の特性を向上させることが可能になる。
【００４８】
また、第４の半導体集積回路において、第１および第２の回路ブロックにおける縦方向で外側のドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることが好ましい。
【００４９】
この構成によれば、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【００５０】
前記の目的を達成するため、本発明に係る第５の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロックおよび第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から第２のクロックを供給するインバータとを備え、複数の第１のノア型ダイナミック回路のうち、隣接する他の回路ブロックに対して縦方向で隣接する２つの第１のノア型ダイナミック回路のそれぞれを構成する複数の第１のＮ型ＭＯＳトランジスタは、複数の第２のノア型ダイナミック回路のうち１つの第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタを兼用して、１つの回路ブロックとして半導体基板に形成されるとともに、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して縦方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成されることを特徴とする。
【００５１】
この構成によれば、複数のデータが入力される隣接する２つの第１のノア型ダイナミック回路が、ダミーとして設けられる１つの第２のノア型ダイナミック回路を兼用することで、セル面積を低減することができるとともに、拡散領域の面積を大きくして、縮退を防止することが可能になる。
【００５２】
前記の目的を達成するため、本発明に係る第６の半導体集積回路は、第１のクロック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ［０−４］）が入力され、第１のクロックの立ち上がりから立ち下がりまでの期間、または第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、第１の複数のデータがすべて一致する場合、第１の出力ノードの電荷を保持し、第１の複数のデータのうち少なくとも１つが不一致の場合、第１の出力ノードの電荷を放電するために、第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と第１の複数のデータが入力され、第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、複数のデータを選択出力する第１のスイッチ回路と、第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが第１のＰ型ＭＯＳトランジスタのドレインに接続されて第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号が入力され、第２のクロックの立ち上がりから立ち下がりまでの期間、または第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、第１の出力ノードの電荷が保持された場合、第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、第１のノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、電源電位を選択出力する第２のスイッチ回路と、第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給する第１のインバータと、第１の出力ノードが電荷を保持している状態で、第２の出力ノードが電荷を放電した時に生ずる、第１の出力ノードと第２の出力ノードとの間に形成されるカップリング容量による第１の出力ノードの電圧低下を補償する補償回路とを備え、補償回路は、ゲートが第２の出力ノードに接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、ソースが第３のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが第１の出力ノードに接続された第４のＰ型ＭＯＳトランジスタと、入力端子が第４のＰ型ＭＯＳトランジスタのドレインに接続され、出力端子が第４のＰ型ＭＯＳトランジスタのゲートに接続された第２のインバータとを具備したことを特徴とする。
【００５３】
この構成によれば、カップリング容量による第１のノア型ダイナミック回路の出力ノードの電圧低下を補償する補償回路と、ダミーの遅延回路として機能する第１のノア型ダイナミック回路とを設けることで、動作速度の高速化が可能になるとともに、ナンド型ダイナミック回路の電源−接地間の電流経路が遮断され、リーク電流を防止して、グリッチの発生を防止することができ、ノア型ダイナミック回路の出力ノードの負荷容量が大きい場合でも、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる。
【００５４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００５５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の一構成例を示す回路図である。図１において、１はＳＲＡＭメモリにおけるロウデコーダの１つのロウ構成を示している。２は、クロック線３のクロック（第１のクロック：ＣＬＫ１）で同期がとられるノア型ダイナミック回路であり、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆとＰ型ＭＯＳトランジスタ２ｇから構成されている。４はノア型ダイナミック回路２の入力部であり、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅのゲートと５ビットのアドレス線［０−４］５とを接続している。６はノア型ダイナミック回路２の出力ノードであり、ナンド型ダイナミック回路７に接続されている。ナンド型ダイナミック回路７は、クロック線３ａ、３ｂのクロック（第２のクロック：ＣＬＫ２、ＣＬＫ３）で同期がとられ、クロックＣＬＫ２に従って、ナンド型ダイナミック回路７の出力ノード８に電荷がプリチャージされ、クロックＣＬＫ３に従って、ナンド型ダイナミック型回路７の出力ノード８の電荷がディスチャージされる。
【００５６】
ナンド型ダイナミック回路７の出力ノード８はインバータ９に接続されており、インバータ９の出力端子はメモリのワード線１０に接続される。また、１１は補償回路であり、出力ノード８の信号を入力とし、出力信号を出力ノード６に供給する。補償回路１１は、Ｐ型ＭＯＳトランジスタ１１ａで構成され、Ｐ型ＭＯＳトランジスタ１１ａのゲートに出力ノード８の信号が入力され、そのソースは電源ＶＤＤに接続され、そのドレインから出力ノード６に出力信号を供給する。
【００５７】
図２は、図１の構成における各部信号のタイミングチャートであり、クロック線３のクロックＣＬＫ１、クロック線３ａのクロックＣＬＫ２、クロック線３ｂのクロックＣＬＫ３、アドレス線［０−４］５のアドレス信号ＡＤＲ［０−３］、ＡＤＲ［４］、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ、およびワード線１０の信号ＷＬの遷移を示す。
【００５８】
次に、図１および図２を用いて、本実施形態による半導体集積回路の動作について説明する。クロックＣＬＫ１の第１周期目は、ワード線１０の信号ＷＬが確定されていない状態にある。第１周期目に入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期間中に、アドレス信号ＡＤＲ［０−３］が論理「Ｌ」レベル、アドレス信号［４］が論理「Ｈ」レベルで確定した後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｌ」レベルに遷移する。ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔはそのまま論理「Ｈ」レベルを保持し、ワード線１０の信号ＷＬは論理「Ｌ」レベルになる。
【００５９】
クロックＣＬＫ１の第２周期目は、ワード線１０の信号ＷＬが確定する状態である。第２周期目に入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期間中、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、およびナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔは、トランジスタ２ｇにより論理「Ｈ」レベルに充電されている。次に、入力部４のアドレス信号ＡＤＲ［０−４］がすべて０Ｖで確定した後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｈ」レベルを保持し、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔは論理「Ｌ」レベルに遷移し、ワード線１０の信号ＷＬは論理「Ｈ」レベルになる。
【００６０】
次に、補償回路１１の役割について説明する。ここで、Ｐ型ＭＯＳトランジスタ１１ａを設けない場合、ワード線１０が活性化される際にトランジスタ２ｇがオフになるので、ノア型ダイナミック回路２の出力ノード６は、フローティング状態となっており、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｌ」レベルへ遷移する際、ノア型ダイナミック回路の出力ノード６とナンド型ダイナミック回路７の出力ノード８との間のミラー容量の効果により、出力ノード６の電圧レベルが低下し、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベルから「Ｌ」レベルに遷移する時間が長くなってしまう。しかし、本実施形態のように、補償回路１１としてＰ型ＭＯＳトランジスタ１１ａを設けることで、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、出力ノード６の電圧レベルを上昇させ、遷移時間が長くならず、高速化を実現することができる。
【００６１】
以上のようなダイナミック回路の構成をとることにより、すべてスタティック回路で構成したデコーダ回路に比べ、論理段数を削減することができる。
【００６２】
また、ナンド型ダイナミック回路７により、スタティックなナンド回路を設けた場合よりもゲートの負荷が削減される。
【００６３】
更に、各トランジスタの直列段数は２段以下となり、低電圧でも、高速化が実現できる。
【００６４】
図３は、補償回路の他の構成例を示す回路図である。図３では、図１のＰ型ＭＯＳトランジスタ１１ａで補償回路１１を構成する代わりに、インバータ１２ａとＮ型ＭＯＳトランジスタ１２ｂで補償回路１２を構成し、Ｎ型ＭＯＳトランジスタ１２ｂのソースとドレインをノア型ダイナミック回路２の出力ノード６に接続し、ナンド型 ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔをインバータ１２ａで反転して、Ｎ型ＭＯＳトランジスタ１２ｂのゲートに供給している。
【００６５】
この補償回路１２の構成によれば、Ｐ型ＭＯＳトランジスタ１１ａよりも高速に、ノア型ダイナミック回路２の出力ノード６の電圧低下を補償することができる。その理由を次に説明する。Ｐ型ＭＯＳトランジスタ１１ａを用いた場合は、Ｐ型ＭＯＳトランジスタ１１ａのゲート電圧とＰ型ＭＯＳトランジスタ１１ａに流れる電流で、出力ノード６の電圧低下を補償するため、その補償量は出力ノード８の信号ＮＡｏｕｔのスリューレートに依存することになる。しかし、図３の構成では、インバータ１２ａのファンインとファンアウトの比率を小さくすることにより、インバータ１２ａの出力のスリューレートを非常に急峻にすることができ、瞬時にノア型ダイナミック回路２の出力ノード６の電圧を昇圧することができる。
【００６６】
さらに、この補償回路１２のインバータ１２ａの入力端子を、Ｎ型ＭＯＳトランジスタ２ｆのドレインに接続し、Ｎ型ＭＯＳトランジスタ１２ｂのソースおよびドレインを出力ノード６に接続すれば、Ｎ型ＭＯＳトランジスタ２ｆのドレインと出力ノード６との間のカップリング容量による出力ノード6の電圧低下を低減することが可能となる。
【００６７】
なお、Ｎ型ＭＯＳトランジスタ１２ｂをＰ型ＭＯＳトランジスタに変更しても、効果はやや小さいが同じ目的を達成できる。
【００６８】
この場合、更にもう１つのＰ型ＭＯＳトランジスタＡを配置し、Ｐ型ＭＯＳトランジスタＡのソースを電源に接続し、Ｐ型ＭＯＳトランジスタＡのドレインをＮ型ＭＯＳトランジスタ２ｆのドレインに接続し、Ｐ型ＭＯＳトランジスタＡのゲートにクロックＣＬＫ１を供給することにより、クロックＣＬＫ１が論理「Ｌ」レベルである期間、Ｎ型ＭＯＳトランジスタ２ｆのドレインは論理「Ｈ」になるので、インバータ１２ａのリーク電流をなくすことができる。
【００６９】
また、アドレスのビット数が多く、ノア型ダイナミック回路２の出力負荷が非常に大きく、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり時間が、クロック線３ｂに供給されるクロックＣＬＫ３の立ち上がり時間よりも長いと、ナンド型ダイナミック回路７の出力ノード８のリーク電流により、ナンド型ダイナミック回路７の出力レベルが低下し、最悪の場合、ワード線１０の信号ＷＬにグリッチが発生し、ＳＲＡＭなどロウデコーダを多数搭載する構成では、ワード線の多重選択などの誤動作が生じることになる。しかし、クロックＣＬＫ３の立ち上がり時間を、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり時間よりも長くすることにより、ナンド型ダイナミック回路７の出力ノード８のリーク電流を防止し、ワード線１０の信号ＷＬのグリッチを削減することができる。
【００７０】
ここで、図９Ａ、図９Ｂおよび図９Ｃを参照して、図１の補償回路１１または図３の補償回路１２を用いた場合に、回路動作の高速化が図れることを回路シミュレーションデータに基づいて検証する。図９Ａは補償回路がない場合、図９Ｂは補償回路１１を設けた場合、図９Ｃは補償回路１２を設けた場合に、ワード線１０が活性化する状態を時間拡大して、ノア型ダイナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ、およびワード線１０の信号ＷＬの遷移状態を示している。
【００７１】
なお、シミュレーション条件は次のように設定した。図１および図３において、すべてのＮ型ＭＯＳトランジスタの単位幅当たりの飽和電流を３８０μＡ／μｍ、そのしきい値電圧を３００ｍＶ、すべてのＰ型ＭＯＳトランジスタの単位幅当たりの飽和電流を１６０μＡ／μｍ、そのしきい値電圧を−３００ｍＶ、電源電圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャンネル長を０．１２μｍとした。
【００７２】
また、図１において、Ｎ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆのチャンネル幅を２μｍ、Ｐ型ＭＯＳトランジスタ２ｇのチャンネル幅を１μｍ、Ｎ型ＭＯＳトランジスタ７ａ、７ｂのチャンネル幅を４μｍ、Ｐ型ＭＯＳトランジスタ７ｃのチャンネル幅を２μｍ、インバータ９を構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのチャンネル幅をそれぞれ８μｍおよび４μｍ、出力ノード６、８の負荷容量を３ｆＦ、ワード線１０の負荷容量を２００ｆＦとした。
【００７３】
また、図３において、インバータ１２ａ構成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのチャンネル幅をそれぞれ１．２μｍおよび０．３μｍ、Ｐ型ＭＯＳトランジスタ１２ｂのチャンネル幅を２μにした。
【００７４】
以上のような設定条件で回路シミュレーションを行なった結果、図９Ａに示すように、補償回路がない場合には、出力ノード６の信号ＮＯｏｕｔの電圧レベルが低下して、ワード線１０の信号ＷＬが、ワード線１０に接続されるトランジスタのスイッチング電圧（０．６５Ｖ）にまで立ち上がる時間が遅くなっていた。しかし、図１の補償回路１１を設けることで、図９Ｂに示すように、補償回路がない場合に比べて、ワード線１０の信号ＷＬの立ち上がり時間が約１０ｐｓｅｃ速くなり、図３の補償回路１２を設けることで、図９Ｃに示すように、さらに約１０ｐｓｅｃ速くなることが検証できた。本実施形態によれば、約３００ｐｓｅｃのアクセス速度、すなわち３ＧＨｚの動作周波数を、約２０ｐｓｅｃの立ち上がり時間の改善で３．２２ＧＨｚまで高速化することができた。
【００７５】
なお、例えば、ワード線１０の負荷容量を１０倍にすると遅延時間も１０倍となり、本実施形態の補償回路による効果がさらに顕著となる。
【００７６】
図５は、本実施形態による半導体集積回路の変形例を示す回路図である。図５では、図１に示した構成に加えて、ノア型ダイナミック回路２と同じ構成を有し、同じクロックＣＬＫ１が入力されるノア型ダイナミック回路１５と、そのノア型ダイナミック回路１５の出力ノード１５ｈに入力端子が接続され、出力端子からクロック線３ｂにクロックＣＬＫ３を供給するインバータ１４とを設けている。
【００７７】
また、図５に示す半導体回路の活性化時に、ノア型ダイナミック回路１５の入力部１５ｉであるが、複数あるポートの内、１つのポート１５ｉａのみに、Ｎ型ＭＯＳトランジスタのしきい値以上の電圧（図５では、電源ＶＤＤ）が供給され、その他のポート１５ｉｂは接地されており、その１つのポート１５ｉａは、物理配置上遠くにあるので、インバータ１４への入力信号のスリューレートが最も小さくなるポートである。
【００７８】
上記の構成をとることにより、クロックＣＬＫ１が立ち上ると、出力ノード１５ｈの信号は論理「Ｌ」レベルに遷移し、インバータ１４によりクロックＣＬＫ３は立ち上るが、ノア型ダイナミック回路１５はノア型ダイナミック回路２と同等の出力負荷を有しているため、ノア型ダイナミック回路２の出力信号ＮＯｏｕｔの遷移時間は、最悪でも、ノア型ダイナミック回路１５の出力信号の遷移時間と同じかそれよりも長くなる。その結果、ナンド型ダイナミック回路７の電源−接地間の電流経路は遮断され、リーク電流が防止されて、ワード線１０の信号ＷＬのグリッチを削減することができる。
【００７９】
また、ノア型ダイナミック回路２の出力負荷が非常に大きい場合でも、クロックＣＬＫ１のみで動作可能であるので、クロックＣＬＫ１とクロックＣＬＫ３の遅延差をバッファなどで生成するよりも高精度であり、レーシングエラーも起きにくい構成が可能となる。
【００８０】
なお、ポート１５ｉａについては、物理配置上の距離により、インバータ１４への入力信号のスリューレートが最も小さくなるポートでなくても、出力ノード６の信号ＮＯｏｕｔが確定した後にクロックＣＬＫ３が立ち上れば、どのポートをＮ型ＭＯＳトランジスタのしきい値以上の電圧に接続しても良い。
【００８１】
なお、本実施形態では、ロウデコーダを中心に本発明の構成を説明したが、図４に示すように、Ｎ型ＭＯＳトランジスタ１３ａ、１３ｃおよびＰ型ＭＯＳトランジスタ１３ｂ、１３ｄからなり、２対のデータ群（ＤＡＴＡ２とＤＡＴＡＢ２、ＤＡＴＡ３とＤＡＴＡＢ３）の一致検出を行った出力信号ＤＡＴＡ１をノア型ダイナミック回路２の入力部４に供給することにより、一致検出回路１３を容易に構成することができ、上記で説明したように同様な効果を得ることができる。
【００８２】
また、図７は、図１で示したナンド型ダイナミック回路７の他の構成例であるナンド型ダイナミック回路１７の構成を示す回路図である。
【００８３】
図７において、ナンド型ダイナミック回路１７は、ノア型ダイナミック回路２の出力ノード６がゲートに接続されるＰ型ＭＯＳトランジスタ１７ｂおよびＮ型ＭＯＳトランジスタ１７ｃと、クロックＣＬＫ３がゲートに入力されるＮ型ＭＯＳトランジスタ１７ａが直列接続されて成る。Ｐ型ＭＯＳトランジスタ１７ｂのソースは電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ１７ｂのドレインとＮ型ＭＯＳトランジスタ１７ａのドレインが共通接続されて、ナンド型ダイナミック回路１７の出力ノード８をなし、Ｎ型ＭＯＳトランジスタ１７ｃのソースが接地され、Ｎ型ＭＯＳトランジスタ１７ｃのドレインとＮ型ＭＯＳトランジスタ１７ａのソースが接続されている。
【００８４】
なお、本実施形態で示したデコード回路または一致検出回路にナンド型ダイナミック回路１７を用いた場合、クロックＣＬＫ１およびクロックＣＬＫ３の電圧レベルは、ナンド型ダイナミック回路１７およびノア型ダイナミック回路２の動作電圧よりも低くても動作が可能となる。
【００８５】
その理由を次に説明する。クロックＣＬＫ１の論理「Ｈ」レベルの電圧値が低くても、ノア型ダイナミック回路２では、プリチャージするＰ型ＭＯＳトランジスタ２ｇの能力が弱く、クロックＣＬＫ１の論理「Ｈ」レベルの期間が短ければ、ナンド型ダイナミック回路１７のスイッチングレベルに影響を与えないからである。また、ナンド型ダイナミック回路１７において、クロックＣＬＫ３は、電荷をディスチャージする役目しかないので、Ｎ型ＭＯＳトランジスタ１７のしきい値レベルさえ越えればよいからである。
【００８６】
以上のように、図７のナンド型ダイナミック回路１７を用いることで、クロックを低振幅にすることができ、充放電エネルギーが削減され、半導体集積回路の低消費電力化が可能となる。
【００８７】
また、図８に示すように、インバータ１８ａおよび１８ｂを２段カスケード接続した正帰還回路１８をナンド型ダイナミック回路の出力ノード８に接続することにより、クロックＣＬＫ３の１周期期間、ナンド型ダイナミック回路の出力ノード８の信号ＮＡｏｕｔは保持され、フリップフロップの機能を持たせることが可能となる。
【００８８】
また、図１５に示すように、ノア型ダイナミック回路２の出力ノード６にナンド型ダイナミック回路７の入力ゲートを接続し、さらにナンド型ダイナミック回路７の出力ノード８に図７に示すナンド型ダイナミック回路１７の入力ゲートを接続し、ナンド型ダイナミック回路１７の出力ノード８ａに図８に示す正帰還回路１８を接続する構成とすることもできる。この構成によれば、ノア型ダイナミック回路２へのアドレス信号ＡＤＲ［０−４］を１周期保持するフリップ・フロップ回路として機能するので、アドレス信号ＡＤＲ［０−４］が、クロックＣＬＫ１の論理「Ｈ」レベル期間で変化しても、ワード線１０の信号ＷＬは変化することはない。つまり、ホールドエラーが先ほど述べた回路構成よりも良化する。
【００８９】
また、クロック信号の振幅レベルが低く、アドレス信号ＡＤＲ［０−４］の電圧レベルが電源電圧よりも低い場合や高い場合でも、一種のレベルシフタとして機能し、動作可能となる。
【００９０】
さらに、図１６に示すような回路構成とすることで、クロックＣＬＫ１の負荷容量を低減し、図１５に示す回路と同様な利点に加えて、更なる低省電力化が可能となる。
【００９１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体集積回路の一構成例を示す回路図である。なお、図６において、図１と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。本実施形態は、第１の実施形態とノア型ダイナミック回路の構成が異なる。以下、その相違点を主に説明する。
【００９２】
図６において、ノア型ダイナミック回路１６は、一方の入力端子にはアドレス線［０−４］５が接続され、他方の入力端子には、クロックＣＬＫ１と周期が同じで位相が異なるクロックＣＬＫ４が供給されるクロック線１６ａが接続された２入力アンド回路（スイッチ回路）と、ゲートに２入力アンド回路の出力端子が接続され、ソースが接地され、ドレインが共通接続されて出力ノード６をなすＮ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇとを含んでいる。
【００９３】
次に、以上のように構成された半導体集積回路としてロウデコーダ１’の動作について説明する。
【００９４】
まず、クロックＣＬＫ１が論理「Ｈ」レベルから「Ｌ」レベルへ遷移し、Ｐ型ＭＯＳトランジスタ２ｇによって出力ノード６が充電されている期間、Ｎ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の電圧が依然として論理「Ｌ」レベルであり、ノア型ダイナミック回路１６の出力ノード６が充電されるように、クロックＣＬＫ４は制御状態である論理「Ｌ」レベルをとる。
【００９５】
その後、クロックＣＬＫ４が論理「Ｈ」レベルとなり、アドレス線［０−４］５のアドレス信号ＡＤＲ［０−４］に依存して、Ｎ型ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の電圧は変化し、ノア型ダイナミック回路１６の出力電圧は遷移する。
【００９６】
以上のような構成をとることにより、図１のノア型ダイナミック回路２におけるＮ型ＭＯＳトランジスタ２ｆのドレインのジャンクション容量と、Ｎ型ＭＯＳトランジスタ２ｆとＮ型ＭＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅとの配線が不要となり、配線容量と配線抵抗が削減され、更なる高速化が可能となる。また、Ｐ型およびＮ型ＭＯＳトランジスタそれぞれの型の直列段数は１段であるので、ノア型ダイナミック回路２よりもさらに低電圧で動作可能になる。
【００９７】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態の説明で参照した図５の回路と同様な効果と、更なる低電圧動作を実現するならば、図１０に示すような構成を用いればよい。図１０において、１９は、ノア型ダイナミック回路１６（第１のノア型ダイナミック回路）に対するダミーとして設けられたノア型ダイナミック回路（第２のノア型ダイナミック回路）であり、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇはＮ型ＭＯＳトランジスタであり、Ｎ型ＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのソースは接地され、Ｎ型ＭＯＳトランジスタ１９ｄ、１９ｅ、１９ｆ、１９ｇのゲートは接地されている。Ｎ型ＭＯＳトランジスタ１９ｃのゲートは、２入力アンド回路１６ｉ（スイッチ回路、第２のスイッチ回路）の出力端子に接続されており、２入力アンド回路１６ｉの一方の入力端子には、イネーブル信号ＥＮが供給され、その他方の入力端子は、クロックＣＬＫ４が供給されるクロック線１６ａに接続されている。１９ｈはＰ型ＭＯＳトランジスタであり、１４はインバータである。Ｐ型ＭＯＳトランジスタ１９ｈのソースは電源ＶＤＤに接続され、そのゲートはクロックＣＬＫ１が供給されるクロック線３に接続されている。Ｎ型ＭＯＳトランジスタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのドレインとＰ型ＭＯＳトランジスタ１９ｈのドレインは互いに接続され、更にインバータ１４の入力端子に接続されている。インバータ１４は、クロック線３ｂにクロックＣＬＫ３を出力する。
【００９８】
（第４の実施形態）
次に、本発明の第４の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、１つの回路ブロックとして、横型に配置する構成について説明する。
【００９９】
図１１Ａは、本発明の第４の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１１Ａにおいて、複数のデータＡ、Ｂ、Ｃ、Ｄが入力される第１のノア型ダイナミック回路と、イネーブル信号ＥＮが入力されるとともに、ダミーとして設けられる第２のノア型ダイナミック回路とは、１つの回路ブロック２０として半導体基板に形成される。
【０１００】
また、この回路ブロック２０は、第１のノア型ダイナミック回路を構成する複数のＮ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）のソース、ドレインを構成する拡散領域（ｓ、ｄ）およびゲート電極と、第２のノア型ダイナミック回路を構成するＮ型ＭＯＳトランジスタ（第２および第３のＮ型ＭＯＳトランジスタ）のソース、ダミードレインを構成する拡散領域（ｓ、ｄｍ）およびゲート電極とが、隣接する他の回路ブロック１１１、１１２に対して横方向に順に配置されるようにして形成される。
【０１０１】
また、図１１Ａに示すように、回路ブロック２０において、隣接する他の回路ブロック１１１、１１２との間に形成されるＳＴＩによってトランジスタ特性が劣化する場合、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍが外側に形成されている。
【０１０２】
なお、ソース拡散領域ｓは、第１のノア型ダイナミック回路と第２のノア型ダイナミック回路で共用され、接地電位Ｇに接続されている。また、第１のノア型ダイナミック回路において、ドレイン拡散領域ｄおよびソース拡散領域ｓは、複数のＮ型ＭＯＳトランジスタのうち隣接するＮ型ＭＯＳトランジスタで共用される。これにより、ダミーとして設ける第２および第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数を削減し、セル面積を低減することができる。
【０１０３】
図１１Ｂは、本発明の第４の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１１Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１０４】
図１１Ｂにおいて、第１のノア型ダイナミック回路は、Ｎ型ＭＯＳトランジスタ１６１、１６２、１６３、１６４で構成され、第２のノア型ダイナミック回路は、Ｎ型ＭＯＳトランジスタ１９１、１９２で構成される。
【０１０５】
図１２Ａは、本発明の第４の実施形態に係る半導体集積回路の回路配置の変形例を部分的に示す平面図である。図１２Ｂは、本発明の第４の実施形態に係る半導体集積回路の構成の変形例を示す回路図である。なお、図１２Ａおよび図１２Ｂにおいて、それぞれ、図１１Ａおよび図１１Ｂと同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１０６】
図１２Ａに示すように、回路ブロック２０’において、ダミードレイン拡散領域ｄの外側に、さらにダミーソース拡散領域ｓおよびダミーゲート電極が形成され、接地電位Ｇに共通に接続されている。この追加のダミーソース拡散領域ｓおよびダミーゲート電極と、ダミードレイン拡散領域ｄｍにより、図１２Ｂに示すように、ダミーのＮ型ＭＯＳトランジスタ１９３、１９４が構成される。
【０１０７】
これにより、第２および第３のＮ型ＭＯＳトランジスタのダミーゲートの挿入数は、第１のＮ型ＭＯＳトランジスタのゲート数と同じになるが、微細化プロセスに対するケア、すなわち拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１０８】
以上のように、本実施形態によれば、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍを外側に形成することで、トランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）を補償することができる。これにより、グリッチの発生の防止と、更なる低消費電力化を、良好なトランジスタ特性で実現することができる。
【０１０９】
なお、本実施形態では、現在のところ、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、第２または第３のＮ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍを外側に形成した場合について例示および説明した。しかし、将来的に、隣接する他の回路ブロックとの間に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、第１のＮ型ＭＯＳトランジスタのドレイン拡散領域ｄを外側に形成することで、トランジスタ特性を向上させることができる。
【０１１０】
（第５の実施形態）
次に、本発明の第５の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、別の回路ブロックとして、それぞれ縦型に配置する構成について説明する。
【０１１１】
図１３Ａは、本発明の第５の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１３Ｂは、本発明の第５の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１３Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。また、１３８は、第１および第２のノア型ダイナミック回路以外の回路要素を示す。
【０１１２】
図１３Ａにおいて、複数の回路ブロック１３１、１３２、１３３、１３４が、それぞれ、隣接する他の回路ブロック１１１、１１２に対して横方向に等間隔（Ｌ０）で半導体基板に形成されている。回路ブロック１３１（第２の回路ブロック）は、図１３Ｂに示すように、イネーブル信号ＥＮがそれぞれ入力される、第２のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳトランジスタ１９１−１、１９１−３、１９１−５を含む。回路ブロック１３２（第１の回路ブロック）は、図１３Ｂに示すように、データＡ１、Ａ２、Ａ３がそれぞれ入力される、第１のノア型ダイナミック回路を構成する第１のＮ型ＭＯＳトランジスタ１６１−１、１６１−３、１６１−５を含む。回路ブロック１３３（第２の回路ブロック）は、第２のノア型ダイナミック回路を構成する第３のＮ型ＭＯＳトランジスタ１９１−２、１９１−４、１９１−６を含む。また、回路ブロック１３２（第１の回路ブロック）は、図１３Ｂに示すように、データＢ１、Ｂ２、Ｂ３がそれぞれ入力される、第１のノア型ダイナミック回路を構成する第１のＮ型ＭＯＳトランジスタ１６１−２、１６１−４、１６１−６を含む。
【０１１３】
回路ブロック１３１、１３３において、ダミードレイン拡散領域ｄｍ、ソース拡散領域ｓ、およびダミーゲート電極が、他の回路ブロック１１１、１１２に対して縦方向に形成されている。また、回路ブロック１３２、１３４において、ドレイン拡散領域ｄ、ソース拡散領域ｓ、およびゲート電極も、他の回路ブロック１１１、１１２に対して縦方向に形成されている。ソース拡散領域ｓとイネーブル信号ＥＮが入力されないダミーゲート電極は、接地電位Ｇに共通に接続される。
【０１１４】
また、各回路ブロックの横方向の接続により、図１３Ｂに示すように、第１および第２のノア型ダイナミック回路１３５、１３６、１３７が構成される。
【０１１５】
図１３Ａにおいて、左側で隣接する他の回路ブロック１１１と第２の回路ブロック１３１との間の距離Ｌ１が、右側で隣接する他の回路ブロック１１２と第１の回路ブロック１３４との間の距離Ｌ２は、Ｌ１＜Ｌ２なる関係にある。これは、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が劣化する場合、そこに、ダミーとして設けられる第２の回路ブロックを配置することで、第１の回路ブロックにおけるトランジスタ特性の劣化（電流能力の低下、閾値電圧の上昇等）を防止するためである。
【０１１６】
なお、本実施形態では、現在のところ、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が劣化する場合がほとんどであることに基づいて、他の回路ブロックとの距離が狭い方にダミーの第２の回路ブロックを配置する場合について例示および説明した。しかし、将来的に、他の回路ブロックとの間隔が狭い領域に形成されるＳＴＩによってトランジスタ特性が良化する場合が生じることも考えると、この場合は、第１の回路ブロックと第２の回路ブロックの配置を入れ換えればよい。
【０１１７】
また、第４の実施形態と同様に、各回路ブロックの縦方向の外側に、さらにソース拡散領域ｓを設けることで、拡散領域の縮退の影響を削減し、ドレインｄとダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１１８】
以上のように、本実施形態によれば、拡散領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳトランジスタのドレインｄと、ダミーとして設けられる第２および複数の第３のＮ型ＭＯＳトランジスタのダミードレインｄｍでの信号遅延によるレーシングを削減することができる。
【０１１９】
（第６の実施形態）
次に、本発明の第６の実施形態として、主に、第３の実施形態における第１のノア型ダイナミック回路と、ダミーとして設けられた第２のノア型ダイナミック回路とを、１つの回路ブロック１４１として、縦型に配置するとともに、縦方向で隣接する２つの第１のノア型ダイナミック回路で１つの第２のノア型ダイナミック回路を兼用する構成について説明する。
【０１２０】
図１４Ａは、本発明の第６の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図である。図１４Ｂは、本発明の第６の実施形態に係る半導体集積回路の構成例を示す回路図である。なお、図１４Ｂにおいて、図１０と同じ構成および機能を有する要素には同じ符号を付して説明を省略する。
【０１２１】
図１４Ａにおいて、ソース拡散領域ｓ、データＡ１が入力されるゲート電極、ドレイン拡散領域ｄ１、データＢ１が入力されるゲート電極、ソース拡散領域ｓ、イネーブル信号ＥＮが入力されるゲート電極、ダミードレイン拡散領域ｄｍ、ダミーゲート電極、ソース拡散領域ｓ、データＡ２が入力されるゲート電極、ドレイン拡散領域ｄ１、データＢ２が入力されるゲート電極、ソース拡散領域ｓが、隣接する他の回路ブロック１１１、１１２に対して縦方向に順に形成されて回路ブロック１４１が構成され、ダミーゲート電極とソース拡散領域ｓは接地電位Ｇに共通に接続される。
【０１２２】
図１４Ｂにおいて、隣接する２つの第１のノア型ダイナミック回路の一方は、データＡ１が入力されるＮ型ＭＯＳトランジスタ１４２と、データＢ１が入力されるＮ型ＭＯＳトランジスタ１４３とで構成される。また、隣接する２つの第１のノア型ダイナミック回路の他方は、データＡ２が入力されるＮ型ＭＯＳトランジスタ１４４と、データＢ２が入力されるＮ型ＭＯＳトランジスタ１４５とで構成される。また、第２のノア型ダイナミック回路は、イネーブル信号ＥＮが入力されるＮ型ＭＯＳトランジスタ１４６で構成される。
【０１２３】
以上のように、本実施形態によれば、複数のデータが入力される隣接する２つの第１のノア型ダイナミック回路が、ダミーとして設けられる１つの第２のノア型ダイナミック回路を兼用することで、セル面積を低減することができるとともに、拡散領域の面積を大きくして、縮退を防止することが可能になる。
【０１２４】
なお、本発明の他の実施形態として、図１０に示すような遅延回路として機能するダミーの第２のノア型ダイナミック回路１９から供給されるクロックＣＬＫ３によって、ナンド型ダイナミック回路７が起動される回路では、図１０の補償回路１１を図１７に示すようなＰ型ＭＯＳトランジスタ１１ａ、１１ｂと、インバータ１１ｃ（第２のインバータ）とで構成することで、動作速度の高速化が可能になるとともに、グリッチの発生を抑えて、更なる低電圧で安定した動作を実現でき、更なる低消費電力化が可能となる、という利点がある。
【０１２５】
つまり、第１のノア型ダイナミック回路１６の出力ノード６の信号ＮＯｏｕｔの電圧レベルが、インバータ１１ｃのスイッチング電圧より低くなると、インバータ１１ｃの出力信号が論理「Ｈ」レベルとなって、Ｐ型ＭＯＳトランジスタ１１ｂが遮断状態になり、図１８に示すように、第１のノア型ダイナミック回路１６の出力信号ＮＯｏｕｔおよび第２のノア型ダイナミック回路１９の出力信号ＤＮＯｏｕｔのスリューレートは急峻になる。
【０１２６】
よって、ナンド型ダイナミック回路７の出力信号ＮＡｏｕｔのリーク電流（貫通電流）が削減され、その出力信号ＮＡｏｕｔの電圧レベルが高電圧に保持され、次段のインバータ９（第１のインバータ）の出力信号ＷＬが論理「Ｌ」レベルに保持され易くなる。このように、ダミーの遅延回路とカップリング容量の補償回路とを好適に組み合わせることによって、ワード線１０の信号ＷＬにおけるグリッチを更に効果的に抑えることができる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、ノア型ダイナミック回路にナンド型ダイナミック回路を接続した方式で、動作速度を高速化し、動作の安定化および低消費電力化を図るとともに、微細化プロセスによってトランジスタ特性の劣化が生じない半導体集積回路を実現することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の一構成例を示す回路図
【図２】 図１の各部信号のタイミングチャート
【図３】 図１の補償回路の他の構成例を示す回路図
【図４】 本発明の第１の実施形態における一致検出回路の構成を示す回路図
【図５】 本発明の第１の実施形態に係る半導体集積回路の変形例を示す回路図
【図６】 本発明の第２の実施形態に係る半導体集積回路の一構成例を示す回路図
【図７】 図１のナンド型ダイナミック回路の他の構成例を示す回路図
【図８】 本発明の第１の実施形態における正帰還回路の構成を示す回路図
【図９Ａ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、補償回路がない場合の各部信号の遷移状態を示す波形図
【図９Ｂ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、図１の補償回路１１を設けた場合の各部信号の遷移状態を示す波形図
【図９Ｃ】 本発明の第１の実施形態に係る半導体集積回路に対してシミュレーションを行ない、図３の補償回路１２を設けた場合の各部信号の遷移状態を示す波形図
【図１０】 本発明の第３の実施形態に係る半導体集積回路の構成例を示す回路図
【図１１Ａ】 本発明の第４の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１１Ｂ】 本発明の第４の実施形態に係る半導体集積回路の構成例を示す回路図
【図１２Ａ】 本発明の第４の実施形態に係る半導体集積回路の回路配置の変形例を部分的に示す平面図
【図１２Ｂ】 本発明の第４の実施形態に係る半導体集積回路の構成の変形例を示す回路図
【図１３Ａ】 本発明の第５の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１３Ｂ】 本発明の第５の実施形態に係る半導体集積回路の構成例を示す回路図
【図１４Ａ】 本発明の第６の実施形態に係る半導体集積回路の回路配置例を部分的に示す平面図
【図１４Ｂ】 本発明の第６の実施形態に係る半導体集積回路の構成例を示す回路図
【図１５】 本発明の第１の実施形態に係る半導体集積回路の変形例を示す回路図
【図１６】 本発明の第１の実施形態に係る半導体集積回路の更なる変形例を示す回路図
【図１７】 本発明の他の実施形態に係る半導体集積回路における補償回路の構成を示す回路図
【図１８】 図１７の補償回路を用いた場合における各部信号のタイミングチャート
【符号の説明】
１ 半導体集積回路
２、１６ ノア型ダイナミック回路
３、３ａ、３ｂ クロック線
４ ノア型ダイナミック回路の入力部
５ アドレス線
６ ノア型ダイナミック回路の出力ノード（第１の出力ノード）
７、１７ ナンド型ダイナミック回路
８ ナンド型ダイナミック回路の出力ノード（第２の出力ノード）
９、１４ インバータ
１０ ワード線
１１、１２ 補償回路
１３ 一致検出回路
１５、１９ 第２のノア型ダイナミック回路
１６ｂ ２入力ナンド回路（スイッチ回路）
１８ 正帰還回路
２０、２０’、１４１ 回路ブロック
１１１、１１２ 隣接する他の回路ブロック
１３１、１３３ 第２の回路ブロック
１３２、１３４ 第１の回路ブロック
ＣＬＫ１ 第１のクロック
ＣＬＫ２ 充電用クロック（第２のクロック）
ＣＬＫ３ 放電用クロック（第２のクロック）
Claims (36)
- 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、
前記第１の出力ノードが電荷を保持している状態で、前記第２の出力ノードが電荷を放電した時に生ずる、前記第１の出力ノードと前記第２の出力ノードとの間に形成されるカップリング容量による前記第１の出力ノードの電圧低下を補償する補償回路とを備えたことを特徴とする半導体集積回路。 - 前記補償回路は、前記第２の出力ノードの電荷が放電された場合、前記第１の出力ノードに電荷を充電するフィードバック回路を備えたことを特徴とする請求項１記載の半導体集積回路。
- 前記ノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが接地された第１のＮ型ＭＯＳトランジスタと、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、
前記第１の複数のデータがそれぞれのゲートに供給され、それぞれのソースに前記第１のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに前記第１のＰ型ＭＯＳトランジスタのドレインが接続されて前記第１の出力ノードを成す第２の複数のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項１記載の半導体集積回路。 - 前記補償回路は、ゲートが前記ナンド型ダイナミック回路の第２の出力ノードに接続され、ソースが電源に接続され、ドレインが前記ノア型ダイナミック回路の第１の出力ノードに接続されたＰ型ＭＯＳトランジスタを具備したことを特徴とする請求項１記載の半導体集積回路。
- 前記補償回路は、
前記ナンド型ダイナミック回路の第２の出力ノードが入力端子に接続されたインバータと、
ゲートが前記インバータの出力端子に接続され、ソースおよびドレインが前記ノア型ダイナミック回路の第１の出力ノードに共通接続されたＮ型ＭＯＳトランジスタを具備したことを特徴とする請求項１記載の半導体集積回路。 - 前記補償回路は、
前記ナンド型ダイナミック回路の第２の出力ノードが入力端子に接続されたインバータと、
ゲートが前記インバータの出力端子に接続され、ソースおよびドレインが前記ノア型ダイナミック回路の第１の出力ノードに共通接続されたＭＯＳトランジスタを具備したことを特徴とする請求項１記載の半導体集積回路。 - 前記ノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、
接地電位と前記第１の複数のデータが入力され、前記ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力するスイッチ回路と、
前記スイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項１記載の半導体集積回路。 - 前記半導体集積回路は、一致検出回路を備え、前記一致検出回路は、第２の複数のデータおよび第３の複数のデータがそれぞれ１つずつ入力され、データが一致するか否かを検出し、その検出結果を前記第１の複数のデータとして出力することを特徴とする請求項１記載の半導体集積回路。
- 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電する少なくとも１つのノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路とを備え、
前記第１のクロックと前記第２のクロックは同相であることを特徴とする半導体集積回路。 - 前記第２のクロックは、供給開始と停止の制御が行われることを特徴とする請求項９記載の半導体集積回路。
- 前記第１のクロックと前記第２のクロックは同一であり、前記第１および第２のクロックの立ち上がり時間が、前記ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする請求項９記載の半導体集積回路。
- 前記第２のクロックの立ち上がり時間は、前記第１のクロックの立ち上がり時間よりも長く、且つ前記ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする請求項９記載の半導体集積回路。
- 前記半導体集積回路は、第２のノア型ダイナミック回路と、前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータを備え、
前記第２のノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが接地された第３のＮ型ＭＯＳトランジスタと、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、
１つのゲートが電源に接続され、残りのゲートが接地され、それぞれのソースに前記第３のＮ型ＭＯＳトランジスタのドレインが接続され、それぞれのドレインに前記第２のＰ型ＭＯＳトランジスタのドレインが接続されて前記第３の出力ノードを成す第４の複数のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項９記載の半導体集積回路。 - 前記第４の複数のＮ型ＭＯＳトランジスタのうちゲートが電源に接続されたＮ型ＭＯＳトランジスタは、物理配置上、前記インバータの入力端子から最も遠い位置にあることを特徴とする請求項１３記載の半導体集積回路。
- 前記第２のクロックは、前記ナンド型ダイナミック回路の第２の出力ノードを充電するクロックと、前記第２の出力ノードを放電するクロックとからなり、前記充電するクロックは、前記第１のクロックと同一で、前記放電するクロックの立ち上がり時間は、前記ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする請求項１記載の半導体集積回路。
- 前記ナンド型ダイナミック回路は、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第２の出力ノードに電荷を充電し、前記第２のクロックの半周期期間に、前記第２の出力ノードの電荷を保持することを特徴とする請求項１記載の半導体集積回路。
- 前記半導体集積回路は、インバータが縦続接続され、最終段のインバータの出力端子が初段のインバータの入力端子および前記ナンド型ダイナミック回路の第２の出力ノードに接続された正帰還回路を備え、前記正帰還回路は、前記第２のクロックの１周期期間、前記第２の出力ノードの電荷を保持することを特徴とする請求項１記載の半導体集積回路。
- 前記第１のクロックと前記第２のクロックは、デューティー比が異なり、且つ電圧レベルが共に前記ノア型ダイナミック回路および前記ナンド型ダイナミック回路の動作電圧よりも低いことを特徴とする請求項１記載の半導体集積回路。
- 前記半導体集積回路は、第２のノア型ダイナミック回路と、前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータを備え、
前記第２のノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、
電源電位と接地電位が入力され、前記ノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力するスイッチ回路と、
前記スイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第３のＰ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第４のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項１記載の半導体集積回路。 - 前記ノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、
接地電位と前記第１の複数のデータが入力され、前記ノア型ダイナミック回路の第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力するスイッチ回路と、
前記スイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項９記載の半導体集積回路。 - 前記半導体集積回路は、一致検出回路を備え、前記一致検出回路は、第２の複数のデータおよび第３の複数のデータがそれぞれ１つずつ入力され、データが一致するか否かを検出し、その検出結果を前記第１の複数のデータとして出力することを特徴とする請求項９記載の半導体集積回路。
- 前記第２のクロックは、前記ナンド型ダイナミック回路の第２の出力ノードを充電するクロックと、前記第２の出力ノードを放電するクロックとからなり、前記充電するクロックは、前記第１のクロックと同一で、前記放電するクロックの立ち上がり時間は、前記ノア型ダイナミック回路の第１の出力ノードの電荷放電時間よりも長いことを特徴とする請求項９記載の半導体集積回路。
- 前記ナンド型ダイナミック回路は、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第２の出力ノードに電荷を充電し、前記第２のクロックの半周期期間に、前記第２の出力ノードの電荷を保持することを特徴とする請求項９記載の半導体集積回路。
- 前記半導体集積回路は、インバータが縦続接続され、最終段のインバータの出力端子が初段のインバータの入力端子および前記ナンド型ダイナミック回路の第２の出力ノードに接続された正帰還回路を備え、前記正帰還回路は、前記第２のクロックの１周期期間、前記第２の出力ノードの電荷を保持することを特徴とする請求項９記載の半導体集積回路。
- 前記第１のクロックと前記第２のクロックは、デューティー比が異なり、且つ電圧レベルが共に前記ノア型ダイナミック回路および前記ナンド型ダイナミック回路の動作電圧よりも低いことを特徴とする請求項９記載の半導体集積回路。
- 前記半導体集積回路は、第２のノア型ダイナミック回路と、前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータを備え、
前記第２のノア型ダイナミック回路は、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、
電源電位と接地電位が入力され、前記ノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力するスイッチ回路と、
前記スイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第３のＰ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第４のＮ型ＭＯＳトランジスタとを具備したことを特徴とする請求項９記載の半導体集積回路。 - 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電するために、前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、前記第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、前記第１のノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、
前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータとを備え、
前記第１のノア型ダイナミック回路を構成する前記複数の第１のＮ型ＭＯＳトランジスタと、前記第２のノア型ダイナミック回路を構成する前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタとは、１つの回路ブロックとして半導体基板に形成されるとともに、前記複数の第１のＮ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して横方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成され、
前記１つの回路ブロックにおいて、前記複数の第１のＮ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタのうち、いずれか一方のドレインを構成する拡散領域が外側に形成されることを特徴とする半導体集積回路。 - 前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が劣化する場合、前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されることを特徴とする請求項２７記載の半導体集積回路。
- 前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって拡散領域の特性が良化する場合、前記複数の第１のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域が外側に形成されることを特徴とする請求項２７記載の半導体集積回路。
- 前記複数の第１のＮ型ＭＯＳトランジスタ、または前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタのドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることを特徴とする請求項２７記載の半導体集積回路。
- 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電するために、前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、前記第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、前記第１のノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、
前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータとを備え、
前記第１のノア型ダイナミック回路を構成する前記複数の第１のＮ型ＭＯＳトランジスタが構成される第１の回路ブロックと、前記第２のノア型ダイナミック回路を構成する前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタが構成される第２の回路ブロックとが、それぞれ、隣接する他の回路ブロックに対して、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが縦方向に順に形成され、且つ前記第１の回路ブロックと前記第２の回路ブロックとが横方向に交互に等間隔で半導体基板に形成され、
前記隣接する他の回路ブロックとの距離に応じて、前記第１の回路ブロックと前記第２の回路ブロックとの配置を異ならせたことを特徴とする半導体集積回路。 - 前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって前記第１または第２の回路ブロックにおける拡散領域の特性が劣化する場合、前記第１および第２の回路ブロックのうち前記隣接する他の回路ブロックとの距離が短い方に前記第２の回路ブロックを配置することを特徴とする請求項３１記載の半導体集積回路。
- 前記隣接する他の回路ブロックとの間に形成される浅いトレンチ分離領域によって前記第１または第２の回路ブロックにおける拡散領域の特性が良化する場合、前記第１および第２の回路ブロックのうち前記隣接する他の回路ブロックとの距離が長い方に前記第２の回路ブロックを配置することを特徴とする請求項３１記載の半導体集積回路。
- 前記第１および第２の回路ブロックにおける縦方向で外側のドレインを構成する拡散領域の外側に、さらにソースを構成する拡散領域が形成されることを特徴とする請求項３１記載の半導体集積回路。
- 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電するために、前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、前記第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する複数の第１のノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回路と、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、前記第１のノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する複数の第２のノア（ＮＯＲ）型ダイナミック回路と、
前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給するインバータとを備え、
前記複数の第１のノア型ダイナミック回路のうち、隣接する他の回路ブロックに対して縦方向で隣接する２つの第１のノア型ダイナミック回路のそれぞれを構成する前記複数の第１のＮ型ＭＯＳトランジスタは、前記複数の第２のノア型ダイナミック回路のうち１つの第２のノア型ダイナミック回路を構成する前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタを兼用して、１つの回路ブロックとして半導体基板に形成されるとともに、前記複数の第１のＮ型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトランジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の回路ブロックに対して縦方向に、それらのソースおよびドレインを構成する拡散領域と、それらのゲート電極とが順に形成されることを特徴とする半導体集積回路。 - 第１のクロックおよび第１の複数のデータが入力され、前記第１のクロックの立ち上がりから立ち下がりまでの期間、または前記第１のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、電荷が第１の出力ノードに充電され、他方の期間において、前記第１の複数のデータがすべて一致する場合、前記第１の出力ノードの電荷を保持し、前記第１の複数のデータのうち少なくとも１つが不一致の場合、前記第１の出力ノードの電荷を放電するために、前記第１のクロックがゲートに供給され、ソースが電源に接続された第１のＰ型ＭＯＳトランジスタと、接地電位と前記第１の複数のデータが入力され、前記第１の出力ノードに電荷が充電される間、接地電位を選択出力し、その後、前記複数のデータを選択出力する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号がそれぞれゲートに供給され、それぞれのソースが接地され、それぞれのドレインが前記第１のＰ型ＭＯＳトランジスタのドレインに接続されて前記第１の出力ノードを成す複数の第１のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第１のノア（ＮＯＲ）型ダイナミック回路と、
第２のクロックおよび前記第１の出力ノードからの信号が入力され、前記第２のクロックの立ち上がりから立ち下がりまでの期間、または前記第２のクロックの立ち下がりから立ち上がりまでの期間のいずれか一方の期間で、前記第１の出力ノードの電荷が放電された場合、第２の出力ノードの電荷を保持し、前記第１の出力ノードの電荷が保持された場合、前記第２の出力ノードの電荷を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイナミック回路と、
前記第１のクロックがゲートに供給され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタと、電源電位と接地電位が入力され、前記第１のノア型ダイナミック回路の前記第１の出力ノードに電荷が充電される間、前記接地電位を選択出力し、その後、前記電源電位を選択出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力信号がゲートに供給され、ソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された第２のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接地され、ドレインが前記第２のＰ型ＭＯＳトランジスタのドレインに接続された複数の第３のＮ型ＭＯＳトランジスタとを有する少なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回路と、
前記第２のノア型ダイナミック回路の第３の出力ノードが入力端子に接続され、出力端子から前記第２のクロックを供給する第１のインバータと、
前記第１の出力ノードが電荷を保持している状態で、前記第２の出力ノードが電荷を放電した時に生ずる、前記第１の出力ノードと前記第２の出力ノードとの間に形成されるカップリング容量による前記第１の出力ノードの電圧低下を補償する補償回路とを備え、
前記補償回路は、
ゲートが前記第２の出力ノードに接続され、ソースが電源に接続された第３のＰ型ＭＯＳトランジスタと、
ソースが前記第３のＰ型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第１の出力ノードに接続された第４のＰ型ＭＯＳトランジスタと、
入力端子が前記第４のＰ型ＭＯＳトランジスタのドレインに接続され、出力端子が前記第４のＰ型ＭＯＳトランジスタのゲートに接続された第２のインバータとを具備したことを特徴とする半導体集積回路。
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