JP3079599B2 - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型トランジ
スタで構成された論理セルを備えた半導体集積回路にお
けるトランジスタの配置およびサイズに関し、特にスタ
ンダードセルの構成に関するものである。
スタで構成された論理セルを備えた半導体集積回路にお
けるトランジスタの配置およびサイズに関し、特にスタ
ンダードセルの構成に関するものである。
【０００２】
【従来の技術】従来、図２に示すような絶縁ゲート型ト
ランジスタで構成された論理回路を備えた半導体集積回
路のスタンダードセルの構成は、論理セル毎に手作業で
設計されていた。図２の論理回路は、Ｐチャンネル絶縁
ゲート型トランジスタ（Ｐｃｈ−Ｔｒ）１０１、１０２
および１０５、Ｎチャンネル絶縁ゲート型トランジスタ
（Ｎｃｈ−Ｔｒ）１１１、１１２および１１５により、
トランジスタ１０１、１０２、１１１および１１２を入
力トランジスタとし、トランジスタ１０５および１１５
を出力トランジスタとして構成されている。この論理回
路は、入力端子１３１および１３２を持つ２入力の回路
であり、Ｐｃｈ−Ｔｒの入力トランジスタ１０１と１０
２とが直列に接続されたＯＲ回路で、この回路の出力端
子１３５は、集積回路内の他のセルにＡｌ配線で接続さ
れる。
ランジスタで構成された論理回路を備えた半導体集積回
路のスタンダードセルの構成は、論理セル毎に手作業で
設計されていた。図２の論理回路は、Ｐチャンネル絶縁
ゲート型トランジスタ（Ｐｃｈ−Ｔｒ）１０１、１０２
および１０５、Ｎチャンネル絶縁ゲート型トランジスタ
（Ｎｃｈ−Ｔｒ）１１１、１１２および１１５により、
トランジスタ１０１、１０２、１１１および１１２を入
力トランジスタとし、トランジスタ１０５および１１５
を出力トランジスタとして構成されている。この論理回
路は、入力端子１３１および１３２を持つ２入力の回路
であり、Ｐｃｈ−Ｔｒの入力トランジスタ１０１と１０
２とが直列に接続されたＯＲ回路で、この回路の出力端
子１３５は、集積回路内の他のセルにＡｌ配線で接続さ
れる。
【０００３】図２に示すような、入力トランジスタが直
列２段に接続されている論理回路のセルを、手作業で設
計した場合は、図２に示したＯＲ回路に限らず図８に示
すような各トランジスタが上下左右に入り組み配置され
ているものが一般的であった。図８は、図２に示したＯ
Ｒ回路のレイアウト図であり、入力および出力トランジ
スタは、電源電位ＶDDおよび接地電位ＶSSを供給する電
源配線の間に、入力トランジスタ１０１、１０２、１１
１および１１２を内側に、出力トランジスタ１０５およ
び１１５を外側に配置されている。Ｎチャンネル絶縁ゲ
ート型トランジスタ（Ｎｃｈ−Ｔｒ）１１１、１１２お
よび１１５はＰ型のウェルの領域に形成されている。こ
のセルの２つに入力端子１３１および１３２は、トラン
ジスタ１０１、１０２、１１１および１１２のゲート電
極１２０に接続されている。そして、トランジスタ群１
０１〜１１５、ポリシリコン製のゲート電極１２０、Ａ
ｌ配線１４３およびコンタクト１４５により、ＯＲ回路
が構成されており、出力トランジスタ１０５、１１５の
ドレインが出力端子１３５に接続されている。
列２段に接続されている論理回路のセルを、手作業で設
計した場合は、図２に示したＯＲ回路に限らず図８に示
すような各トランジスタが上下左右に入り組み配置され
ているものが一般的であった。図８は、図２に示したＯ
Ｒ回路のレイアウト図であり、入力および出力トランジ
スタは、電源電位ＶDDおよび接地電位ＶSSを供給する電
源配線の間に、入力トランジスタ１０１、１０２、１１
１および１１２を内側に、出力トランジスタ１０５およ
び１１５を外側に配置されている。Ｎチャンネル絶縁ゲ
ート型トランジスタ（Ｎｃｈ−Ｔｒ）１１１、１１２お
よび１１５はＰ型のウェルの領域に形成されている。こ
のセルの２つに入力端子１３１および１３２は、トラン
ジスタ１０１、１０２、１１１および１１２のゲート電
極１２０に接続されている。そして、トランジスタ群１
０１〜１１５、ポリシリコン製のゲート電極１２０、Ａ
ｌ配線１４３およびコンタクト１４５により、ＯＲ回路
が構成されており、出力トランジスタ１０５、１１５の
ドレインが出力端子１３５に接続されている。
【０００４】
【発明が解決しようとする課題】図２に示すような論理
回路において、動作速度を向上させようとする場合は、
絶縁ゲート型トランジスタのチャネル幅Ｗを広げる必要
がある。例えば、Ｐｃｈ−Ｔｒの立ち上がりにおける過
渡時間ｔr は以下の式で近似できる。
回路において、動作速度を向上させようとする場合は、
絶縁ゲート型トランジスタのチャネル幅Ｗを広げる必要
がある。例えば、Ｐｃｈ−Ｔｒの立ち上がりにおける過
渡時間ｔr は以下の式で近似できる。
【０００５】 ｔr ＝４×Ｃ／（βP0×Ｗ／ｎ × ＶDD） ・・・・ （１） ここで、Ｃは負荷容量、βP0はＰｃｈ−Ｔｒの単位長さ
当たりの電流増幅率、Ｗはチャネル幅、ｎは入力トラン
ジスタの直列段数、ＶDDは電源電位である。すなわち、
過渡時間ｔr は、チャネル幅Ｗに反比例するので、チャ
ネル幅Ｗを広げれば、過渡時間ｔr を短縮することがで
きる。
当たりの電流増幅率、Ｗはチャネル幅、ｎは入力トラン
ジスタの直列段数、ＶDDは電源電位である。すなわち、
過渡時間ｔr は、チャネル幅Ｗに反比例するので、チャ
ネル幅Ｗを広げれば、過渡時間ｔr を短縮することがで
きる。
【０００６】しかしながら、図８に示すような、従来の
手作業による構成では、トランジスタ１０５および１１
５を上下に移動し、トランジスタ１０１、１０２、１０
５、１１１、１１２および１１５のチャネル幅Ｗを広げ
る必要がある。これにともない、Ａｌ配線１４３、およ
びゲート電極であるポリシリコン１２０の配置を変更
し、さらに、Ａｌ配線１４３とポリシリコン１２０など
のコンタクト１４５、および一層目のＡｌと二層目のＡ
ｌのスルーホールなどを全て、移動、修正しなければ成
らない。また、これらの修正のチェックにも多大な時間
と労力を必要とする。
手作業による構成では、トランジスタ１０５および１１
５を上下に移動し、トランジスタ１０１、１０２、１０
５、１１１、１１２および１１５のチャネル幅Ｗを広げ
る必要がある。これにともない、Ａｌ配線１４３、およ
びゲート電極であるポリシリコン１２０の配置を変更
し、さらに、Ａｌ配線１４３とポリシリコン１２０など
のコンタクト１４５、および一層目のＡｌと二層目のＡ
ｌのスルーホールなどを全て、移動、修正しなければ成
らない。また、これらの修正のチェックにも多大な時間
と労力を必要とする。
【０００７】一方、このような修正を容易に、短時間で
行うために、近年、図７に示すようなゲートアレイ手法
がスタンダードセルの構成に採用されている。ゲートア
レイ手法は、同一サイズのトランジスタを横一列に配置
してセルを構成しており、上記のような修正は、トラン
ジスタ１０１、１０２、１０５、１１１、１１２および
１１５のチャネル幅Ｗを広げるのみで対応できる。図７
は、図２に示したＯＲ回路のトランジスタのレイアウト
図である。同一サイズのＰｃｈ−Ｔｒ１０１、１０２お
よび１０５が電源配線１４１に沿って形成され、さらに
同一サイズのＮｃｈ−Ｔｒ１１１、１１２および１１５
が電源配線１４２に沿って形成されて全体としてアレイ
状の配置となっている。このため、チャネル幅の増加な
どの修正に対し、ゲート電極やＡｌ配線をそれ程修正せ
ずに柔軟に対応できる。
行うために、近年、図７に示すようなゲートアレイ手法
がスタンダードセルの構成に採用されている。ゲートア
レイ手法は、同一サイズのトランジスタを横一列に配置
してセルを構成しており、上記のような修正は、トラン
ジスタ１０１、１０２、１０５、１１１、１１２および
１１５のチャネル幅Ｗを広げるのみで対応できる。図７
は、図２に示したＯＲ回路のトランジスタのレイアウト
図である。同一サイズのＰｃｈ−Ｔｒ１０１、１０２お
よび１０５が電源配線１４１に沿って形成され、さらに
同一サイズのＮｃｈ−Ｔｒ１１１、１１２および１１５
が電源配線１４２に沿って形成されて全体としてアレイ
状の配置となっている。このため、チャネル幅の増加な
どの修正に対し、ゲート電極やＡｌ配線をそれ程修正せ
ずに柔軟に対応できる。
【０００８】しかしながら、同一サイズのトランジスタ
を使用しているため、出力トランジスタ１０５および１
１５のチャネル幅に合わせて、入力トランジスタ１０
１、１０２、１１１、１１２のチャネル幅も広がってし
まい、作動時にトランジスタを充放電する貫通電流Ｉｓ
が大きくなり、消費する電力が増大する。たとえば、Ｐ
ｃｈ−Ｔｒの貫通電流Ｉｓは以下の式で近似できる。
を使用しているため、出力トランジスタ１０５および１
１５のチャネル幅に合わせて、入力トランジスタ１０
１、１０２、１１１、１１２のチャネル幅も広がってし
まい、作動時にトランジスタを充放電する貫通電流Ｉｓ
が大きくなり、消費する電力が増大する。たとえば、Ｐ
ｃｈ−Ｔｒの貫通電流Ｉｓは以下の式で近似できる。
【０００９】 Ｉｓ＝１／８× βP0×Ｗ／ｎ ×（ＶDD−２×Ｖｔｈ）2 ・・・（２） ここで、Ｖｔｈはトランジスタの作動限界電位で、他の
記号については（１）式と同様である。このように、貫
通電流Ｉｓは、チャネル幅Ｗに比例しているので、チャ
ネル幅Ｗが広がると貫通電流Ｉｓは増大してしまう。
記号については（１）式と同様である。このように、貫
通電流Ｉｓは、チャネル幅Ｗに比例しているので、チャ
ネル幅Ｗが広がると貫通電流Ｉｓは増大してしまう。
【００１０】特に、集積回路の作動速度を向上させるた
めには、あるセルの出力から、その出力の接続されてい
る次のセルに信号が到達するまでの時間Ｔtrans をどの
程度短縮できるかが課題となる。この時間Ｔtrans は、
そのセルと次のセル間をつなぐＡｌ配線の容量、そのセ
ルに接続されているセルの数、すなわちファインアウト
の数（ＦＯ数）による容量などのそのセルの出力に寄生
している容量の総和ＣL と、上記（１）式の関係で求め
られる。Ａｌ配線の容量は、集積回路のチップサイズと
相関があり、チップサイズの大きい集積回路ほどこの容
量は大きい。また、ＦＯ数もチップサイズから想定で
き、以上の要素とこのチップが使用される周波数帯域よ
り、Ｔtrans を考慮して、そのセルの出力トランジスタ
のチャネル幅ＷO は決定される。従来のゲートアレイ手
法においては、上記のように決定されるセルに寄生して
いる容量の総和であるＣL に、見合った出力トランジス
タのチャネル幅と、同一のチャネル幅で入力トランジス
タが構成されるため、このセルの貫通電流が非常に増大
する。このように、従来のゲートアレイ手法による論理
セルを備えた集積回路は、作動時間を短くしようとする
と、消費電力が非常に大きな集積回路となってしまう。
めには、あるセルの出力から、その出力の接続されてい
る次のセルに信号が到達するまでの時間Ｔtrans をどの
程度短縮できるかが課題となる。この時間Ｔtrans は、
そのセルと次のセル間をつなぐＡｌ配線の容量、そのセ
ルに接続されているセルの数、すなわちファインアウト
の数（ＦＯ数）による容量などのそのセルの出力に寄生
している容量の総和ＣL と、上記（１）式の関係で求め
られる。Ａｌ配線の容量は、集積回路のチップサイズと
相関があり、チップサイズの大きい集積回路ほどこの容
量は大きい。また、ＦＯ数もチップサイズから想定で
き、以上の要素とこのチップが使用される周波数帯域よ
り、Ｔtrans を考慮して、そのセルの出力トランジスタ
のチャネル幅ＷO は決定される。従来のゲートアレイ手
法においては、上記のように決定されるセルに寄生して
いる容量の総和であるＣL に、見合った出力トランジス
タのチャネル幅と、同一のチャネル幅で入力トランジス
タが構成されるため、このセルの貫通電流が非常に増大
する。このように、従来のゲートアレイ手法による論理
セルを備えた集積回路は、作動時間を短くしようとする
と、消費電力が非常に大きな集積回路となってしまう。
【００１１】現在、需要の増加しているラップトップ型
のコンピュータ等においては、電池などの容量の限られ
た電源を使用しているため、作動速度が早くかつ低消費
電力の集積回路が要求されている。しかしながら、上記
のように、従来のゲートアレイ手法によるセル構成では
その実現は困難であり、また、手作業によるセルの構成
では修正などに多大な時間を浪費し、非現実的である。
のコンピュータ等においては、電池などの容量の限られ
た電源を使用しているため、作動速度が早くかつ低消費
電力の集積回路が要求されている。しかしながら、上記
のように、従来のゲートアレイ手法によるセル構成では
その実現は困難であり、また、手作業によるセルの構成
では修正などに多大な時間を浪費し、非現実的である。
【００１２】そこで、本発明はこのような問題点を解決
するものであり、その課題は、セルの修正が容易なゲー
トアレイ手法の長所を生かし、かつ、作動速度の向上に
伴う消費電力の増加が低く抑えられた論理セルを有する
半導体集積回路を提供することにある。
するものであり、その課題は、セルの修正が容易なゲー
トアレイ手法の長所を生かし、かつ、作動速度の向上に
伴う消費電力の増加が低く抑えられた論理セルを有する
半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、第１導電型の絶縁ゲート型
トランジスタ群、および第２導電型の絶縁ゲート型トラ
ンジスタ群で構成される論理セルを備えた半導体集積回
路において、このトランジスタ群は出力トランジスタ
と、この出力トランジスタに印加される信号を生成する
入力トランジスタで構成されており、これらのトランジ
スタを電源配線に対し、出力および入力トランジスタの
チャネル幅方向が直角に成るように形成し、入力トラン
ジスタのチャネル幅を、出力トランジスタのチャネル幅
より狭くなるように形成することである。そして、論理
セルは直列に接続した複数の入力トランジスタを有して
おり、この入力トランジスタの直列段数の増加に応じて
当該入力トランジスタのチャネル幅が拡幅して成る。
に、本発明の講じた手段は、第１導電型の絶縁ゲート型
トランジスタ群、および第２導電型の絶縁ゲート型トラ
ンジスタ群で構成される論理セルを備えた半導体集積回
路において、このトランジスタ群は出力トランジスタ
と、この出力トランジスタに印加される信号を生成する
入力トランジスタで構成されており、これらのトランジ
スタを電源配線に対し、出力および入力トランジスタの
チャネル幅方向が直角に成るように形成し、入力トラン
ジスタのチャネル幅を、出力トランジスタのチャネル幅
より狭くなるように形成することである。そして、論理
セルは直列に接続した複数の入力トランジスタを有して
おり、この入力トランジスタの直列段数の増加に応じて
当該入力トランジスタのチャネル幅が拡幅して成る。
【００１４】また、入力トランジスタ及び出力入力トラ
ンジスタは、電源配線に沿って一定間隔で形成されてい
ることが望ましい。上記入力トランジスタを、そのチャ
ネル幅ＷＩ を出力トランジスタのチャネル幅Ｗ
Ｏ と、直列段数ｎとを変数とした相関関数Ｋ
（ＷＯ ，ｎ）で、ＷＩ ＝Ｋ（ＷＯ ，ｎ）で規格化
して形成することが有効である。
ンジスタは、電源配線に沿って一定間隔で形成されてい
ることが望ましい。上記入力トランジスタを、そのチャ
ネル幅ＷＩ を出力トランジスタのチャネル幅Ｗ
Ｏ と、直列段数ｎとを変数とした相関関数Ｋ
（ＷＯ ，ｎ）で、ＷＩ ＝Ｋ（ＷＯ ，ｎ）で規格化
して形成することが有効である。
【００１５】さらに、上記の半導体集積回路の製造方法
において、半導体基板を製造する過程で使用されるマス
クパターンの形成工程で、前記入力トランジスタおよび
出力トランジスタのマスクパターンには、前記規格に従
って規格化されたパターンを使用することが望ましい。
において、半導体基板を製造する過程で使用されるマス
クパターンの形成工程で、前記入力トランジスタおよび
出力トランジスタのマスクパターンには、前記規格に従
って規格化されたパターンを使用することが望ましい。
【００１６】
【作用】上記手段によれば、トランジスタのチャネル幅
方向が電源配線と直角に成るように配置されているた
め、トランジスタ群の配置されている間隔を修正するこ
となく、各トランジスタのチャネル幅を変更できる。こ
のような配置の論理セルにおいて、このセルの入力トラ
ンジスタのチャネル幅を出力トランジスタのチャネル幅
より狭くすることにより、（２）式に示すように、入力
トランジスタの貫通電流が低減でき、セルの消費電力を
低く抑えることができる。
方向が電源配線と直角に成るように配置されているた
め、トランジスタ群の配置されている間隔を修正するこ
となく、各トランジスタのチャネル幅を変更できる。こ
のような配置の論理セルにおいて、このセルの入力トラ
ンジスタのチャネル幅を出力トランジスタのチャネル幅
より狭くすることにより、（２）式に示すように、入力
トランジスタの貫通電流が低減でき、セルの消費電力を
低く抑えることができる。
【００１７】一方、論理セルの作動時間においては、セ
ルの入力トランジスタに寄生している容量ＣＩ は、セ
ル内の配線容量と次のトランジスタの容量のみで、出力
トランジスタに寄生している容量の総和であるＣL に比
べて非常に小さい。すなわち、セルの作動時間は、出力
トランジスタの作動時間で律則され、入力トランジスタ
の作動時間の寄与は少ない。従って、（１）式に示すよ
うに、入力トランジスタのチャネル幅の減少に伴い、入
力トランジスタの作動時間は遅くなるが、入力トランジ
スタに寄生している容量ＣI は小さいためセルの作動時
間の遅れは小さい。このため、入力トランジスタのチャ
ネル幅を、出力トランジスタのチャネル幅より狭く形成
することにより、作動時間が短縮され、かつ消費電力の
増加が抑えられた半導体集積回路が形成される。
ルの入力トランジスタに寄生している容量ＣＩ は、セ
ル内の配線容量と次のトランジスタの容量のみで、出力
トランジスタに寄生している容量の総和であるＣL に比
べて非常に小さい。すなわち、セルの作動時間は、出力
トランジスタの作動時間で律則され、入力トランジスタ
の作動時間の寄与は少ない。従って、（１）式に示すよ
うに、入力トランジスタのチャネル幅の減少に伴い、入
力トランジスタの作動時間は遅くなるが、入力トランジ
スタに寄生している容量ＣI は小さいためセルの作動時
間の遅れは小さい。このため、入力トランジスタのチャ
ネル幅を、出力トランジスタのチャネル幅より狭く形成
することにより、作動時間が短縮され、かつ消費電力の
増加が抑えられた半導体集積回路が形成される。
【００１８】また、入力トランジスタが直列に接続され
ている論理セルにおいては、（１）式に示すように直列
段数ｎの増加に伴って、入力トランジスタの作動時間の
遅れが大きくなる。そこで、この作動時間の遅れを補償
するために、直列段数の増加に従って入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅に達し
ない範囲で広げることが望ましい。
ている論理セルにおいては、（１）式に示すように直列
段数ｎの増加に伴って、入力トランジスタの作動時間の
遅れが大きくなる。そこで、この作動時間の遅れを補償
するために、直列段数の増加に従って入力トランジスタ
のチャネル幅を、出力トランジスタのチャネル幅に達し
ない範囲で広げることが望ましい。
【００１９】入力トランジスタ及び出力入力トランジス
タが電源配線に沿って一定間隔で形成すると、論理セル
のトランジスタ群は修正が容易となる。さらに、上記の
ように、直列段数の増加により、広げられる入力トラン
ジスタのチャネル幅ＷＩ を、出力トランジスタのチャ
ネル幅ＷＯ と直列段数ｎとを変数とした相関関数Ｋ
（ＷＯ ，ｎ）で規格化することにより、半導体基板を
製造する過程で使用されるマスクパターンの修正が容易
となる。すなわち、トランジスタのチャネル幅を修正し
製造する場合は、マスクパターンの修正が必要である
が、その際、上記相関関数Ｋ（ＷＯ ，ｎ）で規格化さ
れたチャネル幅のトランジスタのマスクパターンを予め
用意しておくことにより、マスクパターンの修正はこの
規格化されたマスクパターンを置き換えることで済み、
修正にかかる時間が大幅に短縮される。
タが電源配線に沿って一定間隔で形成すると、論理セル
のトランジスタ群は修正が容易となる。さらに、上記の
ように、直列段数の増加により、広げられる入力トラン
ジスタのチャネル幅ＷＩ を、出力トランジスタのチャ
ネル幅ＷＯ と直列段数ｎとを変数とした相関関数Ｋ
（ＷＯ ，ｎ）で規格化することにより、半導体基板を
製造する過程で使用されるマスクパターンの修正が容易
となる。すなわち、トランジスタのチャネル幅を修正し
製造する場合は、マスクパターンの修正が必要である
が、その際、上記相関関数Ｋ（ＷＯ ，ｎ）で規格化さ
れたチャネル幅のトランジスタのマスクパターンを予め
用意しておくことにより、マスクパターンの修正はこの
規格化されたマスクパターンを置き換えることで済み、
修正にかかる時間が大幅に短縮される。
【００２０】
【実施例】次に本発明の実施例を図面に基づいて説明す
る。
る。
【００２１】図１は、本発明の実施例に係る、絶縁ゲー
ト型トランジスタを備えた半導体集積回路上に形成され
た、論理セルの構成を示すレイアウト図である。本図に
示すように、Ｐｃｈ−Ｔｒの入力トランジスタ１０１、
１０２および出力トランジスタ１０５と、Ｐ型ウェルに
形成されているＮｃｈ−Ｔｒの入力トランジスタ１１
１、１１２および出力トランジスタ１１５とは、電源電
位ＶDDおよび接地電位ＶSSを供給する電源配線１４１お
よび１４２に沿って、一定の間隔Ｌで配列されている。
さらに、これらのトランジスタ１０１〜１１５は、各チ
ャネル幅ＷIP、ＷOP、ＷINおよびＷONの方向が電源配線
１４１および１４２と直角になるように配置されてい
る。本図に示す論理回路は、図２に示すＯＲ回路であ
り、２つの入力信号は入力端子１３１、１３２を経てゲ
ート電極１２０により、直列に接続されたＰｃｈ−Ｔｒ
の入力トランジスタ１０１および１０２に印加され、ま
た並列に接続されたＮｃｈ−Ｔｒの入力トランジスタ１
１１および１１２に印加される。
ト型トランジスタを備えた半導体集積回路上に形成され
た、論理セルの構成を示すレイアウト図である。本図に
示すように、Ｐｃｈ−Ｔｒの入力トランジスタ１０１、
１０２および出力トランジスタ１０５と、Ｐ型ウェルに
形成されているＮｃｈ−Ｔｒの入力トランジスタ１１
１、１１２および出力トランジスタ１１５とは、電源電
位ＶDDおよび接地電位ＶSSを供給する電源配線１４１お
よび１４２に沿って、一定の間隔Ｌで配列されている。
さらに、これらのトランジスタ１０１〜１１５は、各チ
ャネル幅ＷIP、ＷOP、ＷINおよびＷONの方向が電源配線
１４１および１４２と直角になるように配置されてい
る。本図に示す論理回路は、図２に示すＯＲ回路であ
り、２つの入力信号は入力端子１３１、１３２を経てゲ
ート電極１２０により、直列に接続されたＰｃｈ−Ｔｒ
の入力トランジスタ１０１および１０２に印加され、ま
た並列に接続されたＮｃｈ−Ｔｒの入力トランジスタ１
１１および１１２に印加される。
【００２２】これらの入力トランジスタの出力は、Ｐｃ
ｈ−Ｔｒの出力トランジスタ１０５およびＮｃｈ−Ｔｒ
の入力トランジスタ１１５に印加され、これらのトラン
ジスタのドレインは出力端子１３５に、Ａｌ配線１４３
により接続されている。このようにトランジスタ群は、
ポリシリコン製のゲート電極１２０、Ａｌ製の配線１４
３、入力端子１３１および１３２、出力端子１３５とコ
ンタクト１４５で図２に示す論理回路を構成している。
ｈ−Ｔｒの出力トランジスタ１０５およびＮｃｈ−Ｔｒ
の入力トランジスタ１１５に印加され、これらのトラン
ジスタのドレインは出力端子１３５に、Ａｌ配線１４３
により接続されている。このようにトランジスタ群は、
ポリシリコン製のゲート電極１２０、Ａｌ製の配線１４
３、入力端子１３１および１３２、出力端子１３５とコ
ンタクト１４５で図２に示す論理回路を構成している。
【００２３】配列の間隔Ｌは、プロセス固有のデザイン
により決定され、本実施例では、５μｍである。Ｐｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷOPと、Ｎｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷONは、この論
理セルの出力が駆動するＡｌ配線の寄生容量や、ＦＯ数
を想定して決定され、本実施例においては、ＷOPが２０
μｍ、ＷONが１２μｍである。これに対し、Ｐｃｈ−Ｔ
ｒの入力トランジスタのチャネル幅ＷIPは１２μｍで、
Ｎｃｈ−Ｔｒの入力トランジスタのチャネル幅ＷINは４
μｍで設定されている。
により決定され、本実施例では、５μｍである。Ｐｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷOPと、Ｎｃｈ
−Ｔｒの出力トランジスタのチャネル幅ＷONは、この論
理セルの出力が駆動するＡｌ配線の寄生容量や、ＦＯ数
を想定して決定され、本実施例においては、ＷOPが２０
μｍ、ＷONが１２μｍである。これに対し、Ｐｃｈ−Ｔ
ｒの入力トランジスタのチャネル幅ＷIPは１２μｍで、
Ｎｃｈ−Ｔｒの入力トランジスタのチャネル幅ＷINは４
μｍで設定されている。
【００２４】本実施例のＰｃｈ−Ｔｒの入力トランジス
タの貫通電流Ｉｓは、前述した（２）式を用いて以下の
通り算出できる。
タの貫通電流Ｉｓは、前述した（２）式を用いて以下の
通り算出できる。
【００２５】 Ｉｓ＝１／８× βP0×ＷIP／ｎ ×（ＶDD−２×Ｖｔｈ）2 ＝１／８×１５μ×１２／２×（５−２×０．５）2 ＝１８０ μＡ ・・・ （３） ここで単位長さ当たりのＰｃｈ−Ｔｒの入力トランジス
タの電流増幅率βP0は、１５μＡ／Ｖ2 ／μｍとし、電
源電位ＶDDは５Ｖ、作動限界電位Ｖｔｈは０．１×ＶDD
とした。これに対し、図７に示す、入力トランジスタの
チャネル幅ＷIPが、出力トランジスタのチャネル幅ＷOP
と等しく２０μｍのＰｃｈ−Ｔｒの入力トランジスタの
貫通電流Ｉｓは以下の通り算出される。
タの電流増幅率βP0は、１５μＡ／Ｖ2 ／μｍとし、電
源電位ＶDDは５Ｖ、作動限界電位Ｖｔｈは０．１×ＶDD
とした。これに対し、図７に示す、入力トランジスタの
チャネル幅ＷIPが、出力トランジスタのチャネル幅ＷOP
と等しく２０μｍのＰｃｈ−Ｔｒの入力トランジスタの
貫通電流Ｉｓは以下の通り算出される。
【００２６】 Ｉｓ＝１／８×１５μ×２０／２×（５−２×０．５）２ ＝３００ μＡ ・・・ （４） このように、本実施例において、貫通電流Ｉｓを従来に
比べ約４０％も減らすことができる。
比べ約４０％も減らすことができる。
【００２７】一方、この論理セルの入力から出力までの
遅延時間は、下式で表される。
遅延時間は、下式で表される。
【００２８】 Ｔｄｒ ＝ Ｔｉｆ ＋ Ｔｏｒ Ｔｄｆ ＝ Ｔｉｒ ＋ Ｔｏｆ ・・・ （５） ここで、Ｔｄｒ、Ｔｄｆは入力から出力までの立ち上が
り、立ち下がりの遅延時間を示す。また、Ｔｉｆ、Ｔｉ
ｒは入力トランジスタの立ち下がり、立ち上がりの遅延
時間、Ｔｏｒ、Ｔｏｆは出力トランジスタの立ち上が
り、立ち下がりの遅延時間を示す。各トランジスタの遅
延時間は過渡時間ｔと、トランジスタ単体の遅延時間Ｔ
ｏとで表され、各々のトランジスタ単体の遅延時間が同
一と仮定すると、立ち下がりの遅延時間Ｔｄｆは以下の
ようになる。
り、立ち下がりの遅延時間を示す。また、Ｔｉｆ、Ｔｉ
ｒは入力トランジスタの立ち下がり、立ち上がりの遅延
時間、Ｔｏｒ、Ｔｏｆは出力トランジスタの立ち上が
り、立ち下がりの遅延時間を示す。各トランジスタの遅
延時間は過渡時間ｔと、トランジスタ単体の遅延時間Ｔ
ｏとで表され、各々のトランジスタ単体の遅延時間が同
一と仮定すると、立ち下がりの遅延時間Ｔｄｆは以下の
ようになる。
【００２９】 Ｔｄｆ ＝ ｔｒ ＋ ｔf ＋ ３×Ｔｏ ・・・ （６） ここで、前述した過渡時間の近似式（１）を導入する
と、Ｔｄｆは以下の通り表される。
と、Ｔｄｆは以下の通り表される。
【００３０】 Ｔｄｆ ＝ ４×ＣI ／（βP0×ＷIP／ｎ × ＶDD） ＋ ４×ＣL ／（βN0×ＷON／ｎ × ＶDD） ＋ ３×Ｔｏ ・・・ （７） 上記において、ＣI は入力トランジスタに寄生している
容量でセル内の配線容量と次のトランジスタの容量の和
である。ＣL は、出力トランジスタに寄生している容量
の総和で、次のセルとをつなぐＡｌ配線の容量、このセ
ルに接続されているセルの数、すなわちＦＯ数による容
量などのこのセルの出力に寄生している容量の総和であ
る。βN0は単位長さ当たりのＮｃｈ−Ｔｒの入力トラン
ジスタの電流増幅率で、３０μＡ／Ｖ2 ／μｍとする。
ＣI を０．１ｐＦ、ＣL を１ｐＦ、Ｔｏを０．３ｎｓと
し、さらに、前述したＰｃｈ−Ｔｒの入力トランジスタ
の電流増幅率βP0の値、１５μＡ／Ｖ2 ／μｍ、電源電
位ＶDDの値５Ｖを用いて（７）式によりＴｄｆを算出す
ると、 Ｔｄｆ ＝ ４×０．１／（１５μ×１２／２ × ５） ＋ ４×１．０／（３０μ×１２／１ × ５） ＋ ３×０．３ ＝ ４．０ ｎｓ ・・・ （８） なお、ここでＰｃｈ−Ｔｒの入力トランジスタのチャネ
ル幅ＷIPは１２μｍ、Ｎｃｈ−Ｔｒの出力トランジスタ
のチャネル幅ＷOPも１２μｍである。
容量でセル内の配線容量と次のトランジスタの容量の和
である。ＣL は、出力トランジスタに寄生している容量
の総和で、次のセルとをつなぐＡｌ配線の容量、このセ
ルに接続されているセルの数、すなわちＦＯ数による容
量などのこのセルの出力に寄生している容量の総和であ
る。βN0は単位長さ当たりのＮｃｈ−Ｔｒの入力トラン
ジスタの電流増幅率で、３０μＡ／Ｖ2 ／μｍとする。
ＣI を０．１ｐＦ、ＣL を１ｐＦ、Ｔｏを０．３ｎｓと
し、さらに、前述したＰｃｈ−Ｔｒの入力トランジスタ
の電流増幅率βP0の値、１５μＡ／Ｖ2 ／μｍ、電源電
位ＶDDの値５Ｖを用いて（７）式によりＴｄｆを算出す
ると、 Ｔｄｆ ＝ ４×０．１／（１５μ×１２／２ × ５） ＋ ４×１．０／（３０μ×１２／１ × ５） ＋ ３×０．３ ＝ ４．０ ｎｓ ・・・ （８） なお、ここでＰｃｈ−Ｔｒの入力トランジスタのチャネ
ル幅ＷIPは１２μｍ、Ｎｃｈ−Ｔｒの出力トランジスタ
のチャネル幅ＷOPも１２μｍである。
【００３１】一方、図７に示す従来の論理セル構成にお
いては、Ｐｃｈ−Ｔｒの入力トランジスタのチャネル幅
ＷＩＰは、出力トランジスタのチャネル幅ＷＯＰと等し
く２０μｍであり、上記と同様に計算すると、 Ｔｄｆ ＝ ４×０．１／（１５μ×２０／２ × ５） ＋ ４×１．０／（３０μ×１２／１ × ５） ＋ ３×０．３ ＝ ３．６ ｎｓ ・・・ （９） となり、本実施例と比較し１０％ほど遅延時間を短縮す
ることが可能である。しかしながら、上記（８）、
（９）式において、ＣＩ ／ＣＬ は０．１程度として
いるが、実際の集積回路では比較にならない程小さい。
従って、遅延時間の差は上記数値より小さいものとな
る。このように、本実施例に係る論理セルでは、従来の
構成の論理セルに対し、消費電力の増加を抑えながら、
ほぼ同等の遅延時間を実現できると考えられる。
いては、Ｐｃｈ−Ｔｒの入力トランジスタのチャネル幅
ＷＩＰは、出力トランジスタのチャネル幅ＷＯＰと等し
く２０μｍであり、上記と同様に計算すると、 Ｔｄｆ ＝ ４×０．１／（１５μ×２０／２ × ５） ＋ ４×１．０／（３０μ×１２／１ × ５） ＋ ３×０．３ ＝ ３．６ ｎｓ ・・・ （９） となり、本実施例と比較し１０％ほど遅延時間を短縮す
ることが可能である。しかしながら、上記（８）、
（９）式において、ＣＩ ／ＣＬ は０．１程度として
いるが、実際の集積回路では比較にならない程小さい。
従って、遅延時間の差は上記数値より小さいものとな
る。このように、本実施例に係る論理セルでは、従来の
構成の論理セルに対し、消費電力の増加を抑えながら、
ほぼ同等の遅延時間を実現できると考えられる。
【００３２】さらに、図６に示すような複雑な論理回路
を実現するセルにおいては、入力トランジスタには、入
力信号のみを扱うトランジスタに加えて、この入力信号
により中間の論理を構成する中間のトランジスタも含ま
れている。このようなセルにおいては、中間のトランジ
スタのチャネル幅も狭くなることにより、中間のトラン
ジスタの貫通電流が減少する。さらに、入力信号を扱う
トランジスタに寄生する容量も減少するため、入力信号
を扱うトランジスタの遅延時間は、従来の構成のセルと
ほぼ同等に短縮される。このように、複雑な論理回路を
実現するセルに本発明を適用する場合には、従来のセル
に比べ消費電力の増加が非常に抑制され、かつ遅延時間
が短縮されたセルを提供できる。また、トランジスタの
チャネル幅を狭くすることにより、セル内部の充放電流
および短絡電流の減少も見込まれ、半導体チップとして
の消費電力は、従来の半分程度になると考えられる。
を実現するセルにおいては、入力トランジスタには、入
力信号のみを扱うトランジスタに加えて、この入力信号
により中間の論理を構成する中間のトランジスタも含ま
れている。このようなセルにおいては、中間のトランジ
スタのチャネル幅も狭くなることにより、中間のトラン
ジスタの貫通電流が減少する。さらに、入力信号を扱う
トランジスタに寄生する容量も減少するため、入力信号
を扱うトランジスタの遅延時間は、従来の構成のセルと
ほぼ同等に短縮される。このように、複雑な論理回路を
実現するセルに本発明を適用する場合には、従来のセル
に比べ消費電力の増加が非常に抑制され、かつ遅延時間
が短縮されたセルを提供できる。また、トランジスタの
チャネル幅を狭くすることにより、セル内部の充放電流
および短絡電流の減少も見込まれ、半導体チップとして
の消費電力は、従来の半分程度になると考えられる。
【００３３】図３は、本実施例に係る３入力ＯＲ回路の
論理セルのレイアウトを示している。
論理セルのレイアウトを示している。
【００３４】本図の論理セルは、図４に示す３入力ＯＲ
回路を構成している。このＯＲ回路においては、Ｐｃｈ
−Ｔｒの入力トランジスタ１０１、１０２および１０３
は直列に接続されている。このため、図３に示すように
セルの構成においても、入力トランジスタが１段追加さ
れ、３段となっており、さらに、入力トランジスタのチ
ャネル幅ＷIPは１６μｍと、図１に示した論理セルのＷ
IPより、大きく設定している。その他の構成について
は、図１に示した論理セルと同等につき説明を省略す
る。ＷIPを図１の論理セルより大きくした理由は、この
回路のＰｃｈ−Ｔｒの直列段数ｎは３段であり、（１）
式に示したように、過渡時間ｔr は、βP0×ＷIP／ｎに
反比例するため、ｎの増加に従い大きくなり、この過渡
時間ｔr の増加を補償するためである。
回路を構成している。このＯＲ回路においては、Ｐｃｈ
−Ｔｒの入力トランジスタ１０１、１０２および１０３
は直列に接続されている。このため、図３に示すように
セルの構成においても、入力トランジスタが１段追加さ
れ、３段となっており、さらに、入力トランジスタのチ
ャネル幅ＷIPは１６μｍと、図１に示した論理セルのＷ
IPより、大きく設定している。その他の構成について
は、図１に示した論理セルと同等につき説明を省略す
る。ＷIPを図１の論理セルより大きくした理由は、この
回路のＰｃｈ−Ｔｒの直列段数ｎは３段であり、（１）
式に示したように、過渡時間ｔr は、βP0×ＷIP／ｎに
反比例するため、ｎの増加に従い大きくなり、この過渡
時間ｔr の増加を補償するためである。
【００３５】このように、直列段数ｎの増加に従って、
入力トランジスタのチャネル幅を、出力トランジスタの
チャネル幅の範囲内で増加させることが望ましい。さら
に、本実施例においては、ＷIPを以下の相関関数にて規
格化して、トランジスタを形成している。
入力トランジスタのチャネル幅を、出力トランジスタの
チャネル幅の範囲内で増加させることが望ましい。さら
に、本実施例においては、ＷIPを以下の相関関数にて規
格化して、トランジスタを形成している。
【００３６】 ＷOP ＝ ｋ（ｎ）× ＷIP ・・・ （１０） ここで、ｋ（ｎ）は相関係数で、ｎ＝１の時２．５、ｎ
＝２の時１．６７、ｎ＝３の時１．２５、さらに、ｎ＝
４の時１．０としている。なお、本実施例では直列段数
は４段が最大と仮定して係数を設定しているが、直列段
数の最大値およびその他のファクターにより、この係数
は変更されるものである。
＝２の時１．６７、ｎ＝３の時１．２５、さらに、ｎ＝
４の時１．０としている。なお、本実施例では直列段数
は４段が最大と仮定して係数を設定しているが、直列段
数の最大値およびその他のファクターにより、この係数
は変更されるものである。
【００３７】上記式（１０）により各サイズのトランジ
スタは、図５に示すような基本セルに規格化される。図
５において、基本セル４０５はｎ＝１の時でＷIPが８μ
ｍ、基本セル４０６はｎ＝２の時でＷIPが１２μｍ、基
本セル４０７はｎ＝３の時でＷIPが１６μｍ、基本セル
４０８はｎ＝４の時でＷIPが２０μｍで出力トランジス
タの基本セルを兼ねている。Ｎｃｈ−Ｔｒについても、
同様の基本セル群４１６〜４１９が用意でき、さらに、
上記の基本セルに応じたソースおよびドレインとなるセ
ル群４０１〜４０４および４１１〜４１５、ゲート電極
であるポリシリコン電極のセル群４２１〜４２６を事前
に用意することが可能となる。このような基本セルを使
用し、論理セルを構成することにより、この論理セルの
構成を変える場合に、すでに用意してあるセル群から、
対応するセルを選択することができる。従って、半導体
集積回路を製造する際に使用されるマスクパターンの形
成工程において、上記の基本セルに対応するマスクパタ
ーンを準備しておくことができる。そして、論理セルの
構成が変更となったときは、準備しておいたマスクパタ
ーンを使用し、短時間で容易に修正したマスクパターン
を形成でき、構成の変更に柔軟に対応できる。
スタは、図５に示すような基本セルに規格化される。図
５において、基本セル４０５はｎ＝１の時でＷIPが８μ
ｍ、基本セル４０６はｎ＝２の時でＷIPが１２μｍ、基
本セル４０７はｎ＝３の時でＷIPが１６μｍ、基本セル
４０８はｎ＝４の時でＷIPが２０μｍで出力トランジス
タの基本セルを兼ねている。Ｎｃｈ−Ｔｒについても、
同様の基本セル群４１６〜４１９が用意でき、さらに、
上記の基本セルに応じたソースおよびドレインとなるセ
ル群４０１〜４０４および４１１〜４１５、ゲート電極
であるポリシリコン電極のセル群４２１〜４２６を事前
に用意することが可能となる。このような基本セルを使
用し、論理セルを構成することにより、この論理セルの
構成を変える場合に、すでに用意してあるセル群から、
対応するセルを選択することができる。従って、半導体
集積回路を製造する際に使用されるマスクパターンの形
成工程において、上記の基本セルに対応するマスクパタ
ーンを準備しておくことができる。そして、論理セルの
構成が変更となったときは、準備しておいたマスクパタ
ーンを使用し、短時間で容易に修正したマスクパターン
を形成でき、構成の変更に柔軟に対応できる。
【００３８】なお、本実施例におけるゲート電極はポリ
シリコンであるが、これが他の金属であっても良く、配
置間隔Ｌおよび各チャネル幅を限定するものでもない。
さらに、相関関数Ｋ（Ｗｏ，ｎ）を特定するものでもな
い。また、Ｐｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒの配置が逆であ
っても、ウェル領域がＰｃｈ側であってもよく、さらに
論理回路はＯＲ回路に限らず、種々の論理回路に対し本
発明は適用できる。
シリコンであるが、これが他の金属であっても良く、配
置間隔Ｌおよび各チャネル幅を限定するものでもない。
さらに、相関関数Ｋ（Ｗｏ，ｎ）を特定するものでもな
い。また、Ｐｃｈ−Ｔｒ、Ｎｃｈ−Ｔｒの配置が逆であ
っても、ウェル領域がＰｃｈ側であってもよく、さらに
論理回路はＯＲ回路に限らず、種々の論理回路に対し本
発明は適用できる。
【００３９】
【発明の効果】以上説明したように、本発明は、出力お
よび入力トランジスタは、チャネル幅方向が電源配線に
対し直角に成るように形成され、入力トランジスタのチ
ャネル幅を、出力トランジスタのチャネル幅より狭く設
定するものであるから、従来の構成による論理セルに比
べ、消費電力の増加を抑えながら作動時間の高速化を図
ることができる。特に、入力トランジスタが直列に接続
されている論理セルにおいて、その直列段数の増加に応
じて入力トランジスタのチャネル幅が拡幅して成る構成
では、直列段数の増加に伴う作動時間の遅れを入力トラ
ンジスタのチャネル幅の拡幅で補償できる。この論理セ
ルを備えた半導体集積回路は消費電力の低減が可能であ
り、ラップトップ型コンピュータなどの供給電力の限ら
れた用途に最適な半導体集積回路を供給できる。
よび入力トランジスタは、チャネル幅方向が電源配線に
対し直角に成るように形成され、入力トランジスタのチ
ャネル幅を、出力トランジスタのチャネル幅より狭く設
定するものであるから、従来の構成による論理セルに比
べ、消費電力の増加を抑えながら作動時間の高速化を図
ることができる。特に、入力トランジスタが直列に接続
されている論理セルにおいて、その直列段数の増加に応
じて入力トランジスタのチャネル幅が拡幅して成る構成
では、直列段数の増加に伴う作動時間の遅れを入力トラ
ンジスタのチャネル幅の拡幅で補償できる。この論理セ
ルを備えた半導体集積回路は消費電力の低減が可能であ
り、ラップトップ型コンピュータなどの供給電力の限ら
れた用途に最適な半導体集積回路を供給できる。
【００４０】さらに、トランジスタのチャネル幅を相関
関数で規格化した基本セルで、論理セルを構成すること
により、論理セルの構成の修正に容易、かつ迅速に対応
することができる。
関数で規格化した基本セルで、論理セルを構成すること
により、論理セルの構成の修正に容易、かつ迅速に対応
することができる。
【図１】 本発明の一実施例に係る論理セルの構成を示
すレイアウト図である。
すレイアウト図である。
【図２】 図１に示す論理セルの回路（ＯＲ回路）図で
ある。
ある。
【図３】 本発明の他の実施例に係る論理セルの構成を
示すレイアウト図である。
示すレイアウト図である。
【図４】 図３に示す論理セルの回路（ＯＲ回路）図で
ある。
ある。
【図５】 図１および図３に示す論理セルのトランジス
タを構成する基本セルの外形を示す平面図である。
タを構成する基本セルの外形を示す平面図である。
【図６】 多段の入力および中段トランジスタを含む論
理回路を示す回路図である。
理回路を示す回路図である。
【図７】 従来のゲートアレイ手法による論理セル（Ｏ
Ｒ回路）の構成を示す平面図である。
Ｒ回路）の構成を示す平面図である。
【図８】 従来の手作業による論理セル（ＯＲ回路）の
構成を示す平面図である。
構成を示す平面図である。
１０１，１０２，１０３・・・Ｐチャンネル型の入力ト
ランジスタ １０５ ・・・Ｐチャンネル型の出力ト
ランジスタ １１１，１１２，１１３・・・Ｎチャンネル型の入力ト
ランジスタ １１５ ・・・Ｎチャンネル型の出力ト
ランジスタ １２０ ・・・ポリシリコン製ゲート電
極 １３１，１３２，１３３・・・入力端子 １３５ ・・・出力端子 １４１，１４２ ・・・電源配線 １４３ ・・・Ａｌ配線 １４５ ・・・コンタクト １５０ ・・・ウェル領域 ４０１〜４０４ ・・・Ｐチャンネル型トランジ
スタのソース／ドレイン用基本セル ４０５〜４０８ ・・・Ｐチャンネル型トランジ
スタの基本セル ４１１〜４１５ ・・・Ｎチャンネル型トランジ
スタのソース／ドレイン用基本セル ４１６〜４１９ ・・・Ｎチャンネル型トランジ
スタの基本セル ４２１〜４２６ ・・・ゲート電極用の基本セル ５０１〜５０６ ・・・インバータ回路 ５０７〜５１０ ・・・トランスミッション回路 ５１１，５１２ ・・・２入力ＮＡＮＤ回路 ５１３ ・・・リセット入力端子 ５１４ ・・・データ入力端子 ５１５ ・・・クロック入力端子 ５１６，５１７ ・・・出力端子 ＷＩＰ，ＷＩＮ ・・・入力トランジスタの
チャネル幅 ＷＯＰ，ＷＯＮ ・・・出力トランジスタの
チャネル幅 Ｌ ・・・トランジスタの配列間隔 ＶＤＤ ・・・電源電位 ＶＳＳ ・・・接地電位
ランジスタ １０５ ・・・Ｐチャンネル型の出力ト
ランジスタ １１１，１１２，１１３・・・Ｎチャンネル型の入力ト
ランジスタ １１５ ・・・Ｎチャンネル型の出力ト
ランジスタ １２０ ・・・ポリシリコン製ゲート電
極 １３１，１３２，１３３・・・入力端子 １３５ ・・・出力端子 １４１，１４２ ・・・電源配線 １４３ ・・・Ａｌ配線 １４５ ・・・コンタクト １５０ ・・・ウェル領域 ４０１〜４０４ ・・・Ｐチャンネル型トランジ
スタのソース／ドレイン用基本セル ４０５〜４０８ ・・・Ｐチャンネル型トランジ
スタの基本セル ４１１〜４１５ ・・・Ｎチャンネル型トランジ
スタのソース／ドレイン用基本セル ４１６〜４１９ ・・・Ｎチャンネル型トランジ
スタの基本セル ４２１〜４２６ ・・・ゲート電極用の基本セル ５０１〜５０６ ・・・インバータ回路 ５０７〜５１０ ・・・トランスミッション回路 ５１１，５１２ ・・・２入力ＮＡＮＤ回路 ５１３ ・・・リセット入力端子 ５１４ ・・・データ入力端子 ５１５ ・・・クロック入力端子 ５１６，５１７ ・・・出力端子 ＷＩＰ，ＷＩＮ ・・・入力トランジスタの
チャネル幅 ＷＯＰ，ＷＯＮ ・・・出力トランジスタの
チャネル幅 Ｌ ・・・トランジスタの配列間隔 ＶＤＤ ・・・電源電位 ＶＳＳ ・・・接地電位
Claims (4)
- 【請求項１】 第１導電型の絶縁ゲート型トランジスタ
群、および第２導電型の絶縁ゲート型トランジスタ群で
構成される論理セルを備えた半導体集積回路において、 前記トランジスタ群は出力トランジスタと、この出力ト
ランジスタへ印加される信号を生成する入力トランジス
タとで構成されており、これらのトランジスタは、電源
配線に対し、前記出力および入力トランジスタのチャネ
ル幅方向が直角に成るように形成されており、前記入力
トランジスタのチャネル幅は、前記出力トランジスタの
チャネル幅より狭く、前記論理セルは直列に接続した複
数の入力トランジスタを有しており、この入力トランジ
スタの直列段数の増加に応じて当該入力トランジスタの
チャネル幅が拡幅して成ることを特徴とする半導体集積
回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、前記入力トランジスタ及び前記出力入力トランジス
タは、前記電源配線に沿って一定間隔で形成されている
ことを特徴とする半導体集積回路。 - 【請求項３】 請求項１又は請求項２に記載の半導体集
積回路において、前記入力トランジスタは、そのチャネ
ル幅ＷＩ が前記出力トランジスタのチャネル幅ＷＯ
と、前記直列段数ｎとを変数とした相関関数Ｋ
（ＷＯ 、ｎ）で規格化されて形成されていることを特
徴とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路基板を
製造する過程で使用されるマスクパターンの形成工程に
おいて、前記入力トランジスタおよび出力トランジスタ
のマスクパターンとしては、前記相関関数で規格化され
たパターンが使用されることを特徴とする半導体集積回
路の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP03044840A JP3079599B2 (ja) | 1990-04-20 | 1991-03-11 | 半導体集積回路及びその製造方法 |
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