JPH01293647A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01293647A JPH01293647A JP63125454A JP12545488A JPH01293647A JP H01293647 A JPH01293647 A JP H01293647A JP 63125454 A JP63125454 A JP 63125454A JP 12545488 A JP12545488 A JP 12545488A JP H01293647 A JPH01293647 A JP H01293647A
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- Japan
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- transistor formation
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- chip
- peripheral circuit
- bonding pad
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000002093 peripheral effect Effects 0.000 claims abstract description 36
- 230000015572 biosynthetic process Effects 0.000 abstract description 39
- 230000010354 integration Effects 0.000 abstract description 8
- 239000002699 waste material Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置のチップ周辺に設けられるボンディングパッ
ドと、このボンディングパッドの近傍に設けられる周辺
回路とを具備する半導体装置に圓し、 周辺回路領域を小型化して多ビン化及び集積度の向上を
図ることを目的とし、 複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けて構成する。
ドと、このボンディングパッドの近傍に設けられる周辺
回路とを具備する半導体装置に圓し、 周辺回路領域を小型化して多ビン化及び集積度の向上を
図ることを目的とし、 複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けて構成する。
本発明は、半導体装置のチップ周辺に設けられるボンデ
ィングパッドと、このボンディングパッドの近傍に設け
られる周辺回路とを具備する半導体装置に関する。
ィングパッドと、このボンディングパッドの近傍に設け
られる周辺回路とを具備する半導体装置に関する。
（従来の技術）
従来、この種の半導体装置では、レイアウトの容易さ（
１つのレイアウトパターンの繰返し）や、出力バッフ７
等の周辺回路の個別化（１ビンごとに出力のタイプが異
なる）のため、１つのボンディングパッドの近傍領域に
１つの出力バッフ７（これと保護素子を設ける場合もあ
る）のパターンが設けられている。
１つのレイアウトパターンの繰返し）や、出力バッフ７
等の周辺回路の個別化（１ビンごとに出力のタイプが異
なる）のため、１つのボンディングパッドの近傍領域に
１つの出力バッフ７（これと保護素子を設ける場合もあ
る）のパターンが設けられている。
第５図は、従来の半導体装置のチップの平面図である。
同図において１０はチップ、１２は内部ロジック領域、
１４はチップ周辺領域である。チップ周辺領ｔｉ１４に
はボンディングパッド、周辺回路及び電源ライン等が配
列されている。１６はボンディングパッド、１６ａ及び
１６ｂはそれぞれボンディングパッド１６に対応して設
けられたＰｃｈトランジスタ形成領域及びＮＣｈトラン
ジスタ形成領域であり、１６ａと１６ｂで１つの周辺回
路（例えば出カバソファ）が形成される。
１４はチップ周辺領域である。チップ周辺領ｔｉ１４に
はボンディングパッド、周辺回路及び電源ライン等が配
列されている。１６はボンディングパッド、１６ａ及び
１６ｂはそれぞれボンディングパッド１６に対応して設
けられたＰｃｈトランジスタ形成領域及びＮＣｈトラン
ジスタ形成領域であり、１６ａと１６ｂで１つの周辺回
路（例えば出カバソファ）が形成される。
第６図はボンディングパッド１６並びにＰｃｈトランジ
スタ形成領域１６ａ及びＮＣｈトランジスタ形成領域を
含むチップ周辺領域の要部を示す拡大図である。ボンデ
ィングパッド１６の左右には、Ｐｃｈトランジスタ形成
領域１６ａとＮｃｈトランジスタ形滅領域１６ｂとが設
けられ、接続部２０ａ及び２０ｂで相互に接続されてい
る。これらの近傍には、チップ１０のエツジに沿って電
源ライン１８が設けられている。
スタ形成領域１６ａ及びＮＣｈトランジスタ形成領域を
含むチップ周辺領域の要部を示す拡大図である。ボンデ
ィングパッド１６の左右には、Ｐｃｈトランジスタ形成
領域１６ａとＮｃｈトランジスタ形滅領域１６ｂとが設
けられ、接続部２０ａ及び２０ｂで相互に接続されてい
る。これらの近傍には、チップ１０のエツジに沿って電
源ライン１８が設けられている。
第５図に戻り、２２はボンディングパッド、２４はボン
ディングパッド２２に対応して設けられた周辺回路領域
である。
ディングパッド２２に対応して設けられた周辺回路領域
である。
第７図はこのボンディングパッド２２及び周辺回路領域
２４を含むチップ周辺領域の要部を示す拡大図である。
２４を含むチップ周辺領域の要部を示す拡大図である。
ボンディングパッド２２から内部ロジック領域１２方向
に順に、ボンディングパッド２２とほぼ同一幅のＮＣｈ
トランジスタ形成領域２４ｂ及びＰｃｈトランジスタ形
成領域２４ａ並びにＩｔｌＩライン１８が配列されてい
る。Ｐｃｈトランジスタ形成領域２４ａ及びＮｃｈトラ
ンジスタ形成領域２４ｂとで周辺回路領域２４が形成さ
れており、これらは接続路２６でボンディングパッド２
２に相互に接続されている。
に順に、ボンディングパッド２２とほぼ同一幅のＮＣｈ
トランジスタ形成領域２４ｂ及びＰｃｈトランジスタ形
成領域２４ａ並びにＩｔｌＩライン１８が配列されてい
る。Ｐｃｈトランジスタ形成領域２４ａ及びＮｃｈトラ
ンジスタ形成領域２４ｂとで周辺回路領域２４が形成さ
れており、これらは接続路２６でボンディングパッド２
２に相互に接続されている。
しかしながら、上記従来の構成は以下の問題点を有する
。
。
第６図に示す従来の構成はボンディングパッドの左右に
周辺回路領域が形成されているため、多くのボンディン
グパッドをチップ周辺領域に配列することができない。
周辺回路領域が形成されているため、多くのボンディン
グパッドをチップ周辺領域に配列することができない。
従って、ＬＳＩの多ビン化を図ることはできない。
他方、第７図に示す従来の構成では、周辺回路領ｖ１２
４はチップ周辺領域１４方向に設けられているため、Ｌ
ＳＩの多ビン化を図ることはできる反面、内部ロジック
領域１２の集積度を低下させてしまう。特に、Ｐｃｈ）
ランジスタ形成領域２４ａ及びＮＣｈトランジスタ形成
領域２４ｂはボンディングパッド２２の幅に合わせて形
成されるため充分な横幅を確保することができず、線幅
が大きくなってしまうので、集積度の低下は一層顕著な
ものとなる。これに対処するにはチップサイズを大きく
することで対処できるが、望ましい解決策ではない。
４はチップ周辺領域１４方向に設けられているため、Ｌ
ＳＩの多ビン化を図ることはできる反面、内部ロジック
領域１２の集積度を低下させてしまう。特に、Ｐｃｈ）
ランジスタ形成領域２４ａ及びＮＣｈトランジスタ形成
領域２４ｂはボンディングパッド２２の幅に合わせて形
成されるため充分な横幅を確保することができず、線幅
が大きくなってしまうので、集積度の低下は一層顕著な
ものとなる。これに対処するにはチップサイズを大きく
することで対処できるが、望ましい解決策ではない。
従って、本発明はこれらの従来技術の問題点を解決し、
周辺回路領域を小型化して、多ビン化及び集積度の向上
を図ることを目的とする。
周辺回路領域を小型化して、多ビン化及び集積度の向上
を図ることを目的とする。
本発明は、半導体装置のチップ周辺に設けられるボンデ
ィングパッドと、このボンディングパッドの近傍に設け
られる周辺回路とを具備する半導体装置において、 複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けて構成される。
ィングパッドと、このボンディングパッドの近傍に設け
られる周辺回路とを具備する半導体装置において、 複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けて構成される。
複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けて構成しているので、チップ周辺領域
を無駄なく有効に利用することができ、多ビン化及び集
積度の向上を図ることができる。
レイアウトを設けて構成しているので、チップ周辺領域
を無駄なく有効に利用することができ、多ビン化及び集
積度の向上を図ることができる。
〔実施例）
第１図は本発明の一実施例の要部を示す図である。同図
において、２６はチップ、２８及び３０はそれぞれボン
ディングパッド、３２ａ及び３２ｂはＮｃｈトランジス
タ形成領域、３４ａ及び３４ｂはそれぞれＰｃｈトラン
ジスタ形成領域、３６は電源ライン、３８ａ及び３８ｂ
は接続部である。
において、２６はチップ、２８及び３０はそれぞれボン
ディングパッド、３２ａ及び３２ｂはＮｃｈトランジス
タ形成領域、３４ａ及び３４ｂはそれぞれＰｃｈトラン
ジスタ形成領域、３６は電源ライン、３８ａ及び３８ｂ
は接続部である。
２つのボンディングパッド２８と３０に対し、Ｎｃｈト
ランジスタ形成領域３２ａ及び３２ｂ並びにＰＣｈトラ
ンジスタ形成領［３４ａ及び３４ｂで形成される周辺回
路領域が設けられている。Ｎｃｈトランジスタ形成領域
３２ａ及び３２ｂ並びにＰＣｈトランジスタ形成領域３
４ａ及び３４ｂは、この順に、ボンディングパッド２８
及び３０の並びから内部ロジック領域方向（電源ライン
３６方向）に配列されている。ＮＣｈトランジスタ形成
領域３２ａ及び３２ｂ並びにＰｃｈトランジスタ形成領
域３４ａ及び３４ｂはそれぞれ、ボンディングパッド２
８の左端とボンディングパッド３０の右端との間の距離
に等しいかそれ以下の横幅を有している。ボンディング
パッド２８と３０は、最小間隔で離間配列されている。
ランジスタ形成領域３２ａ及び３２ｂ並びにＰＣｈトラ
ンジスタ形成領［３４ａ及び３４ｂで形成される周辺回
路領域が設けられている。Ｎｃｈトランジスタ形成領域
３２ａ及び３２ｂ並びにＰＣｈトランジスタ形成領域３
４ａ及び３４ｂは、この順に、ボンディングパッド２８
及び３０の並びから内部ロジック領域方向（電源ライン
３６方向）に配列されている。ＮＣｈトランジスタ形成
領域３２ａ及び３２ｂ並びにＰｃｈトランジスタ形成領
域３４ａ及び３４ｂはそれぞれ、ボンディングパッド２
８の左端とボンディングパッド３０の右端との間の距離
に等しいかそれ以下の横幅を有している。ボンディング
パッド２８と３０は、最小間隔で離間配列されている。
ＮＣｈトランジスタ形成領域３２ｂとＰｃｈトランジス
タ形成領域３４ａとは、絶縁を確保できる最小距離だけ
離間されている。Ｐｃｈトランジスタ形成領域３４ｂ、
Ｎｃｈトランジスタ形成領域３２ｂ及びボンディングパ
ッド２８は接続部３８ｂで相互に接続されている。また
、ｐｃｈトランジスタ形成領域３４ａ、Ｎｃｈトランジ
スタ形成領１４３２８及びボンディングパッド３０は接
続部３８ａで相互に接続されている。
タ形成領域３４ａとは、絶縁を確保できる最小距離だけ
離間されている。Ｐｃｈトランジスタ形成領域３４ｂ、
Ｎｃｈトランジスタ形成領域３２ｂ及びボンディングパ
ッド２８は接続部３８ｂで相互に接続されている。また
、ｐｃｈトランジスタ形成領域３４ａ、Ｎｃｈトランジ
スタ形成領１４３２８及びボンディングパッド３０は接
続部３８ａで相互に接続されている。
上記の構成により、ボンディングパッド２８と３０とを
最小間隔で配置しても、周辺回路領域は何らの制約も受
けない。上記構成によれば、第７図に示す従来の構成に
くらべ、ボンディングパッド２８と３０との距離Ｌ１及
びボンディングパッド２８又は３０と、これらと最も離
れたＰｃｈトランジスタ形成領ｔａ３４ｂとの距１１１
Ｌ ｚをそれぞれ１０％程度減らすことができる。
最小間隔で配置しても、周辺回路領域は何らの制約も受
けない。上記構成によれば、第７図に示す従来の構成に
くらべ、ボンディングパッド２８と３０との距離Ｌ１及
びボンディングパッド２８又は３０と、これらと最も離
れたＰｃｈトランジスタ形成領ｔａ３４ｂとの距１１１
Ｌ ｚをそれぞれ１０％程度減らすことができる。
第３図は、第１図に示す実施例のレイアウトパターンの
一例を示す図である。図中、第１図と同一の構成要素に
は同一の参照番号を付しである。
一例を示す図である。図中、第１図と同一の構成要素に
は同一の参照番号を付しである。
第３図に示すパターンは出力バッファのものであり、Ｃ
ＭＯＳインバータの２段構成である。
ＭＯＳインバータの２段構成である。
第２図は、本発明の別の実施例の要部を示す図である。
同図において、４０．４２及び４４はそれぞれボンディ
ングパッド、４６ａ、４６ｂ及び４６ＧはそれぞれＰｃ
ｈトランジスタ形成領域、４８ａ、４８ｂ及び４８Ｃは
それぞれＮｃｈトランジスタ形成領域、５０ａ、５０ｂ
、５０ｃ、５０ｄ及び５０ｅはそれぞれ接続部である。
ングパッド、４６ａ、４６ｂ及び４６ＧはそれぞれＰｃ
ｈトランジスタ形成領域、４８ａ、４８ｂ及び４８Ｃは
それぞれＮｃｈトランジスタ形成領域、５０ａ、５０ｂ
、５０ｃ、５０ｄ及び５０ｅはそれぞれ接続部である。
３つのボンディングパッド４０．４２及び４４に対し、
Ｐｃｈｈランジスタ形成領域４６８〜４６Ｇ及びＮＣｈ
トランジスタ形成領域４８８〜４８０で形成される周辺
回路領域が設けられている。Ｐｃｈトランジスタ形成領
域４６ａ〜４６ｃ及びＮＣｈ）−ランジスタ形成領域４
８ａ〜４８Ｃは、この順に、ボンディングパッド４０．
４２及び４４の並びから内部ロジック領域方向（ｌｆｌ
ライン３６方向）に配列されている。ｐｃｉトランジス
タ形成領域４６ａとＮｃｈトランジスタ形成領域４８ａ
、４６ｂと４８ｂ及び４６ｃと４８Ｃはそれぞれ図示の
ように離間配＠（パッド間の距離より狭くすることがで
きる）されており、接続路５０ｃ、５０ｄ及び５０ｅで
相互に接続されている。 Ｐｃｈトランジスタ形成領域
４６ａとボンディングパッド４２は、接続路５０ｃで接
続されている。また、Ｐｃｈトランジスタ形成ｍ域４６
ｂとボンディングパッド、４０は、接続路５０ｂで接続
されている。更に、Ｎｃｈトランジスタ形成領域４８Ｇ
とボンディングパッド４４は、接続路５０ａで接続され
ている。
Ｐｃｈｈランジスタ形成領域４６８〜４６Ｇ及びＮＣｈ
トランジスタ形成領域４８８〜４８０で形成される周辺
回路領域が設けられている。Ｐｃｈトランジスタ形成領
域４６ａ〜４６ｃ及びＮＣｈ）−ランジスタ形成領域４
８ａ〜４８Ｃは、この順に、ボンディングパッド４０．
４２及び４４の並びから内部ロジック領域方向（ｌｆｌ
ライン３６方向）に配列されている。ｐｃｉトランジス
タ形成領域４６ａとＮｃｈトランジスタ形成領域４８ａ
、４６ｂと４８ｂ及び４６ｃと４８Ｃはそれぞれ図示の
ように離間配＠（パッド間の距離より狭くすることがで
きる）されており、接続路５０ｃ、５０ｄ及び５０ｅで
相互に接続されている。 Ｐｃｈトランジスタ形成領域
４６ａとボンディングパッド４２は、接続路５０ｃで接
続されている。また、Ｐｃｈトランジスタ形成ｍ域４６
ｂとボンディングパッド、４０は、接続路５０ｂで接続
されている。更に、Ｎｃｈトランジスタ形成領域４８Ｇ
とボンディングパッド４４は、接続路５０ａで接続され
ている。
第２図に示す構成でも、ボンディングパッド４０と４２
．４２と４４の間を最小距離で配置しても、周辺回路領
域は何らの制約も受けない。
．４２と４４の間を最小距離で配置しても、周辺回路領
域は何らの制約も受けない。
第４図は、第２図に示す実施例のレイアウトパターンの
一例を示す図である。図中、第２図と同一の構成要素に
は同一の参照番号を付しである。
一例を示す図である。図中、第２図と同一の構成要素に
は同一の参照番号を付しである。
第４図に示すパターンは入力バッファのものである。
以上、本発明の詳細な説明した。本発明では１つのチッ
プ内で、ボンディングパッドとこれに・対する周辺回路
領域のパターンとの組み合わせを統一する必要はなく、
種々の組み合わせ（例えば第１図と第２図のパターン）
を混合して形成しても良い。
プ内で、ボンディングパッドとこれに・対する周辺回路
領域のパターンとの組み合わせを統一する必要はなく、
種々の組み合わせ（例えば第１図と第２図のパターン）
を混合して形成しても良い。
以上説明したように、本発明によれば、複数のボンディ
ングパッドごとに対応する周辺回路のレイアウトを設け
て構成しているので、チップ周辺領域を無駄なく有効に
利用することができ、多ビン化及び集積度の向上を図る
ことができる。特に、１６ビツト化及び３２ビツト化に
伴い、同一タイプの信号系（アドレスバス、データバス
等）に関するボンディングパッド及びその周辺回路を統
合してグループ化してチップ周辺領域を有効に利用する
ことができる。更には、レイアウトの統合化により静電
対圧やラッチアップの特性をも改善することができる。
ングパッドごとに対応する周辺回路のレイアウトを設け
て構成しているので、チップ周辺領域を無駄なく有効に
利用することができ、多ビン化及び集積度の向上を図る
ことができる。特に、１６ビツト化及び３２ビツト化に
伴い、同一タイプの信号系（アドレスバス、データバス
等）に関するボンディングパッド及びその周辺回路を統
合してグループ化してチップ周辺領域を有効に利用する
ことができる。更には、レイアウトの統合化により静電
対圧やラッチアップの特性をも改善することができる。
第１図は本発明の一実施例の要部を示す図、第２図は本
発明の別の実施例の要部を示す図、第３図は第１図に示
す実施例のレイアウトパターン例を示す図、 第４図は第２図に示す実施例のレイアウトパターンを示
す図、 第５図は従来の半導体装置のチップの平面図、第６図は
従来例の要部を示す図、及び 第７図は別の従来例の要部を示す図である。 図において、 ２６はチップ、 ２８．３０．４０，４２．４４はボンディングパッド、 ３２ａ、３２ｂ、４８ａ、４８ｂ、４８ｃはＮｃｈトラ
ンジスタ形成領域、 ３４ａ、３４ｂ、４６ａ、４６ｂ、４６ｃはｐｃｈトラ
ンジスタ形成領域、 ３６は電源ライン、 ３８ａ、３８ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ。 ５０ｅは接続路 を示す。 本発明の一実施例の要部を示す図 第１図 本発明の別の実施例の要部を示す図 第 ２Ｗｉ 第１図示の実施例のレイアウトパターン例を示す図第３
図 第２図示の実施例のレイアラレやターン例を示す図１ｉ
！４図 従来の半導体装置のチノゾの平面口 笛 ５ 図 従来例の要部を示す図 別の従来例の要部を示す
同第６！！ｌ 第７図
発明の別の実施例の要部を示す図、第３図は第１図に示
す実施例のレイアウトパターン例を示す図、 第４図は第２図に示す実施例のレイアウトパターンを示
す図、 第５図は従来の半導体装置のチップの平面図、第６図は
従来例の要部を示す図、及び 第７図は別の従来例の要部を示す図である。 図において、 ２６はチップ、 ２８．３０．４０，４２．４４はボンディングパッド、 ３２ａ、３２ｂ、４８ａ、４８ｂ、４８ｃはＮｃｈトラ
ンジスタ形成領域、 ３４ａ、３４ｂ、４６ａ、４６ｂ、４６ｃはｐｃｈトラ
ンジスタ形成領域、 ３６は電源ライン、 ３８ａ、３８ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ。 ５０ｅは接続路 を示す。 本発明の一実施例の要部を示す図 第１図 本発明の別の実施例の要部を示す図 第 ２Ｗｉ 第１図示の実施例のレイアウトパターン例を示す図第３
図 第２図示の実施例のレイアラレやターン例を示す図１ｉ
！４図 従来の半導体装置のチノゾの平面口 笛 ５ 図 従来例の要部を示す図 別の従来例の要部を示す
同第６！！ｌ 第７図
Claims (1)
- 【特許請求の範囲】 半導体装置のチップ周辺に設けられるボンディングパ
ッドと、該ボンディングパッドの近傍に設けられる周辺
回路とを具備する半導体装置において、 複数個のボンディングパッドごとに対応する周辺回路の
レイアウトを設けたことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125454A JPH01293647A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
| EP89401404A EP0344055B1 (en) | 1988-05-23 | 1989-05-23 | Semiconductor integrated circuit device |
| DE68923580T DE68923580T2 (de) | 1988-05-23 | 1989-05-23 | Integrierte Halbleiterschaltungsanordnung. |
| KR8906856A KR920004088B1 (en) | 1988-05-23 | 1989-05-23 | Semiconductor intergrated circuit device |
| US07/668,673 US5162893A (en) | 1988-05-23 | 1991-03-07 | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125454A JPH01293647A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293647A true JPH01293647A (ja) | 1989-11-27 |
Family
ID=14910495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125454A Pending JPH01293647A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0344055B1 (ja) |
| JP (1) | JPH01293647A (ja) |
| KR (1) | KR920004088B1 (ja) |
| DE (1) | DE68923580T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3079599B2 (ja) * | 1990-04-20 | 2000-08-21 | セイコーエプソン株式会社 | 半導体集積回路及びその製造方法 |
| US5164811A (en) * | 1990-04-20 | 1992-11-17 | Seiko Epson Corporation | Semiconductor integrated circuit with varying channel widths |
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