JPS6380622A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS6380622A
JPS6380622A JP61226986A JP22698686A JPS6380622A JP S6380622 A JPS6380622 A JP S6380622A JP 61226986 A JP61226986 A JP 61226986A JP 22698686 A JP22698686 A JP 22698686A JP S6380622 A JPS6380622 A JP S6380622A
Authority
JP
Japan
Prior art keywords
buffer
pair
terminal
cmos
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61226986A
Other languages
English (en)
Inventor
Yoshihiro Okuno
奥野 義弘
Masahiro Ueda
昌弘 植田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61226986A priority Critical patent/JPS6380622A/ja
Publication of JPS6380622A publication Critical patent/JPS6380622A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔電束上の利用分野〕 この発明は、半導体集積回路装置に関し隣接したバッフ
ァを用いて高駆動バッファを実現することが可能なマス
タースライスLSIに関するものである。
〔従来の技術〕
第3図は従来のゲートアレイを示す平面図である。図に
おいて(1)はゲート、(2)はゲート(1)に接続さ
れる配線、(3)は信号の授受を行う端子であって、同
一形状同一面積のものが複数個設けられる。(4)は配
線(2)と端子(3)との間に設けられた同一形状かつ
同一面積のバッファである。ここでバッファ(4)と端
子(3)は通常同一幅で隣接して設けられる。ゲートア
レイでは、マスクと呼ぶ予めトランジスタを固定したチ
ップの上にスライスと呼び工程でトランジスタ間の、配
線を形成するので、スライス工程の配線を種々変えるこ
とによって入カバソファ、出力バッファのような多様な
機能が実現できる。このため、バッファについても同一
幅で配置しておくことによってスライス工程で用意する
配線の種類が少なくてすみ、最も効率よく機能が実現で
きる。
ゲート(1)で発生した信号は配線(2)を通シバツフ
ァ(4)に形成した出カバソファを介して端子(3)か
ら外部に取り出される。また、外部から入力された信号
は入力バッファを通って他のゲートの入力に印加される
。出力バッファの駆動能力を大きくする際は、第4図(
4b)のように出力バッファを複数個並列接続する。こ
の時、端子(3b)は空きビンとなる。
〔発明が解決しようとする問題点〕
従来のゲートアレイは以上のように構成されているので
一旦高駆動バツファとして設計するとLSIになった場
合プリント基板への実装の便宜上、高駆動である必要性
が消滅しても高駆動のままであり、無駄に消費電力が大
きくなり、また、複数の出力バッファが同時に変化する
と、出力バッファの電流変化によって電源にノイズが誘
発され誤動作するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、バッファの駆動能力を必要に応じて切シ換え
ることが可能な半導体集積回路装置を得ることを目的と
する。
〔作用〕
この発明による出力バッファは、一方の3ステート型の
バッファの出力制御端子を制御することKより、出力バ
ッファの駆動能力を適宜切替えることができる。
〔実施例〕
以下、第1図に示すこの発明の一実施例について説明す
る。なお、各図中同一符号は同一または相当部分を示す
図において、(41))は配線(2)と端子(3)との
間に設けられたバッファを並列接続したものである。(
3b)は空きピンとなる端子である。(5a)、(5b
)はそれぞれのバッファ内に存在するトランジスタペア
である。
この発明の一実施の動作は、基本的には前記従来ゲート
アレイの動作と変わらないが、LSI設計時に並列駆動
仕様として、端子を設計した場合でも、プリント基板等
への実装の際、並列駆動と通常駆動の選択が可能となる
0 つまり、第1図において端子(3b)に接続される外部
パッケージの入力ピンにゝゝHIC)H“の電流を与え
ることにより、(5b)の0MO8)ランリスタペアは
、配線(2)からの入力信号の値にかかわらず、Nch
−)ランリスタ Pch−トランジスタ、共にOFF状
態になる。これにより、出力バッファの駆動能力は(5
a)の0MO8)ランリスタベアのみを用いるため単一
駆動となシ、消費電力を小さくし、また、電源配線等の
ノイズ発生を小さくすることが可能となる。逆に、端子
(3b)にゝゝLOW”の電流を与えることにより、(
5b)の0MO8)ランジスタペ7=(5a)の0MO
8)ランリスタペアと同様に動作し、並列駆動が実現さ
れる。
また、上記実施例では3ステート型出力パツフアの出力
制御端子が“LOW″で並列駆動となるものであったが
、”Hlgh“で並列駆動となるものでも良い0 また、出力制御端子も直接外部へ出すものであるが、内
部ゲートと介して制御しても良い。
〔発明の効果〕
以上のように、この発明によれば、出力バッファを複数
個並列接続する場合に一方のバッファを3ステート型の
出力バッファとし、出力制御端子を制御することにより
、バッファの駆動能力が切シ換えられるため、LSIの
テスト時や同時に多数のバッファが変化するような場合
には、出力の同時変化で発生する電源ノイズを小さく抑
えるという優れた効果を有する。
【図面の簡単な説明】 第1図は、この発明の一実施例による半導体集積回路装
置のLSIチップの平面図、第2図は、第1図のバッフ
ァ部分を論理記号で示したLSIチップの平面図、第3
図は従来の半導体集積回路装置のLSIチップの平面図
、第4図は従来の半導体集積回路装置における高駆動バ
ッファを実現する際のLSIチップの平面図である。 (11はゲート、(2)は配線、(3)は端子、(4)
はバツフア、(5)はC!MO8)ランリスタペア、(
6)はNch−)ランリスタ、(7)はpch−)ラン
リスタ、(8)は電源、(9)はグランド、filはN
NRゲート、αDはNANDゲート、(2)はIN−V
ERTORゲートである。 なお、各図中同一符号は同一または相当部分を示す0

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に設けられた複数のゲートと、この複数のゲ
    ートを相互に接続する複数の配線と、この配線と外部回
    路を接続する複数の同一形状かつ同一面積の端子と、前
    記配線の端部と前記端子との間に設けられた同一形状か
    つ同一面積のバッファを備えたものにおいて、前記バッ
    ファを複数個、並列接続した際に、余剰ピンを用いてバ
    ッファ駆動能力の選択を可能としたことを特徴とする半
    導体集積回路装置。
JP61226986A 1986-09-24 1986-09-24 半導体集積回路装置 Pending JPS6380622A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61226986A JPS6380622A (ja) 1986-09-24 1986-09-24 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61226986A JPS6380622A (ja) 1986-09-24 1986-09-24 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPS6380622A true JPS6380622A (ja) 1988-04-11

Family

ID=16853714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61226986A Pending JPS6380622A (ja) 1986-09-24 1986-09-24 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPS6380622A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258925A (ja) * 1988-08-24 1990-02-28 Nec Ic Microcomput Syst Ltd 出力回路
JPH02125518A (ja) * 1988-11-04 1990-05-14 Nec Corp 半導体集積回路
JPH0795043A (ja) * 1993-02-12 1995-04-07 Xilinx Inc ソフトウェイクアップ出力バッファ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258925A (ja) * 1988-08-24 1990-02-28 Nec Ic Microcomput Syst Ltd 出力回路
JPH02125518A (ja) * 1988-11-04 1990-05-14 Nec Corp 半導体集積回路
JPH0795043A (ja) * 1993-02-12 1995-04-07 Xilinx Inc ソフトウェイクアップ出力バッファ

Similar Documents

Publication Publication Date Title
KR900013616A (ko) 집적회로의 배치배선방식
US5422441A (en) Master slice integrated circuit having a reduced chip size and a reduced power supply noise
KR100218843B1 (ko) 복수의 인터페이스 레벨을 출력 가능한 반도체 집적 회로 장치
US5519355A (en) High speed boundary scan multiplexer
JPS6380622A (ja) 半導体集積回路装置
KR19990044720A (ko) 반도체 집적 회로 장치
JPH0630377B2 (ja) 半導体集積回路装置
JPS6290948A (ja) 半導体集積回路装置
US6172547B1 (en) Semiconductor integrated circuit capable of driving large loads within its internal core area
JPS6182455A (ja) 半導体集積回路装置
JP2005228932A (ja) 半導体装置
JPH08125124A (ja) 半導体集積回路
JP2545626B2 (ja) ゲートアレイ
JPH0879048A (ja) 出力バッファ
JPH09153551A (ja) 半導体装置
JPH0260164A (ja) 集積回路のレイアウト方式
JPS6159865A (ja) 大規模集積回路チツプ
JPH07226439A (ja) 半導体集積回路
JPH06232267A (ja) 半導体集積回路装置の設計方法
JPH04274358A (ja) 半導体lsiのクロックドライブ回路
JPS6127654A (ja) マスタスライス方式集積回路装置
JPH01125952A (ja) マスタスライス集積回路
JPH06310691A (ja) 半導体装置
JPH0438869A (ja) マスタースライス型半導体集積回路
JPH05198751A (ja) 半導体集積回路装置