JPH09153551A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09153551A JPH09153551A JP7312693A JP31269395A JPH09153551A JP H09153551 A JPH09153551 A JP H09153551A JP 7312693 A JP7312693 A JP 7312693A JP 31269395 A JP31269395 A JP 31269395A JP H09153551 A JPH09153551 A JP H09153551A
- Authority
- JP
- Japan
- Prior art keywords
- region
- level shifter
- area
- potential
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【解決手段】レベルシフト回路を備えた半導体装置に関
する。Ｎｃｈトランジスタ領域、第１の電位を供給され
た第１のＰｃｈトランジスタ領域、第ｎ（ｎ≧２の整
数）の電位を供給された第ｎのＰｃｈトランジスタ領域
で構成されたレベルシフタ領域が、論理領域の上下、左
右に構成され、前述のレベルシフタ領域は、配置すべき
レベルシフタの数に応じて設定される。また、左右のレ
ベルシフタ領域内のＮウエル領域は、論理領域内のＮウ
エル領域とは分離されて形成される。 【効果】配置すべきレベルシフタの数に応じてレベルシ
フタ領域を設定し、無駄な領域をなくすこと、入出力回
路からレベルシフタまでの配線を短くし、この配線によ
る遅延時間を小さくすること、第１の電位を第２の電位
にシフトするレベルシフタと、第１の電位を第ｎ（ｎ≧
２の整数）の電位にシフトするレベルシフタを同時に配
置することがそれぞれ可能になる。
する。Ｎｃｈトランジスタ領域、第１の電位を供給され
た第１のＰｃｈトランジスタ領域、第ｎ（ｎ≧２の整
数）の電位を供給された第ｎのＰｃｈトランジスタ領域
で構成されたレベルシフタ領域が、論理領域の上下、左
右に構成され、前述のレベルシフタ領域は、配置すべき
レベルシフタの数に応じて設定される。また、左右のレ
ベルシフタ領域内のＮウエル領域は、論理領域内のＮウ
エル領域とは分離されて形成される。 【効果】配置すべきレベルシフタの数に応じてレベルシ
フタ領域を設定し、無駄な領域をなくすこと、入出力回
路からレベルシフタまでの配線を短くし、この配線によ
る遅延時間を小さくすること、第１の電位を第２の電位
にシフトするレベルシフタと、第１の電位を第ｎ（ｎ≧
２の整数）の電位にシフトするレベルシフタを同時に配
置することがそれぞれ可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路の動作電
位を入出力回路の電位にシフトするレベルシフト回路を
備えた半導体装置に関するものである。
位を入出力回路の電位にシフトするレベルシフト回路を
備えた半導体装置に関するものである。
【０００２】
【従来の技術】図４は、従来のチップレイアウトを示す
図である。図４において４００は半導体基板、４０１は
入出力回路領域、４０２は論理領域、４０３は固定レベ
ルシフタ領域を示す。固定レベルシフタ領域４０３はレ
ベルシフタ用に構成されているため、論理回路を配置す
ることはできない。また、各入出力回路に必要なレベル
シフタは固定レベルシフタ領域４０３のみで構成され
る。
図である。図４において４００は半導体基板、４０１は
入出力回路領域、４０２は論理領域、４０３は固定レベ
ルシフタ領域を示す。固定レベルシフタ領域４０３はレ
ベルシフタ用に構成されているため、論理回路を配置す
ることはできない。また、各入出力回路に必要なレベル
シフタは固定レベルシフタ領域４０３のみで構成され
る。
【０００３】図５は、従来のチップレイアウトの詳細を
示す図である。図５において４０１は入出力回路領域、
４０２は論理領域、４０３は固定レベルシフタ領域を示
す。また、５０１はレベルシフタ、５０２は論理回路、
５０３は第１レベルシフタ、５０４は第１入出力回路、
５０５は第１入出力回路、第１レベルシフタ間の配線を
示す。図５において、固定レベルシフタ領域４０３に
は、レベルシフタ５０１及び第１レベルシフタ５０３の
周りに未使用領域が存在している。また、第１入出力回
路５０４に必要な第１レベルシフタ５０３は、固定レベ
ルシフタ領域４０３内のみ配置可能である。更に、固定
レベルシフタ領域４０３では、第１の電位を第２の電位
にシフトするレベルシフタのみ配置できる。
示す図である。図５において４０１は入出力回路領域、
４０２は論理領域、４０３は固定レベルシフタ領域を示
す。また、５０１はレベルシフタ、５０２は論理回路、
５０３は第１レベルシフタ、５０４は第１入出力回路、
５０５は第１入出力回路、第１レベルシフタ間の配線を
示す。図５において、固定レベルシフタ領域４０３に
は、レベルシフタ５０１及び第１レベルシフタ５０３の
周りに未使用領域が存在している。また、第１入出力回
路５０４に必要な第１レベルシフタ５０３は、固定レベ
ルシフタ領域４０３内のみ配置可能である。更に、固定
レベルシフタ領域４０３では、第１の電位を第２の電位
にシフトするレベルシフタのみ配置できる。
【０００４】
【発明が解決しようとする課題】しかし、従来技術図
４、図５では第１に、固定レベルシフタ領域４０３にお
いて、レベルシフタの配置された領域以外の未使用領域
に論理回路を配置することはできない。このため、前述
の未使用領域は無駄になる。第２に、チップの右側及び
左側の入出力回路に必要なレベルシフタを固定レベルシ
フタ領域４０３に配置する場合、第１入出力回路、第１
レベルシフタ間の配線５０５のように、入出力回路から
レベルシフタまでの配線が長くなり、この配線による遅
延時間が大きくなる。第３に、固定レベルシフタ領域で
は、第１の電位を第２の電位にシフトするレベルシフタ
と、第１の電位を第ｎ（ｎ≧２の整数）の電位にシフト
するレベルシフタを同時に配置できない。
４、図５では第１に、固定レベルシフタ領域４０３にお
いて、レベルシフタの配置された領域以外の未使用領域
に論理回路を配置することはできない。このため、前述
の未使用領域は無駄になる。第２に、チップの右側及び
左側の入出力回路に必要なレベルシフタを固定レベルシ
フタ領域４０３に配置する場合、第１入出力回路、第１
レベルシフタ間の配線５０５のように、入出力回路から
レベルシフタまでの配線が長くなり、この配線による遅
延時間が大きくなる。第３に、固定レベルシフタ領域で
は、第１の電位を第２の電位にシフトするレベルシフタ
と、第１の電位を第ｎ（ｎ≧２の整数）の電位にシフト
するレベルシフタを同時に配置できない。
【０００５】そこで本発明はこのような問題を解決する
ためのもので、その目的は第１に、配置すべきレベルシ
フタ数に応じてレベルシフタ領域を設定し、無駄な領域
をなくすこと、第２に、入出力回路からレベルシフタま
での配線を短くし、この配線による遅延時間を小さくす
ること、第３に、第１の電位を第２の電位にシフトする
レベルシフタと、第１の電位を第ｎ（ｎ≧２の整数）の
電位にシフトするレベルシフタを同時に配置することで
ある。
ためのもので、その目的は第１に、配置すべきレベルシ
フタ数に応じてレベルシフタ領域を設定し、無駄な領域
をなくすこと、第２に、入出力回路からレベルシフタま
での配線を短くし、この配線による遅延時間を小さくす
ること、第３に、第１の電位を第２の電位にシフトする
レベルシフタと、第１の電位を第ｎ（ｎ≧２の整数）の
電位にシフトするレベルシフタを同時に配置することで
ある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は第
１に、論理回路を構成する論理領域と、論理回路の周辺
４辺に配置された外部信号とのインターフェイスを行な
う入出力回路領域を有し、チップ上の第１の方向に複数
個アレイ状に配置され、第１の電位が供給される第１の
Ｐｃｈトランジスタ領域と、同じく第１の方向に複数個
アレイ状に配置され、接地電位が供給される第１のＮｃ
ｈトランジスタ領域が、前記第１の方向とは垂直な第２
の方向に配置された第１のブロック領域と、前記第１の
Ｐｃｈトランジスタ領域と同様の配置で第２の電位が供
給される第２のＰｃｈトランジスタ領域と、前記第１の
Ｎｃｈトランジスタ領域が、前記第１のブロック領域と
同様に配置された第２のブロック領域とが第２の方向に
配置されてレベルシフタ領域を構成し、前記レベルシフ
タ領域を含む半導体装置において、前記レベルシフタ領
域が、論理領域の第２の方向の両端に配置されているこ
とを特徴とする。
１に、論理回路を構成する論理領域と、論理回路の周辺
４辺に配置された外部信号とのインターフェイスを行な
う入出力回路領域を有し、チップ上の第１の方向に複数
個アレイ状に配置され、第１の電位が供給される第１の
Ｐｃｈトランジスタ領域と、同じく第１の方向に複数個
アレイ状に配置され、接地電位が供給される第１のＮｃ
ｈトランジスタ領域が、前記第１の方向とは垂直な第２
の方向に配置された第１のブロック領域と、前記第１の
Ｐｃｈトランジスタ領域と同様の配置で第２の電位が供
給される第２のＰｃｈトランジスタ領域と、前記第１の
Ｎｃｈトランジスタ領域が、前記第１のブロック領域と
同様に配置された第２のブロック領域とが第２の方向に
配置されてレベルシフタ領域を構成し、前記レベルシフ
タ領域を含む半導体装置において、前記レベルシフタ領
域が、論理領域の第２の方向の両端に配置されているこ
とを特徴とする。
【０００７】第２に、前記レベルシフタ領域が少なくと
も２つ以上第２の方向にアレイされて構成されたレベル
シフタ領域群が、論理領域の第１の方向の両端に配置さ
れ、前記レベルシフタ領域群内の第１、及び第２のＰｃ
ｈトランジスタ領域内のＮウエル領域が、論理領域内の
Ｎウエル領域とは分離されて形成されていることを特徴
とする。
も２つ以上第２の方向にアレイされて構成されたレベル
シフタ領域群が、論理領域の第１の方向の両端に配置さ
れ、前記レベルシフタ領域群内の第１、及び第２のＰｃ
ｈトランジスタ領域内のＮウエル領域が、論理領域内の
Ｎウエル領域とは分離されて形成されていることを特徴
とする。
【０００８】第３に、前記レベルシフタ領域が、前記第
１のＰｃｈトランジスタ領域と、前記第１のＰｃｈトラ
ンジスタ領域と同様の配置で第ｎ（ｎ≧２の整数）の電
位が供給される第ｎのＰｃｈトランジスタ領域の少なく
とも２つ以上の組合せで構成されていることを特徴とす
る。
１のＰｃｈトランジスタ領域と、前記第１のＰｃｈトラ
ンジスタ領域と同様の配置で第ｎ（ｎ≧２の整数）の電
位が供給される第ｎのＰｃｈトランジスタ領域の少なく
とも２つ以上の組合せで構成されていることを特徴とす
る。
【０００９】
【作用】本発明は以上の構成を有するので、第１に、配
置すべきレベルシフタ数に応じてレベルシフタ領域が設
定されることにより、無駄な領域がなくなる。第２に、
各入出力回路に必要なレベルシフタを論理領域の第１の
方向の両端、または第２の方向の両端のレベルシフタ領
域のうち、最も近い領域に配置することで、各入出力回
路からレベルシフタまでの配線が短くなり、この配線に
よる遅延時間が小さくなる。第３に、第２のＰｃｈトラ
ンジスタ領域を含むレベルシフタ領域群で第１の電位を
第２の電位にシフトするレベルシフタを配置し、第ｎ
（ｎ≧２の整数）のＰｃｈトランジスタ領域を含むレベ
ルシフタ領域群で第１の電位を第ｎの電位にシフトする
レベルシフタを配置することが可能になる。
置すべきレベルシフタ数に応じてレベルシフタ領域が設
定されることにより、無駄な領域がなくなる。第２に、
各入出力回路に必要なレベルシフタを論理領域の第１の
方向の両端、または第２の方向の両端のレベルシフタ領
域のうち、最も近い領域に配置することで、各入出力回
路からレベルシフタまでの配線が短くなり、この配線に
よる遅延時間が小さくなる。第３に、第２のＰｃｈトラ
ンジスタ領域を含むレベルシフタ領域群で第１の電位を
第２の電位にシフトするレベルシフタを配置し、第ｎ
（ｎ≧２の整数）のＰｃｈトランジスタ領域を含むレベ
ルシフタ領域群で第１の電位を第ｎの電位にシフトする
レベルシフタを配置することが可能になる。
【００１０】
【発明の実施の形態】以下、本発明について実施例に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１１】図１は、本発明のチップレイアウトを示す
図である。図１において１００は半導体基板、１０１は
入出力回路領域、１０２は論理領域、１０３は第１レベ
ルシフタ領域、１０４は第２レベルシフタ領域を示す。
ここで論理領域１０２を構成するＮウエル領域と第２レ
ベルシフタ領域１０４を構成するＮウエル領域とは分離
されて形成されている。
図である。図１において１００は半導体基板、１０１は
入出力回路領域、１０２は論理領域、１０３は第１レベ
ルシフタ領域、１０４は第２レベルシフタ領域を示す。
ここで論理領域１０２を構成するＮウエル領域と第２レ
ベルシフタ領域１０４を構成するＮウエル領域とは分離
されて形成されている。
【００１２】図２は、論理領域と第１レベルシフタ領域
の構成を示す図である。図２において図１０２は論理領
域、１０３は第１レベルシフタ領域、２０１は３Ｖ系Ｐ
ｃｈトランジスタ領域、２０２はＮｃｈトランジスタ領
域、２０３は５Ｖ系Ｐｃｈトランジスタ領域、２０４は
１．５Ｖ系Ｐｃｈトランジスタ領域を示す。第１レベル
シフタ領域１０３において５Ｖ系Ｐｃｈトランジスタ領
域２０３、Ｎｃｈトランジスタ領域２０２、３Ｖ系Ｐｃ
ｈトランジスタ領域２０１の３領域で、３Ｖ→５Ｖ用レ
ベルシフタが配置される。また１．５Ｖ系Ｐｃｈトラン
ジスタ領域２０４、Ｎｃｈトランジスタ領域２０２、３
Ｖ系Ｐｃｈトランジスタ領域２０１の３領域で、３Ｖ→
１．５Ｖ用レベルシフタが配置される。図２では、３Ｖ
系Ｐｃｈトランジスタ領域に供給する電位を５Ｖ系、
１．５Ｖ系、等に変更することで、第１レベルシフタ領
域１０３を拡張することが可能なため、第１レベルシフ
タ領域に配置すべきレベルシフタ数に応じて第１レベル
シフタ領域１０３が設定され、図２に示す領域で第１レ
ベルシフタ領域１０３以外は全て論理領域１０２に設定
されるため、図５の固定レベルシフタ領域４０３に示す
ような無駄な領域はなくなる。また、チップ上下の入出
力回路に必要なレベルシフタは第１レベルシフタ領域１
０３に配置可能なため、チップ上下の入出力回路、レベ
ルシフタ間の配線は短くなり、前述の配線による遅延時
間は短くなる。
の構成を示す図である。図２において図１０２は論理領
域、１０３は第１レベルシフタ領域、２０１は３Ｖ系Ｐ
ｃｈトランジスタ領域、２０２はＮｃｈトランジスタ領
域、２０３は５Ｖ系Ｐｃｈトランジスタ領域、２０４は
１．５Ｖ系Ｐｃｈトランジスタ領域を示す。第１レベル
シフタ領域１０３において５Ｖ系Ｐｃｈトランジスタ領
域２０３、Ｎｃｈトランジスタ領域２０２、３Ｖ系Ｐｃ
ｈトランジスタ領域２０１の３領域で、３Ｖ→５Ｖ用レ
ベルシフタが配置される。また１．５Ｖ系Ｐｃｈトラン
ジスタ領域２０４、Ｎｃｈトランジスタ領域２０２、３
Ｖ系Ｐｃｈトランジスタ領域２０１の３領域で、３Ｖ→
１．５Ｖ用レベルシフタが配置される。図２では、３Ｖ
系Ｐｃｈトランジスタ領域に供給する電位を５Ｖ系、
１．５Ｖ系、等に変更することで、第１レベルシフタ領
域１０３を拡張することが可能なため、第１レベルシフ
タ領域に配置すべきレベルシフタ数に応じて第１レベル
シフタ領域１０３が設定され、図２に示す領域で第１レ
ベルシフタ領域１０３以外は全て論理領域１０２に設定
されるため、図５の固定レベルシフタ領域４０３に示す
ような無駄な領域はなくなる。また、チップ上下の入出
力回路に必要なレベルシフタは第１レベルシフタ領域１
０３に配置可能なため、チップ上下の入出力回路、レベ
ルシフタ間の配線は短くなり、前述の配線による遅延時
間は短くなる。
【００１３】図３は、入出力回路、レベルシフタのチッ
プレイアウトを示す図である。図３において１０１は入
出力回路領域、１０４は第２レベルシフタ領域、３０１
は論理領域、３０２はレベルシフタ領域群、３０３は入
出力回路、３０４は入出力回路、レベルシフタ間の配線
を示す。入出力回路領域１０１における入出力回路３０
３に必要なレベルシフタは第２レベルシフタ領域１０４
のレベルシフタ領域群３０２に配置される。このとき、
レベルシフタ領域群３０２は各入出力回路に近い位置に
構成されるため、入出力回路、レベルシフタ間の配線３
０４を短くすることができる。また、第２レベルシフタ
領域１０４でレベルシフタ領域群３０２以外は全て論理
領域３０１に設定されるため、図５の固定レベルシフタ
領域４０３に示すような無駄な領域はなくなる。
プレイアウトを示す図である。図３において１０１は入
出力回路領域、１０４は第２レベルシフタ領域、３０１
は論理領域、３０２はレベルシフタ領域群、３０３は入
出力回路、３０４は入出力回路、レベルシフタ間の配線
を示す。入出力回路領域１０１における入出力回路３０
３に必要なレベルシフタは第２レベルシフタ領域１０４
のレベルシフタ領域群３０２に配置される。このとき、
レベルシフタ領域群３０２は各入出力回路に近い位置に
構成されるため、入出力回路、レベルシフタ間の配線３
０４を短くすることができる。また、第２レベルシフタ
領域１０４でレベルシフタ領域群３０２以外は全て論理
領域３０１に設定されるため、図５の固定レベルシフタ
領域４０３に示すような無駄な領域はなくなる。
【００１４】
【発明の効果】以上述べたように、本発明の半導体装置
は、第１に、配置すべきレベルシフタ数に応じてレベル
シフタ領域を設定し、無駄な領域をなくすこと、第２
に、入出力回路からレベルシフタまでの配線を短くし、
この配線による遅延時間を少なくすること、第３に、第
１の電位を第２の電位にシフトするレベルシフタと、第
１の電位を第ｎ（ｎ≧２の整数）の電位にシフトするレ
ベルシフタを同時に配置することがそれぞれ可能にな
る。
は、第１に、配置すべきレベルシフタ数に応じてレベル
シフタ領域を設定し、無駄な領域をなくすこと、第２
に、入出力回路からレベルシフタまでの配線を短くし、
この配線による遅延時間を少なくすること、第３に、第
１の電位を第２の電位にシフトするレベルシフタと、第
１の電位を第ｎ（ｎ≧２の整数）の電位にシフトするレ
ベルシフタを同時に配置することがそれぞれ可能にな
る。
【図１】本発明の半導体装置のチップレイアウトを示す
図。
図。
【図２】本発明の論理領域と第１レベルシフタ領域の構
成を示す図。
成を示す図。
【図３】本発明の入出力回路、レベルシフタのチップレ
イアウトを示す図。
イアウトを示す図。
【図４】従来のチップレイアウトを示す図。
【図５】従来のチップレイアウトの詳細を示す図。
１００・・・半導体基板 １０１・・・入出力回路領域 １０２・・・論理領域 １０３・・・第１レベルシフタ領域 １０４・・・第２レベルシフタ領域 ２０１・・・３Ｖ系Ｐｃｈトランジスタ領域 ２０２・・・Ｎｃｈトランジスタ領域 ２０３・・・５Ｖ系Ｐｃｈトランジスタ領域 ２０４・・・１．５Ｖ系Ｐｃｈトランジスタ領域 ３０１・・・論理領域 ３０２・・・レベルシフタ領域群 ３０３・・・入出力回路 ３０４・・・入出力回路、レベルシフタ間の配線 ４００・・・半導体基板 ４０１・・・入出力回路領域 ４０２・・・論理領域 ４０３・・・固定レベルシフタ領域 ５０１・・・レベルシフタ ５０２・・・論理回路 ５０３・・・第１レベルシフタ ５０４・・・第１入出力回路 ５０５・・・第１入出力回路、第１レベルシフタ間の配
線
線
Claims (3)
- 【請求項１】論理回路を構成する論理領域と、論理回路
の周辺４辺に配置された外部信号とのインターフェイス
を行なう入出力回路領域を有し、チップ上の第１の方向
に複数個アレイ状に配置され、第１の電位が供給される
第１のＰｃｈトランジスタ領域と、同じく第１の方向に
複数個アレイ状に配置され、接地電位が供給される第１
のＮｃｈトランジスタ領域が、前記第１の方向とは垂直
な第２の方向に配置された第１のブロック領域と、前記
第１のＰｃｈトランジスタ領域と同様の配置で第２の電
位が供給される第２のＰｃｈトランジスタ領域と、前記
第１のＮｃｈトランジスタ領域が、前記第１のブロック
領域と同様に配置された第２のブロック領域とが第２の
方向に複数個配置されてレベルシフタ領域を構成し、前
記レベルシフタ領域を含む半導体装置において、前記レ
ベルシフタ領域が、論理領域の第２の方向の両端に配置
されていることを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、前記
レベルシフタ領域が少なくとも２つ以上第２の方向にア
レイされて構成されたレベルシフタ領域群が、論理領域
の第１の方向の両端に配置され、前記レベルシフタ領域
群内の第１、及び第２のＰｃｈトランジスタ領域内のＮ
ウエル領域が、論理領域内のＮウエル領域とは分離され
て形成されていることを特徴とする半導体装置。 - 【請求項３】請求項１及び請求項２記載の半導体装置に
おいて、前記レベルシフタ領域が、前記第１のＰｃｈト
ランジスタ領域と、前記第１のＰｃｈトランジスタ領域
と同様の配置で第ｎ（ｎ≧２の整数）の電位が供給され
る第ｎのＰｃｈトランジスタ領域の少なくとも２つ以上
の組合せで構成されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312693A JPH09153551A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312693A JPH09153551A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153551A true JPH09153551A (ja) | 1997-06-10 |
Family
ID=18032298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312693A Withdrawn JPH09153551A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067411A (ja) * | 2007-11-12 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2011065022A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 半導体集積回路 |
| US8362523B2 (en) | 2010-03-26 | 2013-01-29 | Samsung Electronics Co., Ltd. | Integrated circuit devices having high density logic circuits therein powered using multiple supply voltages |
-
1995
- 1995-11-30 JP JP7312693A patent/JPH09153551A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067411A (ja) * | 2007-11-12 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2011065022A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 半導体集積回路 |
| US8344786B2 (en) | 2009-11-30 | 2013-01-01 | Panasonic Corporation | Semiconductor integrated circuit |
| JP5530439B2 (ja) * | 2009-11-30 | 2014-06-25 | パナソニック株式会社 | 半導体集積回路 |
| US8362523B2 (en) | 2010-03-26 | 2013-01-29 | Samsung Electronics Co., Ltd. | Integrated circuit devices having high density logic circuits therein powered using multiple supply voltages |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4682202A (en) | Master slice IC device | |
| US5083181A (en) | Semiconductor integrated circuit device and wiring method thereof | |
| US4395646A (en) | Logic performing cell for use in array structures | |
| JPH09153551A (ja) | 半導体装置 | |
| KR100269494B1 (ko) | Soi·cmos 기술을 이용한 소형 반도체 장치 | |
| EP0347332B1 (en) | Method of forming semiconductor integrated circuit using master slice approach | |
| JP3651944B2 (ja) | Ｃｍｏｓセル | |
| US4924440A (en) | MOS gate array devices | |
| US4902918A (en) | Programmable logic arrays with each array column divided into a plurality of series connections of FETs | |
| JP3587841B2 (ja) | 半導体集積回路 | |
| US6172547B1 (en) | Semiconductor integrated circuit capable of driving large loads within its internal core area | |
| JP2534652B2 (ja) | 半導体集積回路 | |
| JPH0982929A (ja) | 半導体集積回路 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| JPS6380622A (ja) | 半導体集積回路装置 | |
| JP2574756B2 (ja) | 相補形ｍｏｓ集積回路 | |
| JPH09148443A (ja) | 多電源ゲートアレイ | |
| EP0541360B1 (en) | Semiconductor memory device | |
| JPH0786534A (ja) | 半導体装置 | |
| JPS6182455A (ja) | 半導体集積回路装置 | |
| JP3698852B2 (ja) | 半導体集積回路 | |
| JPH0750392A (ja) | 半導体集積回路装置 | |
| JPH01207946A (ja) | ゲートアレイ方式半導体集積回路 | |
| JPH02102571A (ja) | セミカスタム半導体集積回路 | |
| JPH0262118A (ja) | ゲート回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040113 |