レベルシフタ回路の必要性は前述した通りであるが、消費電力を更に下げる為に半導体集積回路の動作モードに応じて最適な電圧を与えることが考えられる。例えば、高速な動作が求められる場合には電源電圧を上げ、外部からの信号を待っている等の低速動作が許容されるモードでは電源電圧を低下させる手法である。しかしながら上記従来の構成では、例えば電源線42から供給される低電源電圧VDDLが低下した場合に、NチャネルMOSトランジスタ21及び22の電流駆動能力が低下し、それぞれのNチャネルMOSトランジスタ21,22のドレインに接続されているPチャネルMOSトランジスタ31,32からの電流量が勝ってくることにより信号レベルの変化が遅くなり、貫通電流が増加する。また、電源線41から供給される高電源電圧VDDHを上げた場合においても、PチャネルMOSトランジスタ31,32の電流量が増大し、NチャネルMOSトランジスタ21,22の電流駆動能力に勝ることになり、同様に信号変化時間の劣化と貫通電流の増加が生じる。
さらに、消費電力を削減するためには使用しない論理回路ブロックの電源供給を停止する場合がある。この場合、電源線41からの電源供給を停止したときには問題は生じないが、電源線42からの電源供給を停止したときには、NチャネルMOSトランジスタ21,22のゲート電位が過渡的に不定となり、電源線41から電源線43への貫通電流が生じ、また出力信号oも不定になるという問題がある。
一方、半導体プロセスの微細化により半導体集積回路上のトランジスタの増加と処理速度の高速化により消費電力の増加が問題となっているため、論理回路ブロック毎に動作上、必要最小限の電源供給により消費電力を削減する手段が提案されている。論理回路ブロック毎に最適な電源電圧を供給する為にブロック間の信号振幅が動作モードに応じて変化する場合が懸念される。
また、例えばVDD1(=3.3V)およびVDD2(=2.5V)の2電源を用いた機能ブロックの場合、従来、レベルシフタ回路はどちらか一方のブロック内に配置される。これによりレベルシフタ回路を含むブロックにはVDD1とVDD2の電源配線をブロック内に引き込む必要があり、この電源配線の引き込みによりレイアウト面積が増加するという問題がある。このように2電源以上のLSIにおいて面積増加が非常に大きくなり、ブロック内に2電源を入れた場合として、リアライズ社「低消費電力,高速LSI技術」の109頁〜114頁の2電源設計技術によれば、機能ブロックで15%面積が増加することになる。
本発明の目的は、論理ブロック内に複数電源を有する場合に、電源配線の引き回しによるレイアウト面積の増加を抑制できる半導体装置を提供することである。
また、本発明の目的は、電源電位を変化させた場合の動作速度の低下と貫通電流の増加を抑えることができるレベルシフタ回路を有する半導体装置を提供することである。
さらには、電源供給を停止したときの貫通電流を削減でき、また、そのときの出力信号を固定できるレベルシフタ回路を有する半導体装置を提供することである。
上記課題を解決するために、本発明の第1の半導体装置は、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置している。
この構成によれば、論理ブロック内に複数電源を有する場合に対して、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
本発明の第2の半導体装置は、異なる電源電圧で動作する2つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を2つの論理回路ブロック内に分割して配置している。
この構成により、電源線の引き回しが無く、レイアウト面積を小さくできる。
上記半導体装置に含まれる第1のレベルシフタ回路としては、第1の電源電位と第1の電源電位より高い第2の電源電位との差を振幅とする入力信号を、第1の電源電位と第2の電源電位より高い第3の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第1の電源電位に接続した第1のNチャネルMOSトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第1の電源電位に接続した第2のNチャネルMOSトランジスタと、ゲートを第2のNチャネルMOSトランジスタのドレインに接続し、ドレインを第1のNチャネルMOSトランジスタのドレインに接続した第1のPチャネルMOSトランジスタと、ゲートを第1のNチャネルMOSトランジスタのドレインに接続し、ドレインを第2のNチャネルMOSトランジスタのドレインを接続した第2のPチャネルMOSトランジスタと、ソースを第3の電源電位に接続し、ドレインを第1と第2のPチャネルMOSトランジスタのソースに接続した第3のPチャネルMOSトランジスタと、第1のPチャネルMOSトランジスタのドレイン電位を反転させて出力信号として取り出すインバータと、第3のPチャネルMOSトランジスタのゲート電位を第3の電源電位の変化に応じて制御する制御回路とを設けた構成であることが好ましい。
この構成によれば、第3のPチャネルMOSトランジスタと制御回路を設け、制御回路が出力側の第3の電源電位の変化に応じて第3のPチャネルMOSトランジスタのゲート電位を制御することにより、第3の電源電位を上げた場合でも、第1,第2のPチャネルMOSトランジスタの電流駆動能力と第1,第2のNチャネルMOSトランジスタの電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
上記半導体装置に含まれる第2のレベルシフタ回路としては、第1の電源電位と第1の電源電位より高い第2の電源電位との差を振幅とする入力信号を、第1の電源電位と第2の電源電位より高い第3の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、ゲートに入力信号の非反転信号を入力し、ソースを第1の電源電位に接続した第1のNチャネルMOSトランジスタと、ゲートに入力信号の反転信号を入力し、ソースを第1の電源電位に接続した第2のNチャネルMOSトランジスタと、ゲートを第2のNチャネルMOSトランジスタのドレインに接続し、ドレインを第1のNチャネルMOSトランジスタのドレインに接続した第1のPチャネルMOSトランジスタと、ゲートを第1のNチャネルMOSトランジスタのドレインに接続し、ドレインを第2のNチャネルMOSトランジスタのドレインを接続した第2のPチャネルMOSトランジスタと、ソースを第3の電源電位に接続し、ドレインを第1と第2のPチャネルMOSトランジスタのソースに接続した第3のPチャネルMOSトランジスタと、第1のPチャネルMOSトランジスタのドレイン電位を反転させて出力信号として取り出すインバータと、第3のPチャネルMOSトランジスタのゲート電位を第2の電源電位の変化に応じて制御する制御回路とを設けた構成であってもよい。
この構成によれば、第3のPチャネルMOSトランジスタと制御回路を設け、制御回路が入力側の第2の電源電位の変化に応じて第3のPチャネルMOSトランジスタのゲート電位を制御することにより、第2の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
上記半導体装置に含まれる第1または第2のレベルシフタ回路においては、第3の電源電位を第2の電源電位より低い電位とし、第2の電源電位を第1の電源電位より低い電位とし、NチャネルMOSトランジスタに代えてPチャネルMOSトランジスタを用い、PチャネルMOSトランジスタに代えてNチャネルMOSトランジスタを用いたものであってもよい。
上記半導体装置に含まれる第1のレベルシフタ回路においては、制御回路が、ソースを第3の電源電位に接続した第4のPチャネルMOSトランジスタと、第4のPチャネルMOSトランジスタのドレインと第1の電源電位との間に接続した抵抗と、プラス側入力端に第4のPチャネルMOSトランジスタのドレインを接続し、マイナス側入力端に参照電圧を接続し、出力端を第4のPチャネルMOSトランジスタのゲートに接続したカレントミラー増幅回路とからなり、第4のPチャネルMOSトランジスタのゲートを第3のPチャネルMOSトランジスタのゲートに接続した構成であることが好ましい。
上記半導体装置に含まれる第1のレベルシフタ回路においては、制御回路が、ソースを第3の電源電位に接続しドレインおよびゲート間を接続した第4のPチャネルMOSトランジスタと、ドレインを第4のPチャネルMOSトランジスタのドレインに接続し、ソースを第1の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第3のNチャネルMOSトランジスタとからなり、第4のPチャネルMOSトランジスタのゲートを第3のPチャネルMOSトランジスタのゲートに接続した構成であってもよい。
上記半導体装置に含まれる第2のレベルシフタ回路においては、制御回路が、ソースを第2の電源電位に接続しドレインおよびゲート間を接続した第4のPチャネルMOSトランジスタと、ドレインを第4のPチャネルMOSトランジスタのドレインに接続し、ソースを第1の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第3のNチャネルMOSトランジスタと、ソースを第3の電源電位に接続しゲートを第4のPチャネルMOSトランジスタのゲートに接続した第5のPチャネルMOSトランジスタと、ドレインを第5のPチャネルMOSトランジスタのドレインに接続し、ソースを第1の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第4のNチャネルMOSトランジスタとからなり、第5のPチャネルMOSトランジスタのドレインを第3のPチャネルMOSトランジスタのゲートに接続した構成であることが好ましい。
上記カレントミラー増幅回路を有する第1のレベルシフタ回路においては、ソースを第3の電源電位に接続しドレインを第3のPチャネルMOSトランジスタのゲートに接続した第5のPチャネルMOSトランジスタを設け、第2の電源電位の供給を停止する際に第5のPチャネルMOSトランジスタをオンにするとともにカレントミラー増幅回路の動作を停止させることが好ましい。
この構成によれば、第2の電源電位の供給が停止した場合に、第5のPチャネルMOSトランジスタをオンすることにより、第3のPチャネルMOSトランジスタがオフとなり貫通電流を削減できる。
上記カレントミラー増幅回路を有する第1のレベルシフタ回路においては、カレントミラー増幅回路が、ソースを第3の電源電位に接続し、ゲートおよびドレイン間を接続した第6のPチャネルMOSトランジスタと、ソースを第3の電源電位に接続し、ゲートを第6のPチャネルMOSトランジスタのゲートに接続し、ドレインをカレントミラー増幅回路の出力端とした第7のPチャネルMOSトランジスタと、ドレインを第6のPチャネルMOSトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のプラス側入力端とした第3のNチャネルMOSトランジスタと、ドレインを第7のPチャネルMOSトランジスタのドレインに接続し、ゲートをカレントミラー増幅回路のマイナス側入力端とした第4のNチャネルMOSトランジスタと、ドレインを第3および第4のNチャネルMOSトランジスタのソースに接続し、ソースを第1の電源電位に接続した第5のNチャネルMOSトランジスタと、ドレインを第3の電源電位に接続した第6のNチャネルMOSトランジスタと、第6のNチャネルMOSトランジスタのソースと第1の電源電位との間に接続され第5のNチャネルMOSトランジスタのゲートに飽和領域で動作する電圧を印加するための分圧用の抵抗とからなり、第2の電源電位の供給を停止する際に第6のNチャネルMOSトランジスタをオフにしてカレントミラー増幅回路の動作を停止させることが好ましい。
上記第1のレベルシフタ回路においては、ソースを第3の電源電位に接続しドレインを第3のPチャネルMOSトランジスタのゲートに接続した第5のPチャネルMOSトランジスタを設け、第2の電源電位の供給を停止する際に第5のPチャネルMOSトランジスタをオンにすることが好ましい。
この構成によれば、第2の電源電位の供給が停止した場合に、第5のPチャネルMOSトランジスタをオンすることにより、第3のPチャネルMOSトランジスタがオフとなり貫通電流を削減できる。
上記第2のレベルシフタ回路においては、ソースを第3の電源電位に接続しドレインを第3のPチャネルMOSトランジスタのゲートに接続した第6のPチャネルMOSトランジスタを設け、第2の電源電位の供給を停止する際に第6のPチャネルMOSトランジスタをオンにすることが好ましい。
この構成によれば、第2の電源電位の供給が停止した場合に、第6のPチャネルMOSトランジスタをオンすることにより、第3のPチャネルMOSトランジスタがオフとなり貫通電流を削減できる。
上記第1または第2のレベルシフタ回路においては、ソースを第1の電源電位に接続し、ドレインを第1のPチャネルMOSトランジスタのドレインに接続し、ゲートを第3のPチャネルMOSトランジスタのゲートに接続した出力固定用のNチャネルMOSトランジスタを設けることが好ましい。
この構成によれば、第2の電源電位の供給が停止した場合に、ソースが第3の電源電位に接続されドレインが第3のPチャネルMOSトランジスタのゲートに接続されたPチャネルMOSトランジスタがオンすることにより、出力固定用のNチャネルMOSトランジスタがオンとなり、出力信号を固定することができる。
以上のように、本発明の第1の半導体装置は、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、第1または第2のレベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置している。
この構成によれば、論理ブロック内に複数電源を有する場合に対して、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
また、本発明の第2の半導体装置は、異なる電源電圧で動作する2つの論理回路ブロック間の配線が、第1または第2のレベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を2つの論理回路ブロック内に分割して配置している。
この構成により、電源線の引き回しが無く、レイアウト面積を小さくできる。
以上のように本発明によれば、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置することにより、複数の電源配線を的確に配置し、電源配線の引回しによるレイアウト面積の増加を抑制することが可能となる。
また、本発明によれば、異なる電源電圧で動作する2つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、レベルシフタ回路を2つの論理回路ブロック内に分割して配置してすることにより、電源線の引き回しが無く、レイアウト面積を小さくできる。
また、本発明によれば、第3のPチャネルMOSトランジスタと制御回路を設け、制御回路が出力側の第3の電源電位の変化に応じて第3のPチャネルMOSトランジスタのゲート電位を制御することにより、第3の電源電位を上げた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
また、本発明によれば、第3のPチャネルMOSトランジスタと制御回路を設け、制御回路が入力側の第2の電源電位の変化に応じて第3のPチャネルMOSトランジスタのゲート電位を制御することにより、第2の電源電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
さらに、ソースを第3の電源電位に接続しドレインを第3のPチャネルMOSトランジスタのゲートに接続したPチャネルMOSトランジスタを設け、このトランジスタを第2の電源電位の供給を停止した場合にオンにすることにより、第3のPチャネルMOSトランジスタがオフとなり貫通電流を削減できる。
さらに、出力固定用のNチャネルMOSトランジスタを設け、第2の電源電位の供給が停止した場合に、出力固定用のNチャネルMOSトランジスタをオンさせて出力信号を固定することができる。
以下に本発明の実施の形態について図面を用いて説明する。
〔第1の実施の形態〕
図1は本発明の第1の実施の形態におけるレベルシフタ回路の第1の構成例を示す回路図である。図1において、1,2,11はインバータ、21,22は第1,第2のNチャネルMOSトランジスタ、31,32は第1,第2のPチャネルMOSトランジスタ、41は高電源電圧VDDH(第3の電源電位)を供給する電源線、42は低電源電圧VDDL(第2の電源電位)を供給する電源線、43はグラウンド電圧GND(第1の電源電位)を供給する電源線であり、VDDH>VDDL>GNDである。以上は図13の従来例と同様である。33,34は第4,第3のPチャネルMOSトランジスタ、61は抵抗、71はカレントミラー増幅回路、81は電源線41から供給される高電源電圧VDDHのレベル変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路である。なお、入力信号iは低電源電圧VDDLにより動作する第1の信号処理回路(図示せず)から入力され、出力信号oは高電源電圧VDDHにより動作する第2の信号処理回路(図示せず)へ出力される。また、インバータ1および2は入力信号iの反転・非反転回路を構成し、インバータ2の出力信号は入力信号iの非反転信号であり、インバータ1の出力信号は入力信号iの反転信号となる。
この図1の回路は、従来例の図13の回路に、PチャネルMOSトランジスタ34および制御回路81が付加された構成である。PチャネルMOSトランジスタ34は、電源線41とPチャネルMOSトランジスタ31および32のソースとの間に挿入され、そのゲートに制御回路81の出力(カレントミラー増幅回路71の出力)が接続されている。制御回路81は、電源線41にソースが接続されたPチャネルMOSトランジスタ33と、PチャネルMOSトランジスタ33のドレインと電源線43との間に接続された抵抗61と、出力がPチャネルMOSトランジスタ33,34のゲートに接続されたカレントミラー増幅回路71とからなる。カレントミラー増幅回路71のプラス(+)側の入力電圧V+はPチャネルMOSトランジスタ33と抵抗61との接続点n(PチャネルMOSトランジスタ33のドレイン)から供給され、マイナス(−)側の入力電圧V-は参照電圧端子51から供給される。
このように構成される図1のレベルシフタ回路の動作を、図13の従来例の回路と比較しながら説明する。
まず、図13の回路では、電源線41,43間の電圧で動作する論理回路ブロックの動作モードにより電源線41の電位レベルを変化させる場合において、電源線41の電位レベルを上げた場合、PチャネルMOSトランジスタ31もしくは32のゲート電圧は、オンしているときには電源線41と電源線43の間の電位がかかっており、電源線41の電位を上げる前に比べて電流駆動能力が上がっていることになる。そこに信号の変化があった場合、NチャネルMOSトランジスタ21もしくは22は以前と同じゲート電圧レベルによりこの電流に勝り、ドレイン側の電位を下げることになる。
これに対して、図1の回路では、PチャネルMOSトランジスタ34により電流を制限することによりNチャネルMOSトランジスタ21もしくは22の電流によりドレイン側の電位を速やかに低下させる。PチャネルMOSトランジスタ34の制御回路81により、電源線41の電位が上昇した場合にはPチャネルMOSトランジスタ34のゲート電位を上昇させ、電源線41の電位が降下した場合にはPチャネルMOSトランジスタ34のゲート電位を降下させる。
制御回路81において、参照電圧端子51から入力される参照電圧V-は一定電圧とする。電源線41の電位が下降すると、PチャネルMOSトランジスタ33のゲート・ソース電圧の低下によりノードnの電位が下降する。これにより、カレントミラー増幅回路71の出力は下降し、PチャネルMOSトランジスタ34のゲート・ソース間電位差が大きくなる。PチャネルMOSトランジスタ34のドレイン電流は入力信号iの信号変化時により電流を流すことで、電源線41とPチャネルMOSトランジスタ34のドレインとの電位差を小さくし、PチャネルMOSトランジスタ31,32のソース・ドレイン間電圧が上昇する。電源線41の電位が上昇した場合には、上記と逆の動作によりPチャネルMOSトランジスタ31,32のソース・ドレイン間電圧は下降する。
このように、図1の回路では、PチャネルMOSトランジスタ31,32と電源線41との間にPチャネルMOSトランジスタ34を挿入し、電源線41の電位(VDDH)の変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路81を設けたことにより、電源線41の電位を上げた場合でも、PチャネルMOSトランジスタ31,32の電流駆動能力とNチャネルMOSトランジスタ21,22の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
また、図2は本発明の第1の実施の形態におけるレベルシフタ回路の第2の構成例を示す回路図である。図2において、24はゲート端子53の印加電圧により制御され定電流源として用いられる第3のNチャネルMOSトランジスタ、33は第4のPチャネルMOSトランジスタ、82は電源線41から供給される高電源電圧VDDHのレベル変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路であり、その他の図1と対応する部分には同一符号を付し、説明を省略する。
この図2の回路は、PチャネルMOSトランジスタ34を付加したことは図1の回路と同じであるが、図1の制御回路81に代えて制御回路82を設けている。この制御回路82は、電源線41にソースが接続されたPチャネルMOSトランジスタ33と、ドレインがPチャネルMOSトランジスタ33のドレインと接続されソースが電源線43と接続されたNチャネルMOSトランジスタ24とからなり、PチャネルMOSトランジスタ33のゲートとドレインが共通接続されてPチャネルMOSトランジスタ34のゲートに接続されている。
このように構成される図2のレベルシフタ回路の動作を説明する。
図2の回路も図1の回路同様、電源線41の電位を変化させる場合を想定した回路である。NチャネルMOSトランジスタ24は定電流源として使用するものであり、ゲート端子53にはNチャネルMOSトランジスタ24が飽和領域で動作する電圧が印加される。電源線41の電位レベルを上昇させた場合に、PチャネルMOSトランジスタ33は、NチャネルMOSトランジスタ24の定電流源により電流量が制限されている為にドレイン電位が上昇する。これによりPチャネルMOSトランジスタ34のゲート電位も上昇し、PチャネルMOSトランジスタ34を流れる電流が制限される。なお、電源線41の電位レベルを低下させた場合には逆の動作が行われる。
このように、図2の回路でも、図1の回路同様、PチャネルMOSトランジスタ31,32と電源線41との間にPチャネルMOSトランジスタ34を挿入し、電源線41の電位(VDDH)の変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路82を設けたことにより、電源線41の電位を上げた場合でも、PチャネルMOSトランジスタ31,32の電流駆動能力とNチャネルMOSトランジスタ21,22の電流駆動能力の引き合いをより早く完了させることができ、動作速度の低下と貫通電流の増加を抑えることができる。
また、図2の回路では、図1の回路のようにカレントミラー増幅回路71を設けた場合よりも素子数を削減することができる。
図3は本発明の第1の実施の形態におけるレベルシフタ回路の第3の構成例を示す回路図である。図3において、23,24はゲート端子52,53の印加電圧により制御され定電流源として用いられる第3,第4のNチャネルMOSトランジスタ、33,35は第4,第5のPチャネルMOSトランジスタ、83は電源線42から供給される低電源電圧VDDLのレベル変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路であり、その他の図1と対応する部分には同一符号を付し、説明を省略する。
この図3の回路は、PチャネルMOSトランジスタ34を付加したことは図1の回路と同じであるが、図1の制御回路81に代えて制御回路83を設けている。この制御回路83は、電源線42にソースが接続されたPチャネルMOSトランジスタ33と、ドレインがPチャネルMOSトランジスタ33のドレインと接続されソースが電源線43と接続されたNチャネルMOSトランジスタ24と、電源線41にソースが接続されたPチャネルMOSトランジスタ35と、ドレインがPチャネルMOSトランジスタ33のドレインと接続されソースが電源線43と接続されたNチャネルMOSトランジスタ23とからなり、PチャネルMOSトランジスタ33のゲートとドレインが共通接続されてPチャネルMOSトランジスタ35のゲートに接続され、PチャネルMOSトランジスタ35のドレインがPチャネルMOSトランジスタ34のゲートに接続されている。
このように構成される図3のレベルシフタ回路の動作を説明する。
図3の回路は、図1や図2の回路とは異なり、電源線42の電位を変化させる場合を想定した回路である。NチャネルMOSトランジスタ23,24は定電流源として使用するものであり、ゲート端子52,53にはNチャネルMOSトランジスタ23,24が飽和領域で動作する電圧が印加される。電源線42の電位を低下させた場合には、定電流源として使用しているNチャネルMOSトランジスタ24とそのドレイン側に接続されているPチャネルMOSトランジスタ33とにより、PチャネルMOSトランジスタ35のゲート電位は低下する。これにより定電流源として使用しているNチャネルMOSトランジスタ23の電流より小さくなるとPチャネルMOSトランジスタ34のゲート電位は上昇し、結果としてPチャネルMOSトランジスタ34の電流駆動能力は削減される。したがって、電源線42の電位を低下させた場合に、NチャネルMOSトランジスタ21,22のゲート電位が低下して電流駆動能力が低下し、PチャネルMOSトランジスタ31,32の電流駆動能力が相対的に大きくなることはPチャネルMOSトランジスタ34の電流駆動能力の削減により実際は生じない。これらのことにより、動作速度の低下と貫通電流の増大を避けることができる。
このように、図3の回路では、PチャネルMOSトランジスタ31,32と電源線41との間にPチャネルMOSトランジスタ34を挿入し、電源線42の電位(VDDL)の変化に応じてPチャネルMOSトランジスタ34のゲート電位を制御する制御回路83を設けたことにより、電源線42の電位を低下させた場合でも、動作速度の低下と貫通電流の増加を抑えることができる。
なお、図7は、図1〜図3の説明において電源線41や電源線42の電位を変化させる場合の構成例を示す図であり、44は所定の電位を供給する電源線、101,121は論理回路ブロック、130は電源電圧変換回路である。図8はその電源電圧変換回路130の回路例を示す図であり、37はPチャネルMOSトランジスタ、44,45は電源線、54は制御端子、64は抵抗、72はカレントミラー増幅回路である。この電源電圧変換回路130は、PチャネルMOSトランジスタ37,抵抗64およびカレントミラー増幅回路72で構成されている。
図7,図8の構成により、論理回路ブロック101には電源線44の電位が供給されるが、論理回路ブロック121には電源線44の電位を電源電圧変換回路130により変化させて供給することができる。図8の回路で示される電源電圧変換回路130は、端子54に参照電圧が印加され、この参照電圧は動作モードに応じて変更されるものである。端子54に印加される参照電圧が下がると、カレントミラー増幅回路72の出力電圧が上昇し、PチャネルMOSトランジスタ37のドレイン電圧すなわち論理回路ブロック121の電源電圧が下がることになる。
なお、図1,図2,図3の回路において、(電源線41の電位)<(電源線42の電位)<(電源線43の電位)とし、NチャネルMOSトランジスタに代えてPチャネルMOSトランジスタを用い、PチャネルMOSトランジスタに代えてNチャネルMOSトランジスタを用いるようにしてもよい。
〔第2の実施の形態〕
図4は本発明の第2の実施の形態におけるレベルシフタ回路の第1の構成例を示す回路図である。図4において、28は出力固定用のNチャネルMOSトランジスタ、36は第5のPチャネルMOSトランジスタ、91は制御線であり、その他の図1と対応する部分には同一符号を付し、説明を省略する。また、図4中に示したカレントミラー増幅回路71aの内部詳細図において、25,26,27,40は第3,第4,第5,第6のNチャネルMOSトランジスタ、38,39は第6,第7のPチャネルMOSトランジスタ、62,63は抵抗であり、G33/G34はPチャネルMOSトランジスタ33と34のゲートに接続されることを示す。
この図4の回路は、図1の構成に加えて、ソースを電源線41に接続し、ドレインをPチャネルMOSトランジスタ34のゲートに接続したPチャネルMOSトランジスタ36を設け、電源線42の電源供給が停止した場合に、PチャネルMOSトランジスタ36のゲートに接続された制御線91に所定の制御電圧を印加することによりPチャネルMOSトランジスタ36をオンにするとともに、制御線91に印加される所定の制御電圧によりカレントミラー増幅回路71aの動作を停止させるようにしている。そしてさらに、ドレインをPチャネルMOSトランジスタ31のドレインに接続し、ソースを電源線43に接続し、ゲートをPチャネルMOSトランジスタ36のドレイン(あるいはPチャネルMOSトランジスタ34のゲート)に接続したNチャネルMOSトランジスタ28を設け、電源線42の電源供給が停止した場合に出力信号oを固定するようにしている。
このように構成される図4のレベルシフタ回路の動作を、図1と異なる部分について説明する。
ある論理回路ブロックが動作上必要でない場合は前述したように電源供給を停止する場合があり、図1の回路の場合、図13に示す従来例の場合と同様、電源線41の電源供給が停止した場合は問題は生じないが、電源線42の電源供給が停止した場合にはNチャネルMOSトランジスタ21,22のゲート入力が過渡的に不定となり、電源線41から電源線43への貫通電流が生じ、また出力信号oが不定となってしまう。
そこで、図4の回路では、電源線42の電源供給が停止した場合に、制御線91に所定の制御電圧を印加することにより、カレントミラー増幅回路71aのNチャネルMOSトランジスタ40がオフし、NチャネルMOSトランジスタ27がオフとなりカレントミラー増幅回路71aの動作が停止する。同時に制御線91に所定の制御電圧が印加されることにより、PチャネルMOSトランジスタ36がオンとなり、PチャネルMOSトランジスタ34のゲートに電源線41の電位が印加され、PチャネルMOSトランジスタ34がオフすることにより貫通電流を削減できる。また、PチャネルMOSトランジスタ36がオンすることにより、NチャネルMOSトランジスタ28がオンしてインバータ11の入力がグラウンド電圧GNDレベルに固定され、その結果、出力信号oが高電源電圧VDDHレベルに固定される。この電源線42の電源供給が停止した場合に制御線91に印加される所定の制御電圧はグラウンド電圧GNDレベルであり、制御線91への信号入力は、電源供給が停止するのと同時もしくはそれ以前である。次に電源供給が開始されるのと同時もしくはそれ以降に制御線91の制御電圧を高電源電圧VDDHレベルに固定する。
なお、電源供給の停止が無い場合には、制御線91には、PチャネルMOSトランジスタ36がオフするとともにNチャネルMOSトランジスタ40がオンするための制御電圧が印加されている。この電源供給の停止が無い場合の制御電圧は、高電源電圧VDDHレベルである。また、この場合、NチャネルMOSトランジスタ27のゲートには飽和領域で動作する電圧が印加されるように抵抗62,63の抵抗値を設定している。
なお、図1の回路におけるカレントミラー増幅回路71は、図4のカレントミラー増幅回路71aにおいて、制御線91の入力信号により動作するNチャネルMOSトランジスタ40が不要である。
この図4の回路では、電源線42の電源供給が停止した場合に、制御線91に所定の制御電圧を印加することにより、PチャネルMOSトランジスタ36をオンし、PチャネルMOSトランジスタ34をオフさせて貫通電流を削減できる。また、PチャネルMOSトランジスタ36がオンすることにより、NチャネルMOSトランジスタ28をオンし、出力信号oを高電源電圧VDDHレベルに固定することができる。
つぎに、図5は本発明の第2の実施の形態におけるレベルシフタ回路の第2の構成例の要部を示す回路図である。図5において、36は第5のPチャネルMOSトランジスタ、91は制御線であり、その他の図2と対応する部分には同一符号を付し、説明を省略する。
図4の回路が図1の回路に対してPチャネルMOSトランジスタ36および出力固定用のNチャネルMOSトランジスタ28を設けてあるのと同様に、図5の回路は、図2の回路に対してPチャネルMOSトランジスタ36および出力固定用のNチャネルMOSトランジスタ28(図4参照)を設けたものである。
また、図6は本発明の第2の実施の形態におけるレベルシフタ回路の第3の構成例の要部を示す回路図である。図6において、36は第6のPチャネルMOSトランジスタ、91は制御線であり、その他の図3と対応する部分には同一符号を付し、説明を省略する。
図4の回路が図1の回路に対してPチャネルMOSトランジスタ36および出力固定用のNチャネルMOSトランジスタ28を設けてあるのと同様に、図6の回路は、図3の回路に対してPチャネルMOSトランジスタ36および出力固定用のNチャネルMOSトランジスタ28(図4参照)を設けたものである。
図5および図6の回路においても、PチャネルMOSトランジスタ36および出力固定用のNチャネルMOSトランジスタ28(図4参照)を設けたことにより、図4の回路と同様の効果を得ることができる。
〔第3の実施の形態〕
図9は第3の実施の形態における半導体装置のレイアウト図である。図9において、103,104は論理回路ブロック、111はGND配線、112〜115はそれぞれGND以外の異なる電位を供給する電源配線、122は共通電源論理回路ブロック、131はレベルシフタ回路ブロックである。
共通電源論理回路ブロック122は、同じ電源電圧で動作する複数の論理回路を1まとまりとしたブロックであり、論理回路ブロック103,104は共通電源論理回路ブロック122とは異なる電源電圧で動作する論理回路のブロックである。レベルシフタ回路ブロック131には、第1の実施の形態や第2の実施の形態で説明したレベルシフタ回路が形成されている。本実施の形態では、同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロック122とし、この共通電源論理回路ブロック122の周囲に、レベルシフタ回路ブロック131を挟んで論理回路ブロック103,104等を配置している。
それぞれのレベルシフタ回路ブロック131は、共通電源論理回路ブロック122とそれぞれの論理回路ブロック103,104等との間の信号振幅を変換するものである。例えば、共通電源論理回路ブロック122はGND配線111および電源配線112により供給される電圧により動作する回路であり、論理回路ブロック103はGND配線111および電源配線113により供給される電圧により動作する回路であるため、共通電源論理回路ブロック122と論理回路ブロック103との間のレベルシフタ回路ブロック131には、GND配線111の他に電源配線112と電源配線113とが配置されている。同様に、論理回路ブロック104はGND配線111および電源配線114により供給される電圧により動作する回路であるため、共通電源論理回路ブロック122と論理回路ブロック103との間のレベルシフタ回路ブロック131には、GND配線111の他に電源配線112と電源配線114とが配置されている。
また、図10は、図4,図5,図6の第2の実施の形態のレベルシフタ回路を用いた場合に、電源供給停止時の制御線91をレベルシフタ回路ブロック131内に配置したことを示すレイアウト図である。
本実施の形態によれば、同じ電源電圧で動作する複数の論理回路を共通電源論理回路ブロック122としてまとめ、その周囲に、各レベルシフタ回路ブロック131を挟んで各論理回路ブロック103,104等を配置することにより、複数の電源配線が的確に配置され、電源配線の引回しによるレイアウト面積の増加を回避することができる。
なお、第3の実施の形態におけるレイアウトは、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。
〔第4の実施の形態〕
図11は第4の実施の形態における半導体装置のレイアウト図である。図11において、201,202,203は異なる電源電圧で動作する論理回路ブロック204と論理回路ブロック205との間の配線であり、それぞれの配線201,202,203は、例えば図11(b)に示すように、レベルシフタ回路のインバータ1と2の出力信号線で構成される。
本実施の形態は、第3の実施の形態のように共通電源論理回路ブロック122およびレベルシフタ回路ブロック131を設けずに、2つの論理回路ブロック204,205内にレベルシフタ回路を分割して組み込んだものである。一方の論理回路ブロック204にはレベルシフタ回路のインバータ1,2を配置し、他方の論理回路ブロック205にはインバータ1,2以外のレベルシフタ回路の構成要素を配置し、インバータ1,2の出力信号線が例えばブロック間の配線201となっている。なお、本実施の形態では、図4〜図6で示される第2の実施の形態におけるレベルシフタ回路を用いており、図11では制御線91が論理回路ブロック205内に配置されることが示されている。
本実施の形態によれば、電源配線の引き回しが無く、レイアウト面積を小さくできる。ただし、論理回路ブロック205に差動信号(インバータ1,2の出力信号)を入力するタイミングが同一であることが求められるためにブロック204,205間の配線距離が短く、お互いの端子配置が明確である必要がある。これらの条件を満たした場合には最も効率が良い配置配線となる。
なお、論理回路ブロック204には、レベルシフタ回路の入力信号iを出力する第1の信号処理回路が複数設けられ、論理回路ブロック205には、レベルシフタ回路の出力信号oを入力する第2の信号処理回路が複数設けられており、それぞれの第1の信号処理回路とそれと対応する第2の信号処理回路との間にレベルシフタ回路が設けられている。したがって、ここでは配線201,202,203が3組あるということは、それに対応する第1の信号処理回路,第2の信号処理回路およびレベルシフタ回路がそれぞれ3個ずつ配置されていることを示している。
また、図9,図10に示される第3の実施の形態でも同様に、共通電源論理回路ブロック122および論理回路ブロック103には複数の第1および第2の信号処理回路が設けられ、レベルシフタ回路ブロック131には複数のレベルシフタ回路が設けられている。
なお、第4の実施の形態におけるレイアウトは、第1の実施の形態におけるレベルシフタ回路を用いた半導体装置にも適用できるし、従来のレベルシフタ回路を用いた半導体装置にも適用でき、それによる同様の効果を得ることができる。図12に、図13に示す従来のレベルシフタ回路を用いた半導体装置に本実施の形態のレイアウトを適用した例を示しておく。図12において、図11および図13と対応する部分には同一符号を付している。