JPH09162294A - 半導体装置 - Google Patents
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Abstract
源ピン数の増加を抑制し、構成の小型化を達成し得る、
2つの異なる高位電源電圧を使用する半導体装置を提供
することを課題とする。 【解決手段】 この発明は、入力バッファのI/Oセル
に内部回路で使用されない第2の電源電圧を供給する第
2の電源配線1Hを備えたセルI2Hと備えていないセ
ルI1L,I2Lを設け、第1の電源電圧を受ける電源
セルに第2の電源配線を備えたセルV2Hと備えていな
いセルV1Lを設け、基準電源電圧を受ける基準電源セ
ルに第2の電源配線を備えたセルV2Gと備えていない
セルV1Gを設け、第2の電源配線を備えたセルを集中
して配置するよう構成される。
Description
位電源電圧を使用する、スタンダードセル又はゲートア
レイ方式を用いた半導体装置に関し、特に半導体装置の
内部回路の動作電圧とは異なる電圧の信号が他の半導体
装置とのインターフェースのために必要になる半導体装
置に関する。
を用いた半導体チップの内部が例えば5Vの電源電圧で
動作して(以下、3V又は5Vの電源電圧で動作すると
言う場合には、低位側の電源電圧(0V)を省略してい
るものとする)、0V近辺の信号をL(ロウ)の論理レ
ベル、5V近辺の信号をH(ハイ)の論理レベルとして
いる半導体チップが、例えば3Vの電圧を電源として、
0V近辺の信号をLの論理レベル、3V近辺の信号をH
の論理レベルとしている半導体チップに5VのHの論理
レベルを出力すると、3Vの電圧を電源とする半導体チ
ップの最大印可電圧を越えてしまうことがあるため、何
らかの方法で5VのHのレベルを3VのHのレベルに変
換する必要がある。
Lの論理レベル、3V近辺の信号をHの論理レベルとす
る半導体チップの場合には、他の半導体チップとの間の
信号にノイズが加わり誤動作が心配される時には、Hの
論理レベルを5V近辺の信号として耐ノイズ性を高める
場合があり、この場合には、Hのレベルを5V近辺の信
号として出力する。
手法としては、半導体チップが搭載される回路基板上に
専用のレベルコンバーターを設け、本体の半導体チップ
は単一電源で動作させる方法があるが、変換回路を半導
体チップ内に備えるようにすると回路基板を小型化する
ことができる。
は、例えば図5又は図6に示すI/Oセルが用いられ
る。
路と外部との間の信号をインターフェースするI/Oセ
ルの構成を示す図である。
ルは、内部回路と同じ3Vの電源電圧を用いて、内部回
路のハイレベルの信号を内部回路と同じ3Vのハイレベ
ルの信号で出力する出力バッファであり、同図(b)に
示すI/Oセルは、出力のハイレベルと同じ5Vの電源
電圧用いて、内部回路の3Vのハイレベルの信号を5V
のハイレベルの信号に変換して出力する出力バッファで
あり、同図(c)に示すI/Oセルは、内部回路と同じ
3Vの電源電圧を用いて、外部から与えられる3Vのハ
イレベルの信号を内部回路と同じ3Vのハイレベルの信
号で入力する入力バッファであり、同図(d)に示すI
/Oセルは、3V及び5Vの2つの異なる電源電圧用い
て、外部から与えられる5Vのハイレベルの信号を内部
回路と同じ3Vのハイレベルの信号に変換して入力する
入力バッファであり、同図(e)に示すI/Oセルは、
内部回路と同じ3Vの電源電圧用いて、外部から与えら
れる5Vのハイレベルの信号を内部回路と同じ3Vの信
号に変換して入力する入力バッファである。
路と外部との間の信号をインターフェースするI/Oセ
ルの構成を示す図である。
ルは、内部回路と同じ5Vの電源電圧用いて、内部回路
と同じ3Vのハイレベルの信号を出力する出力バッファ
であり、同図(b)に示すI/Oセルは、3V及び5V
の2つの異なる電源電圧用いて、内部回路の5Vのハイ
レベルの信号を3Vのハイレベルの信号に変換して出力
する出力バッファであり、同図(c)に示すI/Oセル
は、内部回路と同じ5Vの電源電圧を用いて、外部から
与えられる3V又は5Vのハイレベルの信号を5Vの信
号に変換して入力する入力バッファであり、同図(d)
に示すI/Oセルは、3Vと5Vの2つの異なる電源電
圧を用いて、外部から与えられる3Vのハイレベルの信
号を5Vの信号に変換して入力する入力バッファであ
る。
7のパターンレイアウトに示す方法を用いて電源を供給
していた。
ば3Vの電源電圧で動作して、出力バッファにハイレベ
ルを3Vで出力する端子と5Vで出力する端子があると
する。全てのI/Oセル100は第2配線層からなる0
V(GND)、5V、3Vの3つの電源配線101(1
01G、101H、101L)を有している。それぞれ
の電源配線101は、隣接するI/Oセル100の同種
の電源配線と接続され、半導体チップ102の周囲に配
置されているI/Oセル100と、外部からそれぞれの
電源配線に電源電圧を供給する電源セル103(103
G、103H、103L)からなるI/Oセル列の上
を、半導体チップ102の端から端まで途切れることな
く接続されている。各I/Oセル100には、外部から
ボンディングパッド104に与えられる電源電圧が、G
NDの電源セル103Gから電源配線101Gを介し
て、5Vの電源セル103Hから電源配線101Hを介
して、3Vの電源セル103Lから電源配線101Lを
介してそれぞれ供給される。
Oセル100間での接続部に段差が生じるとその部分の
幅が細り、他の部分が太くなっていてもその箇所で電流
容量が制限され、電源セル103からI/Oセル100
へ供給できる電流が少なくなってしまう。これを回避す
るために、電源配線103に段差が生じないよう、半導
体チップ102各辺に沿って配置されているI/Oセル
100、及び電源セル103の間でこの電源配線103
の位置と幅を揃え、段差が生じないようしている。
を作成しておくスタンダードセル方式やゲートアレイ方
式においては、I/Oセルの列方向に対して、全てのI
/Oセルの第2配線層の幅と位置を揃えておけば、任意
の種類のI/Oセルを、任意の位置においても、第2配
線層の電源配線が途切れてしまったり、段差が生じて電
流容量が減少してしまうようなことはなくなる。これに
より、第2配線層に流せる電流容量を維持していた。
Oセル100の上に、第2配線層のGNDの電源配線1
01Gと3Vの電源配線101L及び5Vの電源配線1
01Hの3種類の電源配線を有する。この方式では、予
め3Vと5Vの電源配線101L、101Hの幅が決ま
っているので、大部分のセルが5Vの電源電圧を使わな
いようなI/Oセル100であっても、ある幅の5Vの
電源配線101Hを第2配線層に持つため無駄が生じ
る。
ル100の種類や配置がわかっていてI/Oセル100
の形状を設計するならば、第2配線層の電源配線幅をそ
の種類や割合をもとに第2配線層の電源配線の幅を最適
化して設計することができる。
レイ方式では、半導体チップを設計する毎にセル設計を
毎回するのではなく、一度設計したセルを幾つもの半導
体チップに使うので、あるチップでの使用セルの種類や
配置がわかっていても、他の半導体チップに使ったとき
にも最適化されるとは限らない。
V電源と5V電源のI/Oセルの消費電流の割合をもと
に、GND、3V、5Vの第2配線層の電源配線の幅を
決めても、同じI/Oセルを使う他の設計のチップにお
いては、3V電源の配線幅が不足し、5V電源の配線幅
が過剰になることがある。このような場合には、3Vの
電源セルを追加して、不足分を補なわなければならな
い。
Oセル上の電源配線の電流容量に余裕がある場合には、
電源セルの配置の制限は少くないので電源セルを2個並
べて配置し、電源セルの電流容量の不足を補うことも可
能である。このようにすれば、半導体チップをパッケー
ジに封入する際に、隣接する2つの同じ種類の電源セル
を、半導体チップと回路基板上の配線を接続する同一の
リードフレームに接続することができる。このため、パ
ッケージのピン数が増加することはない。
I/Oセル上の電源配線の例えば3Vの電源配線の幅が
足りない場合には、電源セルを追加しなければならない
点は上記と同じであるが、さらに、電源セルを分散して
配置し、I/Oセル上の電源配線に流れる電流を分散さ
せ、許容電流密度以上の電流が集中しないようにしなけ
ればない。この場合には、追加した電源セルは隣接して
配置されないため、電源セルは上記したように1本のリ
ードフレームに接続できず、追加した電源セルに専用の
リードフレームも1本追加しなければならない。
裕があり、リードフレームが余っている場合には問題な
いが、ピン数に余裕がない場合には、ピン数のより多い
パッケージに変更しなければならず、使用信号数を削減
しそれを追加電源に割り当てなければならない。
にするために、GNDと3Vと5Vの電源配線を太くし
てI/Oセルを設計すると、I/Oセルのサイズが肥大
化してしまい、チップサイズの増大を招くことになる。
イ方式の半導体装置における電源配線に関する従来の技
術としては、例えば特開平3−263854号公報又は
特開平3−129828号公報に記載されているものが
ある。
の基本セルに並行して設けられた複数の第1の電源ライ
ンの全部又は一部に、その配線幅を広く形成した部分を
設けることにより、電源ラインの強化を図り信頼性の低
下を招くことなく電流供給量を増やす発明が記載されて
いる。
は、電源配線の配線ピッチ又は配線幅を変化させて配置
することにより、電荷の部分的な集中を少なくし、ハー
ドマクロの周回電源配線の配線幅を細くできるようにし
た発明が記載されている。
2つの異なる高位電源電圧を使用するスタンダードセル
方式あるいはゲートアレイ方式の従来の半導体装置にお
いて、消費電流に比べて電源配線の配線幅が細い場合に
は、I/Oセル列の間に電源セルを分散配置して電源配
線における電流集中を回避するようにしなければならな
い。しかしながら、このような場合には、電源セルに接
続されるリードフレームの本数が増加し、パッケージの
大型化を招いていた。
線幅を太くすると、電源配線の配線幅にともなってI/
Oセル及び電源セルも肥大化し、半導体装置全体として
構成の大型化を招いていた。
たものであり、その目的とするところは、I/Oセルの
肥大化を防止し、かつ電源ピン数の増加を抑制し、構成
の小型化を達成し得る、2つの異なる高位電源電圧を使
用する半導体装置を提供することにある。
に、請求項1記載の発明は、装置の周辺に沿って配列さ
れ、基準の電源電圧及び第1の電源電圧で動作する内部
回路と装置外部との間で信号のレベル変換を含んでイン
ターフェースするI/Oセルと、該I/Oセルに隣接し
て配置され、外部から与えられる電源電圧を前記I/O
セルに供給する電源セルを有し、前記I/Oセルは、基
準の電源電圧と第1の電源電圧で動作し、基準の電源電
圧を供給する基準電源配線及び第1の電源電圧を供給す
る第1の電源配線を備えた第1形式の入力バッファと、
基準の電源電圧と第1の電源電圧で動作し、前記基準電
源配線と第1の電源配線及び第2の電源電圧を供給する
第2の電源配線を備えた第2形式の第1の入力バッファ
と、基準の電源電圧と第1及び第2の電源電圧で動作
し、前記基準電源配線と第1の電源配線及び第2の電源
配線を備えた第2形式の第2の入力バッファと、基準の
電源電圧と第1の電源電圧で動作し、前記基準電源配線
及び第1の電源配線を備えた第1形式の出力バッファ
と、基準の電源電圧と第1及び第2の電源電圧で動作
し、前記基準電源配線と第1の電源配線及び第2の電源
配線を備えた第2形式の出力バッファとからなり、前記
電源セルは、基準電源電圧の供給を受け、前記基準電源
配線と第1の電源配線を備えた第1形式の基準電源セル
と、基準電源電圧の供給を受け、前記基準電源配線と第
1の電源配線及び第2の電源配線を備えた第2形式の基
準電源セルと、第1の電源電圧の供給を受け、前記基準
電源配線と第1の電源配線を備えた第1形式の電源セル
と、第1の電源電圧の供給を受け、前記基準電源配線と
第1の電源配線及び第2の電源配線を備えた第2形式の
第1の電源セルと、第2の電源電圧の供給を受け、前記
基準電源配線と第1の電源配線及び第2の電源配線を備
えた第2形式の第2の電源セルとからなり、隣接する前
記I/Oセル又は前記電源セルは、同種の電源電圧を供
給する電源配線が接続され、接続された電源配線を介し
て前記電源セルに供給された電源電圧が前記I/Oセル
に供給され、前記第2形式の入力バッファ及び/又は出
力バッファと前記第2形式の電源セルが集中して配列さ
れて構成される。
導体装置において、装置周辺に沿って配列された前記I
/Oセル及び電源セルと前記内部回路との間に、第2の
基準電源配線を設け、前記I/Oセルは、前記基準電源
配線と前記第2の基準電源配線とを接続する配線を備
え、前記内部回路における第1の電源電圧を供給する電
源配線は、前記I/Oセル及び電源セルの前記第1の電
源配線に接続され、前記内部回路における基準電源電圧
を供給する電源配線は、前記第2の基準電源配線に接続
されて構成される。
載の半導体装置において、一方の辺の境界部に前記基準
電源配線と前記第1及び第2の電源配線が接し、他方の
辺の境界部に前記基準電源配線と前記第1の電源配線が
接し、前記第2形式の出力バッファ又は前記第2形式の
入力バッファあるいは前記第2形式の電源セルと前記第
1形式の出力バッファ又は前記第1形式の入力バッファ
あるいは前記第1形式の電源セルとの間に配置されて、
隣接する同種の電源配線を接続する境界接続セルと、前
記基準電源配線と前記第1の電源配線が形成され、前記
第1形式の出力バッファ又は前記第1形式の入力バッフ
ァあるいは前記第1形式の電源セルと前記第1形式の出
力バッファ又は前記第1形式の入力バッファあるいは前
記第1形式の電源セルとの間に配置されて、隣接する同
種の電源配線を接続する第1形式のセル間接続セルと、
前記基準電源配線と前記第1及び第2の電源配線が形成
され、前記第2形式の出力バッファ又は前記第2形式の
入力バッファあるいは前記第2形式の電源セルと前記第
2形式の出力バッファ又は前記第2形式の入力バッファ
あるいは前記第2形式の電源セルとの間に配置されて、
隣接する同種の電源配線を接続する第2形式のセル間接
続セルとから構成される。
導体装置において、前記境界接続セルは電源セルから構
成される。
て配置され、基準の電源電圧及び第1の電源電圧で動作
する内部回路と装置外部との間で信号のレベル変換を含
んでインターフェースするI/Oセルと、該I/Oセル
に隣接して配列され、外部から与えられる電源電圧を前
記I/Oセルに供給する電源セルを有し、前記I/Oセ
ルは、基準の電源電圧と第1及び第2の電源電圧で動作
し、基準の電源電圧を供給する少なくとも1つの基準電
源配線及び第1の電源電圧を供給する少なくとも1つの
第1の電源配線と、第2の電源電圧を供給する配線幅の
異なる少なくとも2つの第2の電源配線を備えた第2形
式の出力バッファと、基準の電源電圧と第1の電源電圧
で動作し、前記第2形式の出力バッファと同数の基準電
源配線及び第1の電源配線と、前記第2の出力バッファ
の第2の電源配線よりも少ない数の第2の電源配線を備
えた第1形式の出力バッファと、基準の電源電圧と第1
の電源電圧で動作し、前記第1形式の出力バッファと同
数の前記基準電源配線と第1の電源配線及び第2の電源
配線を備えた第1形式の入力バッファと、基準の電源電
圧と第1及び第2の電源電圧で動作し、前記第2形式の
出力バッファと同数の前記基準電源配線と第1の電源配
線及び第2の電源配線を備えた第2形式の入力バッファ
とからなり、前記電源セルは、基準電源電圧の供給を受
け、前記第1形式の出力バッファと同数の前記基準電源
配線と第1の電源配線及び第2の電源配線を備えた第1
形式の基準電源セルと、基準電源電圧の供給を受け、前
記第2形式の出力バッファと同数の前記基準電源配線と
第1の電源配線及び第2の電源配線を備えた第2形式の
基準電源セルと、第1の電源電圧の供給を受け、前記第
1形式の出力バッファと同数の前記基準電源配線と第1
の電源配線及び第2の電源配線を備えた第1形式の電源
セルと、第2の電源電圧の供給を受け、前記第2形式の
出力バッファと同数の前記基準電源配線と第1の電源配
線及び第2の電源配線を備えた第2形式の電源セルとか
らなり、隣接する前記I/Oセル又は前記電源セルは、
隣接するセルの同種の電源電圧を供給する同一幅の電源
配線が接続され、接続された電源配線を介して前記電源
セルに供給された電源電圧が前記I/Oセルに供給さ
れ、前記第2形式の入力バッファ及び/又は出力バッフ
ァと前記第2形式の電源セルが集中して配列され、前記
第2形式の出力バッファの出力段のトランジスタは、前
記第1形式のI/Oセルの第2の電源配線に接続されな
い第2の電源配線から電源の供給を受け、前記第2形式
の出力バッファの出力段のトランジスタを除くトランジ
スタと第2形式の入力バッファのトランジスタは、前記
第1形式のI/Oセルの第2の電源配線に接続される第
2の電源配線から電源の供給を受けて構成される。
施の形態を説明する。
半導体装置の要部構成を示す図である。
電圧(接地電位,GND)及び第1の電源電圧例えば3
Vで動作する内部回路と装置外部との間で、信号のレベ
ルを3Vから5V又は5Vから3Vに変換することを含
んでインターフェースするI/Oセルと、このI/Oセ
ルに隣接して配置され、外部から与えられる電源電圧を
I/Oセルに供給する電源セルを有している。
圧で動作し、GND電圧を供給するGND配線1G及び
第1の電源電圧を供給する第1の電源配線1Lが第2配
線層により形成されて備えた第1形式の入力バッファI
1Lと、GND電圧と第1の電源電圧で動作し、GND
配線1Gと第1の電源配線1L及び第2の電源電圧例え
ば5Vを供給する第2の電源配線1Hが第2配線層によ
り形成されて備えた第2形式の第1の入力バッファI2
Lと、GND電圧と第1の電源電圧及び第2の電源電圧
で動作し、GND配線1Gと第1の電源配線1L及び第
2の電源配線1Hが第2配線層により形成されて備えた
第2形式の第2の入力バッファI2Hと、GND電圧と
第1の電源電圧で動作し、GND配線1G及び第1の電
源配線が第2配線層により形成されて備えた第1形式の
出力バッファO1Lと、GND電圧と第1の電源電圧及
び第2の電源電圧で動作し、GND配線1Gと第1の電
源配線1L及び第2の電源配線1Hが第2配線層により
形成されて備えた第2形式の出力バッファO2Hとから
なる。
下に説明する電源セルの符号において、「I」は入力バ
ッファを示し、「O」は出力バッファを示し、「V」は
電源セルを示し、「1」は第1形式であることを示し、
「2」は第2形式であることを示し、「L」は第1の電
源電圧を使用又は受けることを示し、「H」は第1及び
第2の電源電圧を使用又は受けることを示すものとす
る。
ND配線1G及び第1の電源配線1Lが第2配線層によ
り形成されて備えた第1形式の基準電源セルV1Gと、
GND電圧の供給を受け、GND配線1Gと第1の電源
配線1L及び第2の電源配線1Hが第2配線層により形
成されて備えた第2形式の基準電源セルV2G(図示せ
ず)と、第1の電源電圧の供給を受け、GND配線1G
及び第1の電源配線1Lが第2配線層により形成されて
備えた第1形式の電源セルV1Lと、第1の電源電圧の
供給を受け、GND配線1Gと第1の電源配線1L及び
第2の電源配線1Hが第2配線層により形成されて備え
た第2形式の第1の電源セルV2L(図示せず)と、第
2の電源電圧の供給を受け、GND配線1Gと第1の電
源配線1L及び第2の電源配線1Hが第2配線層により
形成されて備えた第2形式の第2の電源セルV2Hとか
らなる。
1に示すように、ボンディングパッド2を介して外部と
信号が入出力される半導体チップ3の周辺に沿って配列
され、隣接するI/Oセル又は電源セルの同種の電源電
圧を供給する電源配線が接続され、すなわち隣接するそ
れぞれのI/Oセル又は電源セルのGND配線1Gが接
続され、また第1の電源配線1Lが接続され、かつ第2
の電源配線1Hが接続され、それぞれの電源配線が直線
上に配列されたセル上を配列方向に連結されて電気的に
接続され、接続された電源配線を介して電源セルに供給
された電源電圧がI/Oセルに供給される。
ッファと第2形式の電源セル、すなわち入力バッファI
2L,I2H及び出力バッファO2Hと電源セルV2H
は、連続して集中的に配列されている。
2の電源電圧を使う第2形式の出力バッファO2Hには
第2配線層に第2の電源電圧の電源配線1Hと、内部回
路で使う電源電圧の電源配線1Lを持たせる。第2の電
源電圧を使わず第1の電源電圧だけで動作する第1形式
の出力バッファO1Lには、第2配線層のGND配線1
Gを、第2の電源電圧を使う出力バッファO2Hと同じ
位置に同じ幅で持たせる。第1の電源配線1Lは、第2
の電源電圧を使う出力バッファO2Hの第1の電源配線
1L及び第2の電源配線1Hがある位置に持たせる。
I1L,I2Lは、第2配線層の電源配線が、第2形式
の出力バッファO2Hと同じ第2形式のものI2Lと、
第1形式の出力バッファO1Lと同じ第1形式のものI
1Lの2つの形状を、同じ機能のセルに対してそれぞれ
用意しておき、配置する場所により両者の使い分けをす
る。第2の電源電圧を使用する入力バッファ12Hは、
第2配線層が第2形式の出力バッファO2Hと同じ形状
の第2形式の形状のものを持つ。
除く電源セルも、第2配線層の電源配線が、第2形式の
出力バッファO2Hと同じ第2形式のものV2G,V2
Lと、第1形式の出力バッファO1Lと同じものV1
G,V1Lの2つの形状を、同じ機能のセルに対してそ
れぞれ用意しておき、配置する場所により両者の使い分
けをする。
は、第2配線層の電源配線1Hが第2形式の出力バッフ
ァO2Hと同じ第2形式の形状のみを持つ。
に対して、第2配線層の形状を2種類用意しておき、こ
れらのセルは、隣接するセルの種類により形状を選択し
使用できる配置の制約を受けにくいため、I/Oセルの
配置の自由度を向上させることができる。また、この2
種類の形状を持つI/Oセルは、単一電源で動作する入
力バッファI1L,I2Lのみであり、消費電流は出力
バッファに比べ少ないので、電源配線が細くなっていて
も、出力バッファ程深刻な問題とはならない。
源電圧を供給するセルのみで、第2の電源電圧を使用す
るセルの近傍で、そのセルとの間に第1形式の出力バッ
ファO1Lがあってはならないという制約がある。しか
し、電源セルは、その電源を使用するI/Oセルの近傍
に配置した方が、配線の持つ抵抗成分による電圧降下な
どの影響を抑えられるといこともあり、決して重大な制
約とはいえない。
2Hは、第1の電源配線1Lは細くても、第2の電源配
線1Hは太い配線となり、第2の電源電圧を使わない出
力バッファO1Lは、第2の電源配線1Hを持たずに、
太い第1の電源配線1Lを持つことになる。したがっ
て、出力バッファは大電流を必要とするが、この方法に
よれば、図7に示す従来の構成よりも、I/Oセルを肥
大化させることなく、太い電源配線で出力バッファに電
流を供給することができる。
O2Hに挾まれた入力バッファI2Lは第2の電源電圧
を使用しないが、第2の電源電圧の太い電源配線1Hを
持つので、第1の電源配線1Lは細くなってしまってい
るが、入力バッファでは出力バッファに比べ消費電流は
少なくこの部分で第1の電源配線1Lの電流容量が不足
することはおきにくい。
チップ3の全体の構成を示す図である。図2に示すよう
に、第2形式の出力バッファO2Hの割合が、第1形式
の出力バッファO1Lに比べて著しく少ないような場合
は特に有利である。
実施形態の半導体装置の構成を示す図である。
ル列内のセルが持つ第2配線層よりなる第1の電源配線
1Lに、内部回路の回路セル4の第1の電源端子5と内
部回路の第1の電源配線6を介して電気的に接続され
る、第2配線層よりなる第1の電源配線1Lが接して電
気的に接続するように設けられているため、内部回路の
第1の電源配線6が、第1の電源配線1Lに接続する接
続点7と、第1の電源電圧を供給する電源セルV1Lと
の間の配線は太くなる。
少なくとも第2形式のセルの第1の電源配線1Lには接
続されるため、内部回路の第1の電源配線6が第2形式
のセル側に引き出されるような位置に回路セル4が配置
されている場合でも、第1の電源配線6は内部回路の他
の第1の電源配線6に接続されて電源の供給を受けるこ
となく、内部回路の第1の電源配線6よりも太い第1の
電源配線1Lに接続される。このため、内部回路の第1
の電源配線6とセルの第1の電源配線1Lとの間の電流
容量及び配線抵抗などが軽減される。
圧端子8が内部回路の基準電源配線9を介して電気的に
接続される第2の基準電源配線12Gを内部回路とセル
列との間に設け、この第2の基準電源配線12GとI/
Oセル内のセルが持つ基準電源配線1Gとを接続する、
第1配線層によりなる配線10をI/Oセル内に備え
る。
第2の基準電源配線12Gに接続する接続点11と、基
準電源セルV1Gとの間の配線は、第2の基準電源配線
12Gとセル基準電源配線1Gとに分散されるので、こ
の間の電流容量及び配線抵抗などが軽減される。
小間隔で配置されており、第2の配線層の電源配線は隣
接するセルの同種の電源配線に接して電気的に接続する
ため、I/Oセル列内のセルの持つ第2配線層よりなる
同種の電源配線間をI/Oセル列上で第2配線層の配線
で接続する手間が省かれる。
源セルが配置されない箇所には、第2配線層によりなる
電源配線を接続するためのセル間接続セル12,13を
設けて配置し、この接続セルを介して隣接するセルの第
2配線層の電源配線をもう一方に隣接するセルの同種の
電源配線に接して電気的に接続するため、I/Oセル列
内のセルの持つ第2配線層よりなる同種の電源配線間を
I/Oセル列上で第2配線層の配線で接続する手間が省
かれる。
持つセル14と持たないセル15との境界部には、同種
の電源配線を接続するための境界接続セル16を配置す
ることにより、第2の電源配線1Hをセル境界に接して
持つセル14の第2の電源配線1Hが、第2の電源配線
1Hを持たずにセル境界に第1の電源配線1Lを持つセ
ル15の第1の電源配線1Lとショートすることを回避
することができる。
り構成するようにしてもよい。
係わる半導体装置の構成を示す図である。
態の特徴とするところは、図3に示す実施形態に示す第
2の電源配線1Haに比べて細い第2の電源配線1Hb
を第2の電源電圧を使用するセル17に設け、また、こ
の細い第2の電源配線1Hbと同じ第2の電源配線1H
bを他のセル18にも設け、出力バッファの電流駆動能
力の大きい出力段のトランジスタは第2の電源配線1H
bよりも太い第2の電源配線1Haから第2の電源電圧
の供給を受け、出力バッファの他のトランジスタ及び入
力バッファのトランジスタは細い第2の電源配線1Hb
から電源電圧の供給を受けるようにしたことにあり、ま
た、すべてのセルに基準電源電圧を供給する第2の基準
電源配線1G2を設け、さらに、内部回路とセル列の間
に第1の電源電圧を供給する第1の電源配線1L2を設
け、セルの第2の基準電源配線1G2と内部回路の基準
電源配線9とを接続し、内部回路とセル列の間に設けら
れた第1の電源配線1L2と内部回路の第1の電源配線
6とを接続するようにしたことにある。
を使用するセル全てが配置の制約を受ける。太い電源配
線を必要とするのは、主にチップ外部へ信号を送り出す
出力バッファの最終段のトランジスタである。入力バッ
ファや出力バッファの最終段以外のトランジスタはそれ
に比べ細い配線で充分である。このため、第2形式のI
/Oセル及び電源セルの持つ第2の電圧の電源配線を、
出力バッファの最終段のトランジスタに接続する太い第
2の電源配線1Haと、それ以外のトランジスタに接続
する細目の第2の電源配線1Hbとに分ける。
ル18には、第2形式のセル17の持つ細い第2の電源
配線1Hbと同様の形状の第2の電源配線1Hbを持た
せ、隣接して配置されたセルの同種の電源配線を第2配
線層の配線で接続させる。
であっても、第2の電源配線の大電流を必要としない出
力バッファ以外のセルは、第1形式と第2形式の2つの
形状を持ち、それを使い分けることにより、図2の実施
形態に示す第1形式のセル領域には第2形式の入力バッ
ファを配置できないという制約を緩和することができ
る。
明によれば、内部回路で使用されない第2の電源電圧を
供給する第2の電源配線を備えたセルと備えていないセ
ルを設け、第2の電源配線を備えるセルを集中して配置
するようにしたので、セルを肥大化させることなく、ま
た装置のピン数を増加させることなく、電流供給能力の
優れた2つの異なる高位電源電圧を使用する半導体装置
を提供することができる。
電源配線とセルの電源配線との間の電流容量及び配線抵
抗を軽減することができる。
セル及び境界接続セルを設けるようにしたので、セル列
の同種の電源配線を接続する配線が不要となり、また第
2の電源配線を備えたセルと備えていないセルの境界に
おける第1の電源配線と第2の電源配線の短絡を防止す
ることができる。
なる少なくとも2つの第2の電源配線を備えたセルを設
けたので、請求項1記載の発明で得られる効果に加え
て、セルの配置制限を緩和することができる。
体装置の要部構成を示す図である。
図である。
係わる半導体装置の構成を示す図である。
体装置の構成を示す図である。
成を示す図である。
成を示す図である。
a,1Hb 電源配線 I1L,I2L,I2H,O1L,O2H, I/Oセ
ル V1G,V2G,V1L,V2L,V2H 電源セル 2 ボンディングパッド 3 半導体チップ 4 回路セル 5 第1の電源端子 6 第1の電源配線 7,11 接続点 8 基準電源電圧端子 9 基準電源配線 10 配線 12,13 セル間接続セル 16 境界接続セル
Claims (5)
- 【請求項1】 装置の周辺に沿って配列され、基準の電
源電圧及び第1の電源電圧で動作する内部回路と装置外
部との間で信号のレベル変換を含んでインターフェース
するI/Oセルと、該I/Oセルに隣接して配置され、
外部から与えられる電源電圧を前記I/Oセルに供給す
る電源セルを有し、 前記I/Oセルは、基準の電源電圧と第1の電源電圧で
動作し、基準の電源電圧を供給する基準電源配線及び第
1の電源電圧を供給する第1の電源配線を備えた第1形
式の入力バッファと、 基準の電源電圧と第1の電源電圧で動作し、前記基準電
源配線と第1の電源配線及び第2の電源電圧を供給する
第2の電源配線を備えた第2形式の第1の入力バッファ
と、 基準の電源電圧と第1及び第2の電源電圧で動作し、前
記基準電源配線と第1の電源配線及び第2の電源配線を
備えた第2形式の第2の入力バッファと、 基準の電源電圧と第1の電源電圧で動作し、前記基準電
源配線及び第1の電源配線を備えた第1形式の出力バッ
ファと、 基準の電源電圧と第1及び第2の電源電圧で動作し、前
記基準電源配線と第1の電源配線及び第2の電源配線を
備えた第2形式の出力バッファとからなり、 前記電源セルは、基準電源電圧の供給を受け、前記基準
電源配線と第1の電源配線を備えた第1形式の基準電源
セルと、 基準電源電圧の供給を受け、前記基準電源配線と第1の
電源配線及び第2の電源配線を備えた第2形式の基準電
源セルと、 第1の電源電圧の供給を受け、前記基準電源配線と第1
の電源配線を備えた第1形式の電源セルと、 第1の電源電圧の供給を受け、前記基準電源配線と第1
の電源配線及び第2の電源配線を備えた第2形式の第1
の電源セルと、 第2の電源電圧の供給を受け、前記基準電源配線と第1
の電源配線及び第2の電源配線を備えた第2形式の第2
の電源セルとからなり、 隣接する前記I/Oセル又は前記電源セルは、同種の電
源電圧を供給する電源配線が接続され、接続された電源
配線を介して前記電源セルに供給された電源電圧が前記
I/Oセルに供給され、 前記第2形式の入力バッファ及び/又は出力バッファと
前記第2形式の電源セルが集中して配列されてなること
を特徴とする半導体装置。 - 【請求項2】 装置周辺に沿って配列された前記I/O
セル及び電源セルと前記内部回路との間に、第2の基準
電源配線を設け、 前記I/Oセルは、前記基準電源配線と前記第2の基準
電源配線とを接続する配線を備え、 前記内部回路における第1の電源電圧を供給する電源配
線は、前記I/Oセル及び電源セルの前記第1の電源配
線に接続され、前記内部回路における基準電源電圧を供
給する電源配線は、前記第2の基準電源配線に接続され
てなることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 一方の辺の境界部に前記基準電源配線と
前記第1及び第2の電源配線が接し、他方の辺の境界部
に前記基準電源配線と前記第1の電源配線が接し、前記
第2形式の出力バッファ又は前記第2形式の入力バッフ
ァあるいは前記第2形式の電源セルと前記第1形式の出
力バッファ又は前記第1形式の入力バッファあるいは前
記第1形式の電源セルとの間に配置されて、隣接する同
種の電源配線を接続する境界接続セルと、 前記基準電源配線と前記第1の電源配線が形成され、前
記第1形式の出力バッファ又は前記第1形式の入力バッ
ファあるいは前記第1形式の電源セルと前記第1形式の
出力バッファ又は前記第1形式の入力バッファあるいは
前記第1形式の電源セルとの間に配置されて、隣接する
同種の電源配線を接続する第1形式のセル間接続セル
と、 前記基準電源配線と前記第1及び第2の電源配線が形成
され、前記第2形式の出力バッファ又は前記第2形式の
入力バッファあるいは前記第2形式の電源セルと前記第
2形式の出力バッファ又は前記第2形式の入力バッファ
あるいは前記第2形式の電源セルとの間に配置されて、
隣接する同種の電源配線を接続する第2形式のセル間接
続セルとを有することを特徴とする請求項1又は2記載
の半導体装置。 - 【請求項4】 前記境界接続セルは、電源セルからなる
ことを特徴とする請求項3記載の半導体装置。 - 【請求項5】 装置の周辺に沿って配置され、基準の電
源電圧及び第1の電源電圧で動作する内部回路と装置外
部との間で信号のレベル変換を含んでインターフェース
するI/Oセルと、該I/Oセルに隣接して配列され、
外部から与えられる電源電圧を前記I/Oセルに供給す
る電源セルを有し、 前記I/Oセルは、基準の電源電圧と第1及び第2の電
源電圧で動作し、基準の電源電圧を供給する少なくとも
1つの基準電源配線及び第1の電源電圧を供給する少な
くとも1つの第1の電源配線と、第2の電源電圧を供給
する配線幅の異なる少なくとも2つの第2の電源配線を
備えた第2形式の出力バッファと、 基準の電源電圧と第1の電源電圧で動作し、前記第2形
式の出力バッファと同数の基準電源配線及び第1の電源
配線と、前記第2の出力バッファの第2の電源配線より
も少ない数の第2の電源配線を備えた第1形式の出力バ
ッファと、 基準の電源電圧と第1の電源電圧で動作し、前記第1形
式の出力バッファと同数の前記基準電源配線と第1の電
源配線及び第2の電源配線を備えた第1形式の入力バッ
ファと、 基準の電源電圧と第1及び第2の電源電圧で動作し、前
記第2形式の出力バッファと同数の前記基準電源配線と
第1の電源配線及び第2の電源配線を備えた第2形式の
入力バッファとからなり、 前記電源セルは、基準電源電圧の供給を受け、前記第1
形式の出力バッファと同数の前記基準電源配線と第1の
電源配線及び第2の電源配線を備えた第1形式の基準電
源セルと、 基準電源電圧の供給を受け、前記第2形式の出力バッフ
ァと同数の前記基準電源配線と第1の電源配線及び第2
の電源配線を備えた第2形式の基準電源セルと、 第1の電源電圧の供給を受け、前記第1形式の出力バッ
ファと同数の前記基準電源配線と第1の電源配線及び第
2の電源配線を備えた第1形式の電源セルと、 第2の電源電圧の供給を受け、前記第2形式の出力バッ
ファと同数の前記基準電源配線と第1の電源配線及び第
2の電源配線を備えた第2形式の電源セルとからなり、 隣接する前記I/Oセル又は前記電源セルは、隣接する
セルの同種の電源電圧を供給する同一幅の電源配線が接
続され、接続された電源配線を介して前記電源セルに供
給された電源電圧が前記I/Oセルに供給され、 前記第2形式の入力バッファ及び/又は出力バッファと
前記第2形式の電源セルが集中して配列され、 前記第2形式の出力バッファの出力段のトランジスタ
は、前記第1形式のI/Oセルの第2の電源配線に接続
されない第2の電源配線から電源の供給を受け、前記第
2形式の出力バッファの出力段のトランジスタを除くト
ランジスタと第2形式の入力バッファのトランジスタ
は、前記第1形式のI/Oセルの第2の電源配線に接続
される第2の電源配線から電源の供給を受けてなること
を特徴とする半導体装置。
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