JP2007053761A - プログラマブルロジックデバイスの性能最適化装置および方法 - Google Patents

Abstract

【課題】プログラマブルロジックデバイス（ＰＬＤ）の消費電力を最適化すること、および、消費電力とＰＬＤ動作速度の最適レベルを得ること。
【解決手段】プログラマブルロジックデバイス（ＰＬＤ）（１０３）は、第一および第二の回路を含む。第一および第二の回路は、ＰＬＤのリソースを使ってインプリメントされるユーザ設計の一部である。第一の回路は、第一の供給電圧によって、電力供給される。第二の回路は、第二の供給電圧によって、電力供給される。第一および第二の供給電圧の少なくとも一方は、ＰＬＤ内のユーザ設計をインプリメントするために使用されるＰＬＤのコンピュータ支援設計（ＣＡＤ）フローによって、決定される。また、第一および第二の供給電圧は、プログラマブルロジックデバイス（ＰＬＤ）外部のレギュレータ（３０３）によって提供される。
【選択図】図５

Description

（発明の背景）
本発明は、一般的に、プログラマブルロジックデバイス（ＰＬＤ）の性能を最適化することに関する。より特定的には、本発明は、消費電力を最適化して、ＰＬＤの消費電力と動作速度の最適レベルを得ることに関する。

現代のＰＬＤは、複雑化が増し、その複雑化はますます進行している。典型的なＰＬＤは、数千万ものトランジスタを含む。一方で、ＰＬＤの複雑化が進んだ結果、性能レベルが向上し、融通性も改善した。その反面、ＰＬＤの複雑化が進み、多数のトランジスタを使う結果、デバイスの消費電力も増大してきた。デバイスの寸法が０．１μｍ未満に小さくなると、電力はいっそう致命的な懸念となってくる。ＰＬＤの複雑化が進むために、この傾向は続く見通しである。

電力消費に対処する一つの方法は、チップの供給電圧を減らすことである。しかし、この技術は、ＰＬＤにおいては魅力的でない。なぜなら、ｎ型金属酸化物半導体（ＮＭＯＳ)のパストランジスタにおける閾値低下は、速度の比較的深刻な低下の原因となるからである。この制限を克服するために、パストランジスタ上のゲート電圧を上げることも可能であるが、そうすることによって、酸化物に追加の厚さを提供する追加のプロセッシングステップを要し得るし、また、おそらく追加電流を供給するためのチャージポンプも必要になり得る。したがって、所望の性能特性を得るために、ＰＬＤの電力消費を最適化するニーズが存在する。

（概要）
開示される新たなコンセプトは、ＰＬＤの電力消費を最適化する装置および方法に関する。より特定的には、発明のコンセプトは、ＰＬＤにおける電力消費レベルが増加すること、あるいは、過剰となることへの解決策を提供する。一実施形態において、ＰＬＤは、ＰＬＤリソースを使って実行されるユーザ設計の一対の回路を含む。一対の回路は、２つの供給電圧によって電力供給される。より特定的には、一方の回路は、一方の供給電圧によって電力供給されるように構成される。それに対し、第二の回路は、第二の供給電圧によって電力供給されるように構成される。少なくとも１つの供給電圧は、ＰＬＤのユーザ設計を実行するために使用されるＰＬＤのコンピュータ支援設計（ＣＡＤ）フローによって、決定される。

他の実施形態において、ＰＬＤは、ＰＬＤリソースを使って実行されるユーザ設計の一対の回路を含む。一対の回路は、２つの供給電圧によって電力供給される。より特定的には、ユーザ設計の一方の回路は、一方の供給電圧によって電力供給されるように構成される。それに対し、第二の回路は、第二の供給電圧によって電力供給されるように構成される。これら供給電圧は、お互いに異なる（一方の供給電圧は、他方の供給電圧より低い）。

本発明の他の局面は、ＰＬＤの電力消費を最適化または削減する方法に関する。一実施形態において、２つの供給電圧によって、電力供給されるＰＬＤ内のリソースを使って、電子回路をインプリメントする方法は、供給電圧の一方（例えば、第二の供給電圧)に、公称（ｎｏｍｉｎａｌ）レベルを割り当てることを含む。本方法は、また、電子回路をインプリメントするために使用されるＰＬＤ内のリソースの配置およびルーティングを実行すること、および、第二の供給電圧レベルの値を電子回路のタイミング仕様に合うように決定することを含む。

別の実施形態において、２つの供給電圧によって電力供給されるＰＬＤ内のリソースを使用して電子回路をインプリメントする方法は、供給電圧の一方（例えば、第二の供給電圧)に、公称レベルを割り当てることを含む。本方法は、また、電子回路をインプリメントするために使用されるＰＬＤ内のリソースの配置を実行することと、第二の供給電圧レベルに対応する遅延推定を使用して配置を最適化すること、および、電子回路のタイミング仕様に合う第二の供給電圧レベルの値を決定することを含む。

本発明は、さらに以下の手段を提供する。

（項目１）
第一の供給電圧によって電力供給されるように構成されたユーザ設計の第一の回路と、
第二の供給電圧によって電力供給されるように構成された該ユーザ設計の第二の回路と
を備える、プログラマブルロジックデバイス（ＰＬＤ）であって、
該第一と第二の供給電圧の少なくとも一方は、該ＰＬＤの該ユーザ設計を実行するために使用されるＰＬＤのコンピュータ支援設計（ＣＡＤ）フローによって決定される、プログラマブルロジックデバイス（ＰＬＤ）。

（項目２）
上記第一および第二の供給電圧が、上記プログラマブルロジックデバイス（ＰＬＤ）外部のレギュレータによって提供される、項目１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目３）
上記第一および第二の供給電圧が、レギュレータで提供され、該レギュレータの少なくとも一部は、上記プログラマブルロジックデバイス（ＰＬＤ）内にある、項目１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目４）
上記第一および第二の供給電圧の少なくとも一方を提供するように構成されたレギュレータに、少なくとも１つの信号を提供するコード生成器をさらに備える、項目１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目５）
上記レギュレータは、上記第一および第二の供給電圧の少なくとも一方のレベルに設定する少なくとも１つの信号を使うように構成される、項目４に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目６）
上記少なくとも１つの信号は、上記プログラマブルロジックデバイス（ＰＬＤ）の構成メモリ（ＣＲＡＭ）内のデータから導かれる情報を含む、項目５に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目７）
上記少なくとも１つの信号は、上記プログラマブルロジックデバイス（ＰＬＤ）内でコード化されたデータから導かれる情報を含む、項目５に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目８）
プロセス関連情報を提供するように構成されたプロセスモニタ回路をさらに備え、上記少なくとも１つの信号は、該プロセスモニタ回路の出力から導かれる情報を含む、項目５に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目９）
第一の供給電圧によって電力供給される第一の回路と、
第二の供給電圧によって電力供給される第二の回路と
を備える、プログラマブルロジックデバイス（ＰＬＤ）であって、
該第二の供給電圧は、第一の供給電圧より低い、プログラマブルロジックデバイス（ＰＬＤ）。

（項目１０）
上記第一の回路は、上記プログラマブルロジックデバイス（ＰＬＤ）内のマルチプレクサに結合された構成メモリセルを備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１１）
上記第二の回路は、上記マルチプレクサに結合されたレベル回復インバータを備える、項目１０に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１２）
上記第二の回路は、上記レベル回復インバータに結合されたインバータを備える、項目１１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１３）
上記第一の回路は、信号レベル変換器を備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１４）
上記第二の回路は、信号レベル変換器を備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１５）
上記第一および第二の供給電圧によって電力供給されるレベル変換器をさらに備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１６）
上記第一の回路は、複数のレベル回復インバータに結合された複数の構成メモリセルを備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１７）
上記第二の回路は、複数のレベル回復インバータに結合された複数の構成メモリセルを備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１８）
上記第二の回路は、複数の構成メモリセルおよび複数のインバータを備え、該複数の構成メモリセルは、複数のトランスミッションゲートを介して、該複数のインバータに結合する、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目１９）
上記第一の回路は複数の構成メモリセルを備え、上記第二の回路は複数のインバータを備え、該複数の構成メモリセルは該複数のインバータに結合し、該複数のインバータは複数のトランスミッションゲートに結合する、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２０）
上記第二の供給電圧によって電力供給される第一のインターフェース回路と、
第三の供給電圧によって電力供給される第一のレベル変換器であって、インターフェース回路に結合される、第一のレベル変換器と、
該第三の供給電圧によって電力供給されるデコーダであって、該第一のレベル変換器に結合される、デコーダと、
該第三の供給電圧によって電力供給されるメモリ回路であって、該デコーダに結合される、メモリ回路と
をさらに備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２１）
上記第三の供給電圧によって電力供給される第二のインターフェース回路であって、上記メモリ回路に結合される、第二のインターフェース回路と、
上記第三の供給電圧によって電力供給される第二のレベル変換器であって、該第二のインターフェース回路に結合される、第二のレベル変換器と
をさらに備える、項目２０に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２２）
上記第二のインターフェース回路は、センスアンプおよび書き込みドライバを備える、項目２１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２３）
上記デコーダは、ダイナミックロジック回路網を備える、項目２１に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２４）
上記第二の供給電圧によって電力供給される第一のインターフェース回路と、
上記第二の供給電圧によって電力供給されるデコーダであって、該第一のインターフェース回路に結合される、デコーダと、
第三の供給電圧によって電力供給される複数のレベル変換器であって、該インターフェース回路に結合される、複数のレベル変換器と、
第三の供給電圧によって電力供給されるメモリ回路であって、該複数のレベル変換器に結合される、メモリ回路と
をさらに備える、項目９に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２５）
上記第三の供給電圧によって電力供給される第二のインターフェース回路であって、上記メモリ回路に結合される、第二のインターフェース回路と、
上記第三の供給電圧によって電力供給される第二のレベル変換器であって、該第二のインターフェース回路に結合される、第二のレベル変換器と、
をさらに備える、項目２４に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２６）
上記第二のインターフェース回路は、センスアンプおよび書き込みドライバを備える、項目２５に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２７）
上記デコーダは、ダイナミックロジック回路網を備える、項目２５に記載のプログラマブルロジックデバイス（ＰＬＤ）。

（項目２８）
プログラマブルロジックデバイス（ＰＬＤ）内のリソースを使用して電子回路をインプリメントする方法であって、該ＰＬＤは、第一および第二の供給電圧によって電力供給され、該方法は、
（ａ１）該第二の供給電圧に公称レベルを割り当てることと、
（ｂ１）該電子回路をインプリメントするために使用されるＰＬＤ内のリソースの配置およびルートを実行することと、
（ｃ１）該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を決定することと
を包含する、方法。

（項目２９）
上記第一の供給電圧をプリセットレベルに割り当てることを、さらに包含する、項目２８に記載の方法。

（項目３０）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの値を決定することは、該電子回路のタイミング仕様に合うように、該第二の供給電圧レベルの最小値を決定することをさらに包含する、項目２８に記載の方法。

（項目３１）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの値を決定することは、
上記選択された第二の供給レベルが、所望の性能レベルを提供するのに十分であるかどうかを判断することと、
該選択された第二の供給レベルが、該所望の性能レベルを提供するのに不十分である場合は、（ｂ１）に行くことと
をさらに包含する、項目３０に記載の方法。

（項目３２）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの最小値を決定することは、上記第二の供給電圧値に依存するタイミングモデルを使用することを、さらに包含する、項目３０に記載の方法。

（項目３３）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの最小値を決定することは、該第二の供給電圧レベルに対する新たな値を推定するために、電圧の関数として計算されたタイミングを使用することを、さらに包含する、項目３２に記載の方法。

（項目３４）
プログラマブルロジックデバイス（ＰＬＤ）内のリソースを使用して電子回路をインプリメントする方法であって、該ＰＬＤは、第一および第二の供給電圧によって電力供給され、該方法は、
（ａ２）該第二の供給電圧に公称レベルを割り当てることと、
（ｂ２）該ＰＬＤ内のリソースの配置を実行することと、
（ｃ２）該第二の供給電圧レベルに対応する遅延推定値を使用して、該配置を最適化することと、
（ｄ２）該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を決定することと
を包含する、方法。

（項目３５）
上記第一の供給電圧をプリセットレベルに割り当てることを、さらに包含する、項目３４に記載の方法。

（項目３６）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの値を決定することは、上記第二の供給電圧の最小値を、上記電子回路のタイミング仕様に合うように決定することをさらに包含する、項目３４に記載の方法。

（項目３７）
上記電子回路のタイミング仕様に合う上記第二の供給電圧レベルの値を決定することは、
該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を、成功裏に決定することに依存して、上記第二の供給電圧に最大レベルを割り当てることと、
タイミングとルータビリティの目的が、上記第二の供給電圧レベルに合うかどうかを判断することと
をさらに包含する、項目３６に記載の方法。

（項目３８）
一式のルーティング仕様に合うルーティングを形成することと、
上記電子回路のタイミングを最適化することと、
一式のタイミング仕様に合うことが可能である上記第二の供給電圧の最低値を決定するために、該電子回路を解析することと
をさらに包含する、項目３７に記載の方法。

添付図面は、本発明の例示的な実施形態を示すに過ぎず、それゆえ、本発明の範囲を限定するものと考慮されるべきでも、解釈されるべきでもない。本発明の記載のメリットを享受する当業者は、開示される発明のコンセプトが他の同等な効果的な実施形態にも役立つことは、理解される。図面において、２つ以上の図面において使われる同じ数字符号は、同様、類似または同等の機能、コンポーネントまたはブロックを示す。

（詳細な説明）
本発明のコンセプトは、ＰＬＤ内での電力消費最適化を含むＰＬＤの性能最適化用の装置および関連方法を検討する。本発明のコンセプトの一つの特徴は、パストランジスタのゲートで電圧を高いまま維持しながらも、構成可能な電力供給電圧をルーティングドライバおよびロジックに提供する構造を含むＰＬＤに関する。

本発明のコンセプトの他の特徴は、電力消費を最小化する（または最小化する傾向のある)電圧を、決定および最適化する（または最適化する傾向にある)コンピュータ支援設計（ＣＡＤ）フローに関する。アーキテクチャとＣＡＤフローは、選択的な速度／電力制御または更なる電力消費削減のためにＰＬＤ内領域のトレードオフと、効果的に組み合わされる。本発明のコンセプトは、さらに、供給電圧の適切な値を決定し、ＰＬＤの構成可能領域に速度／電力構成を割り当てる方法も含む。

図１は、本発明の例示的な実施形態に従うＰＬＤ１０３の一般的なブロック図を示す。ＰＬＤ１０３は、構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）回路網１３０、構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）メモリ（ＣＲＡＭ）１３３、制御回路網１３６、プログラマブルロジック１０６、プログラマブル相互接続１０９、および、入出力回路網１１２を含む。追加として、必要に応じて、ＰＬＤ１０３は、テスト／デバッグ回路網１１５、１つ以上のプロセッサ１１８、１つ以上の通信回路網１２１、１つ以上のメモリ、１つ以上の制御装置１２７を含み得る。

図１は、ＰＬＤ１０３の簡略化したブロック図を示すことに留意すべきである。そのため、当業者には理解されるように、ＰＬＤ１０３は他のブロックや回路網を含み得る。このような回路網の例として、クロック生成および分配回路、冗長回路などが含まれる。さらに、ＰＬＤ１０３は、必要に応じて、アナログ回路網、他のデジタル回路網、および／または、混合モード回路網を含み得る。

プログラマブルロジック１０６は、ルックアップテーブル（ＬＵＴ）、プロダクトタームロジック、マルチプレクサ（ＭＵＸ）、ロジックゲート、レジスタ、メモリなどの構成可能またはプログラマブルロジック回路網のブロックを含む。プログラマブル相互接続１０９は、プログラマブルロジック１０６に結合し、ＰＬＤ１０３内外のプログラマブルロジック１０６および他の回路網内にある様々なブロック間の構成可能相互接続（結合メカニズム）を提供する。

制御回路網１３６は、ＰＬＤ１０３内の様々な動作を制御する。制御回路網１３６の監視下で、ＰＬＤ構成回路網１３０は、構成データ（例えば、ストレージデバイス、ホストなど外部ソースから得る)を、ＰＬＤ１０３の機能性をプログラムまたは構成するために用いる。構成データは、典型的には、ＣＲＡＭ１３３に情報を格納するために用いられる。ＣＲＡＭ１３３のコンテンツは、ＰＬＤ１０３の様々なブロック（例えば、プログラマブルロジック１０６およびプログラマブル相互接続１０９)の機能性を決定する。

入出力回路網１１２は、本発明の記載のメリットを享受する当業者には理解されるように、幅広いバラエティの入出力デバイスまたは回路を形成し得る。入出力回路網１１２は、例えば、プログラマブルロジック１０６やプログラマブル相互接続１０９などのＰＬＤ１０３の様々なパーツに結合し得る。入出力回路網１１２は、外部回路網またはデバイスと通信するために、ＰＬＤ１０３内の様々なブロックに対し、メカニズムと回路網を提供する。

テスト／デバッグ回路網１１５は、ＰＬＤ１０３内の様々なブロックおよび回路のテストおよび故障点検を容易にする。テスト／デバッグ回路網１１５は、本発明の記載のメリットを享受する当業者には周知の様々なブロックまたは回路を含み得る。例えば、テスト／デバッグ回路網１１５は、必要に応じて、ＰＬＤ１０３の電力増強またはリセット後に、テストを実行する回路を含み得る。テスト／デバッグ回路網１１５は、必要に応じて、コード化回路およびパリティ回路も含み得る。

ＰＬＤ１０３は、１つ以上のプロセッサ１１８を含み得る。プロセッサ１１８は、ＰＬＤ１０３内の他のブロックや回路に結合し得る。プロセッサ１１８は、本発明の記載のメリットを享受する当業者には理解されるように、ＰＬＤ１０３内外の回路からデータおよび情報を受信し、幅広いバラエティの方法で情報を処理し得る。１つ以上のプロセッサ１１８は、デジタル信号プロセッサ（ＤＳＰ）を形成し得る。ＤＳＰによって、必要に応じて、圧縮、解凍、音声処理、画像処理、フィルタリングなどのような幅広いバラエティの信号処理タスクが実行できる。

ＰＬＤ１０３は、また、１つ以上の通信回路１２１を含み得る。通信回路１２１は、本発明の記載のメリットを享受する当業者には理解されるように、ＰＬＤ１０３内の様々な回路とＰＬＤ１０３外の様々な回路との間でのデータおよび情報交換を容易にし得る。

ＰＬＤ１０３は、さらに１つ以上のメモリ１２４および１つ以上の制御装置１２７を含み得る。メモリ１２４は、様々なデータと情報（例えば、ユーザデータ、中間結果、計算結果など）をＰＬＤ１０３内に格納可能にする。メモリ１２４は、必要に応じて、グラニュラー（ｇｕｒａｎｕｌａｒ）あるいはブロック形状を有し得る。制御装置１２７によって、ＰＬＤ外部の回路網の動作と様々な機能とのインターフェースが可能となり、これらの制御が可能にする。例えば、制御装置１２７は、必要に応じて、外部のシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）にインターフェースし、それを制御可能なメモリ制御装置を形成し得る。

図２は、本発明の例示的な実施形態に従うＰＬＤ１０３の平面図である。ＰＬＤ１０３は、二次元アレイとして配置されたプログラマブルロジック１０６を含む。水平な相互接続と垂直な相互接続として配置されたプログラマブル相互接続１０９は、プログラマブルロジック１０６のブロックを互いに結合する。以下に詳細に示すように、ＰＬＤ１０３内の様々なブロックの電力供給電圧は、調整され得る。例示的な実施形態において、本発明に従うＰＬＤは、階層的なアーキテクチャを有する。換言すれば、プログラマブルロジック１０６の各ブロックは、より小さな、あるいは、より細かなプログラマブルロジックブロックまたは回路を、順に含み得る。

図３は、本発明の例示的な実施形態に従うＰＬＤ内のプログラマブルロジック１０６のブロック図を示す。プログラマブルロジック１０６は、ロジック素子またはプログラマブルロジック回路２５０、ローカル相互接続２５３、インターフェース回路２５６、および、インターフェース回路２５９を含む。ロジック素子２５０は、本発明の記載のメリットを享受する当業者には理解されるように、例えば、ＬＵＴ、レジスタ、プロダクトタームロジックなどの構成可能ロジック機能またはプログラマブルロジック機能を提供する。ローカル相互接続２５３は、必要に応じて、互いに結合するために、あるいは、プログラマブル相互接続１０９（ときに、「グローバル相互接続」と呼ばれる）に結合するために、ロジック素子２５０に、構成可能メカニズムまたはプログラマブルロジックメカニズムを提供する。

インターフェース回路２５６およびインターフェース回路２５９は、プログラマブル相互接続１０９に（および、したがって、図３に示すような他のプログラマブルロジック１０６に）に結合するために、回路網のプログラマブルロジック１０６ブロックに、構成可能な方法またはプログラマブルな方法を提供する。インターフェース回路２５６およびインターフェース回路２５９は、本発明の記載のメリットを享受する当業者には理解されるように、ＭＵＸ、レジスタ、バッファ、ドライバなどを含み得る。

本発明の例示的な実施形態において、電力消費の削減は、ＣＲＡＭ１３３とパスゲートの領域に対し、および、ロジックとルーティングに対し、個別の電力供給電圧または電源を提供すること、ならびに、その電源に対し適切な電圧を決定することによってなされる。このような構成において、一方の電源は、ＣＲＡＭ１３３とパストランジスタゲートに用いられ、他方の電源はドライバとプログラマブルロジック１０６に提供される。

図４は、本発明の例示的な実施形態に従うマルチ供給電圧ＰＬＤのブロック図を示す。ＰＬＤ１０３は、２つの供給電圧を用いる。低い供給電圧と高い供給電圧は、それぞれ、Ｖ_ＤＤＬおよびＶ_ＤＤＨと表記される。供給電圧は、入力電力を変換または調整する電源またはレギュレータ３０３によって生成される。Ｖ_ＤＤＬおよびＶ_ＤＤＨ、あるいは、必要に応じて、これら２つの電圧に加えて、他の供給電圧が供給されるように、レギュレータ３０３は設計され得る。

必要に応じて、ボディバイアス電圧Ｖｂｂ＿ｐ、Ｖｂｂ＿ｎｌおよびＶｂｂ＿ｎｈのような他の供給電圧（図に、明示せず）も供給され得る。このような電圧は、構成可能なボディバイアス電圧として用いられ得る。その使い方は、例えば、米国特許出願第１０／８６５，４０２号（代理人整理番号第ＡＬＴＲ：０２６ＣＩＰ、発明の名称「Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ａｄｊｕｓｔｉｎｇ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ」、２００４年６月１０日出願）に記載されている。一実施形態において、単一のＶｂｂ＿ｐは、単一のＮウェルに供給され得る。また、チップの様々な領域は、Ｐウェルに対するＶｂｂ＿ｎｌおよびＶｂｂ＿ｎｈの間で選択し得る。それは、ＰＬＤの領域が、それぞれ低速あるいは高速として指定されるかに依存する。

さらに、必要に応じて、少なくとも１つの供給電圧を他のソースから得ることもできる。言い換えれば、このような構成において、レギュレータ３０３は、供給電圧Ｖ_ＤＤＬおよびＶ_ＤＤＨの少なくとも一方を、供給する。供給電圧（Ｖ_ＤＤＬおよびＶ_ＤＤＨ）の少なくとも一方は、ＰＬＤ１０３を使って実行されるとき、ユーザ設計の性能要求に合うようなＣＡＤフロー（詳細は後述）によって、決定される。

供給電圧（Ｖ_ＤＤＬおよびＶ_ＤＤＨ）のそれぞれは、ＰＬＤの少なくとも一部分に電力を供給する。前述のように、Ｖ_ＤＤＬ供給は、Ｖ_ＤＤＨ供給より低い電圧レベルを有する。Ｖ_ＤＤＬ供給の電圧レベルが低いために、ＰＬＤ内での電力消費は減少する（あるいは、減少する傾向がある）。より特定的には、電力損失、すなわち、電力消費は、供給電圧の二乗で変化するので、電圧レベルの低いＶ_ＤＤＬ供給を使うことで、１つの供給電圧（例えば、Ｖ_ＤＤＨ）でＰＬＤに電力を供給する場合に比べ、ＰＬＤの電力消費は減少する（あるいは、減少する傾向がある）。

図５は、本発明の別の例示的実施形態に従うマルチ供給電圧ＰＬＤのブロック図である。この配置において、ＰＬＤ１０３は、１つ以上の供給電圧（Ｖ_ＤＤＬおよびＶ_ＤＤＨ）ならびに任意のボディバイアス電圧に求められる特定値に対する制御信号または情報信号を、レギュレータ３０３に送る。供給電圧の特定値の決定は、最適化された電圧値または最適電圧値を他のパラメータ情報と一緒に選ぶＣＡＤフローによって生成された情報に基づいて、ＰＬＤ１０３内の回路網（例えば、図１の制御回路網１３６）によってなされる。様々な電力供給の相対的な電流需要のような因子に従って、電力供給の幾つか（あるいは、その構成パーツ／コンポーネントの幾つか）は、必要に応じて、オンチップまたはオフチップで調整され得る。

供給電圧を示す情報は、ＣＲＡＭセル１３３Ａ〜１３３Ｃに格納される。ＣＲＡＭセル１３３Ａ〜１３３Ｃにある情報に基づいて、電力コード生成器３０９は、１つ以上の信号３１５を生成し、その信号をレギュレータ３０３に供給する。レギュレータ３０３は、それが信号３１５を介して受信する情報に対応する供給電圧を生成する。換言すれば、信号３１５は、レギュレータ３０３用の制御信号として機能し、その出力電圧レベルを決定する。

ＣＲＡＭセル１３３Ａ〜１３３Ｃについての情報に加え、電力コード生成器３０９は、制御信号３１５を生成するために、他の情報を使い得る。例えば、電力コード生成器３０９は、特定のダイに固有な情報で、例えば、ウェハー仕分け時にメモリセル３１２Ａ〜３１２Ｃに格納またはヒューズにプログラムされたプロセス関連のデータのような情報を使い得る。

他の可能性は、プロセス関連情報を評価し、制御信号３１５の情報を組み込む回路を含む。例えば、特定のダイが速いトランジスタであれば、供給電圧の値を削減すること、さらに、ユーザの性能要求（例えば、速度）に応えることも可能である。一般に、電力コード生成器３０９の回路網は、何らかの名目のプロセスバリエーション用のＣＡＤフローによって選ばれた所望の供給電圧と、ヒューズまたは他の不揮発性メモリ内においてダイ上にコード化された特定のプロセスバリエーション情報もしくはプロセスモニタ回路３０６によって決定された値との双方の関数として、適切な制御信号３１５を決定し得る。

本発明に従う様々な回路配置を使用してもよいことは、本発明の記載のメリットを享受する当業者には、理解される。例えば、一実施形態において、電力レギュレータ３０３は、個別のレギュレータチップを不要とするために、ＰＬＤ１０３（あるいは、マルチチップモジュールなど）のダイスに含まれても、組み込まれてもよい。他の実施形態において、必要に応じて、電力レギュレータ３０３の一部分（制御回路またはスイッチングトランジスタのような）は、ＰＬＤ１０３上にあり、かつ、電力レギュレータ３０３の他の部分（インダクタまたはコンデンサのような）は、ＰＬＤ１０３の外部にあってもよい。また、別のオプションとして、必要に応じて、電力レギュレータ３０３は、ＰＬＤ１０３の全く外部にあってもよい。

本発明のコンセプトに従うと、少なくとも２つの電力供給は、ＰＬＤ１０３に提供される。第一の電力供給Ｖ_ＤＤＨまたはＣＲＡＭ電力供給は、ＰＬＤ１０３のルーティングファブリック（ｒｏｕｔｉｎｇ ｆａｂｒｉｃ）内のパストランジスタを制御するＣＲＡＭ１３３のパーツに分配される。第二の電力供給Ｖ_ＤＤＬまたはコア電力供給は、ＰＬＤ１０３のコア内の他のロジック（例えば、ロジックファブリックおよびルーティングで、おそらく、メモリおよび他の機能ブロックを含む）に分配される。

ＣＲＡＭ１３３用の供給電圧は、本プロセスで許される公称最大電圧Ｖ_{ＤＤＮＯＭ}以下であり、コア供給電圧は、ＣＲＡＭ１３３への供給電圧以下である。Ｖ_{ＤＤＮＯＭ}は、ＣＲＡＭ電力供給を公称供給電圧以上に増やさないイベントにおいて、Ｖ_ＤＤＨは同じであり得る。一般に、Ｖ_ＤＤＨは、少なくともＶ_{ＤＤＮＯＭ}と同じほど高く、おそらく、Ｖ_{ＤＤＮＯＭ}より高い。なぜなら、コア電力供給（Ｖ_ＤＤＬ）は、ルーティングとロジックファブリックの双方にフィードするため、それに供給される電圧の特定値が、ＰＬＤ１０３内のロジックとルーティングの性能を決定する。コア電力供給は、特定電圧を提供するために設計されてもよいしあるいは、必要に応じて、以下に詳細に述べるように、構成可能であってもよい。

一実施形態において、適切な供給電圧は、事前に決定され、電力供給は、これらの電圧を提供するために、ＰＬＤ１０３の外部に設計または構成される。少なくとも１つの供給の電圧仕様は、供給電圧がユーザの回路の性能仕様に合うように、ＣＡＤフローによって決定される。ＣＡＤフローによって提供される電圧仕様は、特定のＰＬＤユーザの設計に固有な電圧を提供する電力供給を設計するために、使用される。

他の実施形態において、構成可能電力供給が用いられる。構成可能電力供給は、供給電圧の少なくとも１つに供給される固有値を示す信号（例えば、信号３１５）をＰＬＤ１０３から受信する。ＰＬＤ１０３は、ダイス上の不揮発性メモリ、構成ビットおよびダイス上のパラメータ測定回路の任意の１つ以上を使用して、電圧制御情報を生成する。

ダイス上の不揮発性メモリ１３３Ａ〜１３３Ｃは、固有電圧を決定するために使用されるプロセス関連情報を格納するために、使用され得る。例えば、高速トランジスタを有するダイスは、低電圧が固有の性能レベルを達成するために使われてもよいことを示すコードを有し得る。代替的に、あるいは、このスキームと組み合わせて、ダイス上の測定回路は、性能に関するパラメータを感知でき、レギュレータ３０３に電圧制御情報を提供するために、そのパラメータを使用できる。例えば、ロジックまたはルーティングコンポーネントのような様々なＰＬＤ回路構造の飽和ドレイン電流（Ｉ_ｄｓａｔ）または遅延の測定が実行され、性能仕様に合うように供給電圧を調節するために、使用され得る。

ＣＲＡＭ１３３は、何らかの電圧の調節がユーザの特定性能仕様に合うように実行されるべきことを示し得る。例えば、ＰＬＤ１０３によって到達可能な最大速度で動作する必要のないユーザ回路は、低供給電圧が使われてもよいことを示すコードを有し得る。ＣＲＡＭ１３３Ａ〜１３３Ｃに格納される値は、ＣＡＤフローによって決定される。このＣＡＤフローは、ユーザの回路性能仕様を満足しながら、電力削減するために、印加され得る電圧に対する調整を決定する。

プロセス変更を考えなくとも、ＣＲＡＭ１３３へのコアロジックに対し、公称供給電圧より、わずかに高い電圧を印加することも可能であり得る。ＣＲＡＭ１３３の素子は、回路動作の間、通常は、スイッチしないからである。このように、高い供給電圧に起因すると考えられるデバイスの性能劣化は、それがデバイス故障を引き起こさない限り、許容可能となる。

例えば、１．１ボルトの最大供給電圧がスイッチングロジックに許容可能なプロセスにおいて、故障を生じずに、ＣＲＡＭ１３３に１．２５ボルトを印加することは許容可能であり得る。時間とともに、ＣＲＡＭの性能は幾分か劣化し得るが、劣化は回路の動作に物質的な影響をもたらさない。なぜなら、ＣＲＡＭ１３３のスイッチング時間は、回路の動作に影響を及ぼさないからである（構成が終わった後）。さらに、本発明の記載からメリットを享受できる当業者には理解されるように、このような劣化は、回路設計技術で調整し得る。

現在のＰＬＤは、典型的には、ロジック素子またはプログラマブルロジック１０６のブロック間の信号をルーティングするＣＲＡＭ素子で制御されるルーティングＭＵＸの集合体である。従来は、これらＭＵＸは、相補型金属酸化物半導体（ＣＭＯＳ）のインプリメンテーションよりダイス面積が狭い１セットのＮＭＯＳパストランジスタから成り立っていた。さらに、幾つかのＰＬＤは、ロジックブロック（例えば、プログラマブルロジック１０６）をインプリメントするために、ＬＵＴを使う。このロジックブロックも、また、１つ以上のＭＵＸを含む。ＭＵＸのロジックステージの幾つかは、ＮＭＯＳパストランジスタとともにインプリメントされる。

図６は、本発明の例示的な実施形態に従うルーティングマルチプレクサとドライバの回路配置である。図６の回路配置は、ＣＲＡＭセル１３３Ｄ〜１３３Ｊ、三入力ＭＵＸ３５０、高速入力を提供するトランジスタ３５３、レベル回復インバータ（ｌｅｖｅｌ−ｒｅｓｔｏｒｅｄ ｉｎｖｅｒｔｅｒ）（またはバッファ）３５６、および、インバータ（またはバッファ）３６２を含む。

ＭＵＸ３５０は、構成内に配置されたトランジスタ３５３Ａ〜３５３Ｌを含み、本発明の記載からメリットを享受する当業者には理解される方法で動作する。ＣＲＡＭセル１３３Ａ〜１３３Ｉは、それぞれトランジスタ３５３Ａ〜３５３Ｌに結合する。ＣＲＡＭセル１３３Ａ〜１３３Ｉのコンテンツは、どのトランジスタ３５３Ａ〜３５３Ｌが導通するかを決定し、したがって、ＭＵＸ３５０が実現するルーティング機能性を決定する。ＭＵＸ３５０の出力は、レベル回復インバータ３５６の入力に結合する。

前述のように、回路配置は、トランジスタ３５３に結合された高速入力を含む。ＣＲＡＭセル１３３Ｊがトランジスタ３５３の動作を制御する。トランジスタ３５３をオンにすると、高速入力をインバータ３５６の入力に直接結合し得るので、こうして、ＭＵＸ３５０をバイパスする。ＭＵＸ３５０をバイパスすると、高速入力は、短い遅延経路を経験し、それゆえ、回路配置の出力（すなわち、インバータ３６２の出力）をより速くするように影響を与える。

ＭＵＸ３５０の出力とトランジスタ３５３の出力は、インバータ３５６の入力に結合する。なぜなら、それは、少なくとも１つのパストランジスタを介して、その入力を受信し、レベル回復インバータ３５６は、公称ロジックハイ出力に応答して、ロジックロー出力を提供する再生フィードバックを使用するからである。

レベル回復インバータ３５６は、ｐチャネルトランジスタ３５９Ａおよびｎチャネルトランジスタ３５９Ｂを含み、これらは従来型インバータのように配置されている。さらに、レベル回復インバータ３５６は、ｐチャネルトランジスタ３５９を含む。トランジスタ３５９のゲートは、インバータ３５６の出力に結合する。トランジスタ３５９のソースは、Ｖ_ＤＤＬに結合する。トランジスタ３５９のドレインは、インバータ３５６の入力を駆動する。インバータ３５６の出力からその入力に結合することによって、トランジスタ３５９は、再生フィードバックを提供し、こうして、インバータ３５６の出力レベルを、その出力レベルが公称ロジックロー値のとき、回復する（またはプルダウンする）（すなわち、入力電圧をほぼＶ_ＤＤＬのロジックハイ値にプル、または、上げるのに役立つ）。レベル回復インバータ３５６の出力は、インバータ３６２の入力を駆動する。インバータ３６２は、当業者に周知の回路配置を有する。

Ｖ_ＤＤＨ供給は、ＣＲＡＭセル１３３Ｄ〜１３３Ｊに供給電圧を提供することに留意すべきである。Ｖ_ＤＤＨは比較的高い電圧レベルであることから、パストランジスタ３５３Ａ〜３５３Ｌおよび３５３の出力電圧も高くすることが可能である。レベル回復インバータ３５６において、トランジスタ３５９は、必要に応じて、Ｖ_ＤＤＬまたはＶ_ＤＤＨ供給から電力を受けてもよい。インバータ３５６のトランジスタ３５９Ａ〜３５９Ｂ、および、インバータ３６２のトランジスタは、Ｖ_ＤＤＬ供給から自身への電力を受ける。Ｖ_ＤＤＬは比較的低いレベルなので、回路内での電力浪費を削減する、あるいは、削減する傾向にある。

一般的に言えば、電力を最小化するには、Ｖ_ＤＤＬレベルでロジックファブリックを動作することは、望ましいことに、気づく。しかしながら、ＬＵＴベースのロジック素子は、ＣＲＡＭ１３３によって駆動されないゲートを有するＮＭＯＳパストランジスタを含み得る。しかし、その代わりに、ルーティングファブリックからロジック信号によって駆動される。典型的には、ＬＵＴの最初の１ステージまたは２ステージは、ＮＭＯＳパストランジスタを使う。それに対し、その他のＬＵＴは、完全なＣＭＯＳパスゲートを使う。

このような状況で、ルーティング信号は、ルーティングマルチプレクサ（例えば、ロジック素子の入力ＭＵＸ）の最終ステージが、その供給電圧として、Ｖ_ＤＤＬを使う場合、Ｖ_ＤＤＬにスウィングアップする。ＬＵＴが正確に、妥当な速度で動作するために、本発明のコンセプトの一局面は、ＮＭＯＳゲート制御信号をＶ_ＤＤＨ供給のレベルにブーストする。そのためには、Ｖ_ＤＤＬのレベルをＶ_ＤＤＨのレベルまでブーストまたは回復するレベル変換器を使用してもよい。Ｖ_ＤＤＬまたはＶ_ＤＤＨ供給のいずれかからＬＵＴへのデータ入力を提供するＣＲＡＭセルを、必要に応じて、供給してもよい。

図７は、本発明の例示的な実施形態に従う回路配置であり、ＰＬＤ内のＬＵＴ回路網に電力を供給するマルチ供給電圧を使うものを示す。図７は二入力ＬＵＴを示すが、必要に応じて、図７の回路配置を変更して、入力数の異なるものを発明のコンセプトに適用してもよい。これらの変更は、本発明の記載からメリットを享受する当業者の技術レベルに収まるものである。

図７の回路配置において、ＬＵＴの第一ステージは、Ｖ_ＤＤＨで駆動されるＮＭＯＳパストランジスタ３７０Ａ〜３７０Ｄを使用する。より特定的には、回路配置は、信号レベルを回復するためのレベル変換器を含む。レベル変換器は、Ｖ_ＤＤＬから電力供給されるレベル回復インバータ３５６Ａ、プルダウンＮＭＯＳトランジスタ３８３Ａと３８３Ｂ、および、クロス結合プルアップＰＭＯＳトランジスタ３８０Ａと３８０Ｂを含む。この配置において、一部のスイッチングトランジスタは、Ｖ_ＤＤＨによって電力供給されるので、電圧は最大値を超えてはならない。その最大値は、デバイス寿命の間、許容できない性能劣化がなければ、トランジスタで許容され得るものである。

レベル回復インバータ３５６Ａは、レベル回復インバータ３５６Ａの入力に適用される入力信号から導かれる相補型信号で、トランジスタ３８３Ａと３８３Ｂを駆動する。クロス結合トランジスタ３８０Ａと３８０Ｂは、一対のＶ_ＤＤＨ参照（Ｖ_ＤＤＨ−ｒｅｆｅｒｅｎｃｅｄ）カスケード式インバータ３６２Ａ〜３６２Ｂに、Ｖ_ＤＤＨ参照出力信号を提供する。

クロス結合されたトランジスタ３８０Ａ〜３８０Ｂのゲートは、順に、レベル変換器の出力信号をＶ_ＤＤＨに上げる原因となる正のフィードバックの原因となる。Ｖ_ＤＤＨを使うステージはいずれも、Ｖ_ＤＤＨに結合されたＰＭＯＳプルアップトランジスタを使うべきで、そのステージに続くバッファも、ＰＭＯＳプルアップトランジスタを完全に閉じて（ｓｈｕｔ ｏｆｆ）、これらバッファを有効にするため、Ｖ_ＤＤＨによって電力供給されるべきである。さらに、続くステージのＰＭＯＳパスゲートはいずれも、ソース接合を順方向バイアスにするのを避けるために、Ｖ_ＤＤＨに結合された自身のボディを有するべきである。しかしながら、前述とは独立に、Ｎウェルスペースによって、デバイス面積が増えるのを防ぐために、ＰＭＯＳデバイスの全てのボディ端子は、単一のＶ_ＤＤＨに結合することが望ましいこともある。

カスケード式インバータ３６２Ａ〜３６２Ｂは、ＮＭＯＳパストランジスタ３７０Ａ〜３７０Ｄに、ゲート信号を提供する。ゲート信号レベルに依存して、トランジスタ３７０Ａ〜３７０Ｄは、選択的に、ＣＲＡＭセル１３３Ｋ〜１３３Ｎから、それぞれ一対のレベル回復インバータ３５６Ｃ〜３５６Ｄに信号を渡す。インバータ３５６Ｃ〜３５６Ｄの出力は、ＣＭＯＳトランスミッションゲート３７３Ａ〜３７３Ｂのそれぞれの入力を駆動する。トランスミッションゲート３７３Ａ〜３７３Ｂの出力は、インバータ３６２Ｄ（オプション）を駆動し、これが最終的に、回路の出力を駆動する。

ＬＵＴの他の入力は、レベル回復インバータ３５６Ｂをフィードする。インバータ３５６Ｂの出力は、インバータ３６２Ｃとともに、トランスミッションゲート３７３Ａと３７３Ｂの入力をそれぞれ駆動する。

インバータ３５６Ａと３５６Ｂは、インバータ３６２Ｃと３６２Ｄのように、Ｖ_ＤＤＬによって電力供給される（Ｖ_ＤＤＬ参照される（ｒｅｆｅｒｅｎｃｅｄ ｔｏ））ことに留意すべきである。インバータ３６２Ａ〜３６２Ｂは、Ｖ_ＤＤＨ参照される。なぜなら、レベルコンバータの出力も、また、Ｖ_ＤＤＨ参照されるからである。ＣＲＡＭセル１３３Ｋ〜１３３Ｎおよびインバータ３５６Ｃ〜３５６Ｄも、必要に応じて、同じ供給（すなわち、Ｖ_ＤＤＬ供給またはＶ_ＤＤＨ供給のいずれか）から電力供給されることに留意すべきである。さらに、インバータ３５６Ｃ〜３５６ＤがＶ_ＤＤＨ供給を使用するとき、トランスミッションゲート３７３Ａ〜３７３Ｂも、また、自身のボディ供給電圧（Ｖ_ＢＢ）として、Ｖ_ＤＤＨを使用すべきである。それは、ソース接合で、順方向バイアスとなるのを避けるためである。

代替的な実施形態において、ＣＲＡＭセル１３３Ｋ〜１３３Ｎの出力信号をバッファするバッファを提供してもよい。バッファは、ＣＲＡＭセルに戻るノイズカップリングを避けるのに役立ち得る。このような配置において、Ｖ_ＤＤＬからＣＲＡＭセルを動作して、単一の供給をシェアするように、全てのＣＲＡＭセルを有効にすることは望ましい。こうして、電力ネットワークはシンプルになる。電力消費を減らすために、Ｖ_ＤＤＬ供給からＣＲＡＭの出力でバッファを動作してもよい。バッファは、Ｖ_ＤＤＬに結合されたＰＭＯＳトランジスタのボディを有してもよい（なぜなら、関連トランジスタの絶縁されたゲート端子は、Ｖ_ＤＤＨによって駆動され、トランジスタの残部は、Ｖ_ＤＤＬ参照であり得るから）。代替的に、ボディは、Ｎウェルのスペーシングを余分に取る必要がないように、Ｖ_ＤＤＨに結合されてもよい。

図７の回路配置は、特定のアプリケーションまたはインプリメンテーションに適するように、幅広いバライエティの変更をしてもよい。図８〜図１０は、幾つかの実施例を示す。

図８は、図７の回路配置から派生した回路配置であり、簡便化したレベル変換器を用いている。より特定的には、図８の回路配置は、Ｖ_ＤＤＨ供給によって電力供給されるレベル回復インバータ３５６Ａを用いる。回路配置は、図７の配置と比較し、同じコンポーネントを維持している。しかしながら、図８の回路配置は、Ｖ_ＤＤＨ供給からＶ_ＤＤＬ供給へと電流が流れる（これが、潜在的にインバータ３５６Ａでのリーク増加の原因となる）のを防ぐために、Ｖ_ＤＤＬは（Ｖ_ＤＤＨ−Ｖ_ＴＮ）未満であるべきではない。ここで、Ｖ_ＴＮはＮＭＯＳトランジスタの閾値電圧を示す。

図９は、図８の回路配置から派生した回路配置であり、ＣＭＯＳ ＬＵＴステージを用いている。より特定的には、ＣＲＡＭセル１３３Ｋ〜１３３Ｎの出力は、ＣＭＯＳトランスミッションゲート３９０Ａ〜３９０Ｄを駆動する。順に、これらゲートは、続く上述のステージを駆動する。図９の回路配置は、ＬＵＴ内のＶ_ＤＤＬレベルから動作（Ｖ_ＤＤＬレベルを許容）できる利点を提供し、また、電力消費も削減する。必要に応じて、図７、図８または図９のレベル変換器を用いてもよいことに留意すべきである。

図１０は、図９の回路配置から派生した回路配置であり、ＣＲＡＭセルの出力をバッファする。より特定的には、図１０の回路配置は、インバータ３６２Ａ１〜３６２Ｄ１を含み、そのそれぞれの入力は、ＣＲＡＭセル１３３Ｋ〜１３３Ｎのそれぞれの出力に結合する。この回路配置において、ＣＲＡＭセル１３３Ｋ〜１３３Ｎは、Ｖ_ＤＤＨによって電力供給され、続くバッファは、Ｖ_ＤＤＬによって電力供給される。こうして、電力消費は削減される。必要に応じて、図７または図８または図９のレベル変換器を用いてもよいことに留意すべきである。

本発明の他の局面は、ＰＬＤ内のメモリ回路網の電力消費を削減するマルチ電力供給を使用することに関する。典型的には、メモリ設計は、供給電圧レベルに何らかの感度（ｓｅｎｓｉｔｉｖｉｔｙ）を示す。換言すれば、メモリは幅広い範囲の供給電圧にわたって、許容可能なマージンで、動作しなくてもよい。その結果、ＰＬＤ上のメモリ回路網に、Ｖ_{ＤＤＮＯＭ}レベルで、電力を供給してもよい。しかしながら、そのメモリ回路網とインターフェースまたは結合するＰＬＤ上の他の回路網を、他の供給電圧（例えば、Ｖ_ＤＤＬ）から、動作することは、利点もあり得る。適切なインターフェースにある供給電圧間で変換するために、上述の技術を用いてもよい。その結果、メモリ回路網の適切な動作を確保でき、また、ＰＬＤ内での全電力消費も減らすことができる。

図１１は、マルチ供給電圧によって供給される回路配置であって、メモリ回路網を含む本発明の例示的な実施形態に従うＰＬＤの一部分である。より特定的には、図１１の回路配置は、ルーティングインターフェース・制御ロジック４０３、レベル変換器４０６、ワード線デコーダ４０９、メモリコア４１５、センスアンプ・書き込みドライバ４２１、および、レベル変換器４２４を含む。

ルーティングインターフェース・制御ロジック４０３は、メモリ回路網がＰＬＤの他の部分とインターフェースするのを可能にする。ルーティングインターフェース・制御ロジック４０３は、レベル変換器４０６とワード線ドライバ４０９と一緒に、メモリコア４１５の行をアドレスするのを容易にする。ワード線ドライバ４０９は、それがメモリコア４１５に提供する複数のワード線４１２を生成する。

その回路のコンストラクトは、ルーティングインターフェース・制御ロジック４０３、レベル変換器４０６およびセンスアンプ／書き込みドライバ４２１と一緒に、他のＰＬＤ回路網（図示せず）が、メモリコア４１５に情報を書き込むこと、および、メモリコア４１５からの情報を取り出すことができるようにする。センスアンプ／書き込みドライバ４２１は、複数の信号線４１８を介して、メモリコア４１５と通信し、情報交換する。メモリコア４１５は、必要に応じて、隣接メモリセルのアレイまたは他の適切なメモリ構造のようなメモリブロックを構成し得ることに、留意すべきである。

一般的に言えば、Ｖ_{ＤＤＮＯＭ}から動作するメモリ内の回路網の量を削減または最小化することは、節電を増大または最大化する傾向がある。図示された実施形態において、メモリコア４１５、ワード線デコーダ４０９、および、センスアンプ／書き込みドライバ４２１は、Ｖ_{ＤＤＮＯＭ}から動作する。

しかしながら、ルーティングインターフェース・制御ロジック４０３は、電力消費を削減するために、Ｖ_ＤＤＬから動作する。Ｖ_{ＤＤＮＯＭ}によって電力供給されるレベル変換器４０６は、ルーティングインターフェース・制御ロジック４０３からのＶ_ＤＤＬ参照信号を、Ｖ_{ＤＤＮＯＭ}レベルの信号に変換し、これら信号をワード線デコーダ４０９に提供する。同様に、レベル変換器４２４は、ルーティングインターフェース・制御ロジック４０３からのＶ_ＤＤＬ参照書き込み情報を、Ｖ_{ＤＤＮＯＭ}レベルの書き込みデータに変換し、それをセンスアンプ／書き込みドライバ４２１に供給する。センスアンプの出力（すなわち、読み出しデータ）は、ルーティングインターフェース・制御ロジック４０３を直接駆動し得ることに、留意すべきである。

図１１に示す実施形態において、レベル変換は、ワード線デコーダ４０９の入力で実行される。この配置は、スタティックな電力消費を幾分か増加させるが、ダイナミックな電力消費に及ぼす影響は比較的小さい。代替的な実施形態において、ワード線デコーダ４０９の出力でレベル変換を実行してもよい。図１２は、このようなレベル変換スキームを用いる回路配置を示す。

図１２の回路配置において、ワード線デコーダ４０９は、Ｖ_ＤＤＬから電力供給され、こうして、その電力消費を削減できる（そのため、ワード線デコーダの入力にあるレベル変換器４０６は使われていない）。Ｖ_ＤＤＬを参照するワード線デコーダ４０９のそれぞれの出力は、複数のレベル変換器４０６Ａ〜４０６Ｃの対応する一つを駆動する。レベル変換器４０６Ａ〜４０６Ｃは、Ｖ_ＤＤＬ参照入力信号を、Ｖ_{ＤＤＮＯＭ}参照出力信号に変換し、これら信号をメモリコア４１５に供給する。

クロックされたメモリコア４１５が使用されるとき、ワード線デコーダ４０９を、プリデコーダとして使用してもよい。より特定的には、メモリコア４１５のクロックされた性質に依存するダイナミック回路が、変換を実行するために、使われてもよい。このような回路において、本発明の記載からメリットを享受する当業者には既知のドミノロジックゲートのようなダイナミックロジック回路は、Ｖ_ＤＤＬロジック（例えば、ルーティングインターフェース・制御ロジック４０３）によって駆動される入力を有し、ワード線を駆動するＶ_{ＤＤＮＯＭ}によって電力供給される、クロックされたワード線ドライバ（レベル変換器４０６Ａ〜４０６Ｃ）を使用する。なぜなら、ダイナミックロジックは、フル供給電圧またはロジックハイ電圧に適度に近い電圧まで上げられる入力で動作できるから、ダイナミックロジックは、追加のトランジスタが全くなくても、レベル変換を実行できる。

図１３は、本発明の例示的な実施形態に従う回路配置であり、ＰＬＤでの電力消費を削減するために、ダイナミックロジックを使用する。より特定的には、ＡＮＤゲート４４６、スタック化されたＮＭＯＳトランジスタ４４３と４４９、プルアップＰＭＯＳトランジスタ４４０、および、レベル回復インバータ３５６を含む。

ＡＮＤゲート４４６は、本質的に、アドレスデコード機能を実行する。本発明の記載からメリットを享受する当業者には理解されるように、必要に応じて、使用される回路網の他の部分、性能と設計の仕様と方法論などの要因に依存して、他の回路網を使用してもよい。ＡＮＤゲート４４６は、Ｖ_ＤＤＬによって電力供給される。ＡＮＤゲート４４６は、２つの入力でなくとも、本発明の記載からメリットを享受する当業者には理解されるように、使用されるアドレスデコードスキームなどのような要因によって、必要に応じて、その入力の数は異なっていてもよい。

ＮＭＯＳトランジスタ４４３と４４９、および、ＰＭＯＳトランジスタ４４０は一緒に結合し、ダイナミックＭＯＳ回路を提供する。制御信号は、トランジスタ４４０と４４９のゲートを駆動する。ＡＮＤゲート４４６（あるいは他の適切な回路）の出力は、トランジスタ４４３のゲートを駆動する。制御信号は、ロジックロー状態を有するとき、トランジスタ４４０はオンで、トランジスタはオフであって、回路はプリチャージする。

制御信号が、ロジックハイ状態を有するとき、トランジスタ４４９はオンに変わる。トランジスタ４４３がオンかオフかによって、インバータ３５６の入力は、グラウンドまで引かれるか、ダイナミック回路への供給電圧であるＶ_{ＤＤＮＯＭ}近傍になる。Ｖ_{ＤＤＮＯＭ}に参照されたインバータ３５６の出力は、その入力の状態（すなわち、ダイナミック回路の出力）を反映する。

回路のダイナミックな性質から、トランジスタ４４３のゲートへの入力は、完全にスウィングしてＶ_{ＤＤＮＯＭ}まで上がる必要はない。ＡＮＤゲート４４６がＶ_ＤＤＬによって電力供給される場合、ＡＮＤゲート４４６の出力はＶ_ＤＤＬに参照される。しかしながら、トランジスタ４４３のゲートでのＶ_ＤＤＬレベルは、それをオンにするには不十分であり（ＡＮＤゲート４４６への入力が双方ともロジックハイ状態のとき）、ダイナミック回路が放電し、インバータ３５６の入力をローに引っ張ることができる。

こうして、図１３の回路配置は、Ｖ_ＤＤＬをアドレスプリデコーダ回路網（図に明示せず）とインターフェース回路網（例えば、ＡＮＤゲート４４６）の供給電圧として、アドレスデコード機能の残りを実行するダイナミック回路網に、使うことができる。それは、メモリコアに結合するので、インバータ３５６は、Ｖ_{ＤＤＮＯＭ}に参照された出力電圧を提供する。こうして、メモリコアとメモリ回路網全体の信頼性ある動作を確保できる。回路の一部に供給電圧として、Ｖ_ＤＤＬを用いることで、図示の回路配置は、ＰＬＤの電力消費全体を削減できる。

上述のように、図１３の回路配置は、様々な形式をとり得て、図示された特定の配置は例示的なものである。例えば、必要に応じて、ＡＮＤゲート４４６の機能性をダイナミック回路内に組み込んでもよい。図１４は、図１３の回路配置のこのようなバリエーションを示す。

より特定的には、図１４において、図１３のＡＮＤゲートは省かれ、追加のＮＭＯＳトランジスタ４５８が、トランジスタ４４３に直列に結合されている。アドレスプリデコーダによって提供され、Ｖ_ＤＤＬに参照された入力信号は、トランジスタ４４３と４５８のゲートをフィードする。トランジスタ４４３と４５８の組み合わせが、ＡＮＤゲート４４６と等価な機能性を提供する。

ＡＮＤゲート４４６を駆動する信号と同様に、トランジスタ４４３と４５８のゲートを駆動する信号は、Ｖ_ＤＤＬによって電力供給されるプリデコード回路から提供される。こうして、図１３の回路と同様に、図１４の回路配置は、ＰＬＤの電力消費全体を削減するメリットを提供する。

ＰＬＤの電力消費と性能とを最適化するために、本明細書に記載の技術とともに、ＰＬＤ設計ソフトウェアを用いてもよい。図１５は、本発明の例示的な実施形態に従うＰＬＤコンピュータ支援設計（ＣＡＤ）が使用する様々なソフトウェアモジュールを示す。そのモジュールは、設計エントリモジュール５０３、合成モジュール５０６、配置・ルート（ｐｌａｃｅ−ａｎｄ−ｒｏｕｔｅ）モジュール５０９、および、検証（ｖｅｒｉｆｉｃａｔｉｏｎ）モジュール５１２を含む。以下の記述は、ＰＬＤの消費電力を削減または最小化するＣＡＤ技術の記載方法に則って、各モジュールの動作の簡略な説明を提供する。

設計エントリモジュール５０３は、回路とその挙動を、必要に応じて、図式、ハードウェア記述言語（ＨＤＬ）または波形などのグラフィックまたはテキストによる記述を用いて、様々な設計記述ファイルを編集できる。ユーザは、設計エントリモジュール５０３を用いて、あるいは、種々の電子設計自動化（ＥＤＡ）またはＣＡＤツール（例えば、業界標準のＥＤＡツールのような）を、必要に応じて使い、設計ファイルを作成してもよい。ユーザは、グラフィックフォーマット、波形ベースのフォーマット、図式フォーマット、テキストまたはバイナリフォーマット、あるいは、これらフォーマットの組み合わせで、必要に応じて、設計を入力してよい。

合成モジュール５０６は、設計エントリモジュール５０３の出力を受け入れる。ユーザ提供の設計に基づいて、合成モジュール５０６は、ユーザ提供の設計を実現する適切なロジック回路網を生成する。１つ以上のＰＬＤ（図に明示せず）は、合成された設計全体またはシステム全体をインプリメントする。合成モジュール５０６は、ユーザ設計の様々なモジュールとを統合し、これらを的確に動作すること、および、インターフェースすることのできる任意のグルー（ｇｌｕｅ）ロジックを生成してもよい。例えば、合成モジュール５０６は、一つのブロックの出力が、他のブロックの入力に、的確にインターフェースするような適切なハードウェアを提供する。合成モジュール５０６は、設計全体またはシステム全体のモジュールのそれぞれの仕様に合う適切なハードウェアを提供してもよい。

さらに、合成モジュール５０６は、合成設計を最適化するために、アルゴリズムやルーチンを含んでもよい。最適化によって、合成モジュール５０６は、設計全体またはシステム全体をインプリメントする１つ以上のＰＬＤのリソースをより効率的に使うことを模索する。合成モジュール５０６は、その出力を、配置・ルートモジュール５０９に提供する。

配置・ルートモジュール５０９は、最適なロジックマッピングと配置を実行するために、設計者のタイミング仕様を用いる。ロジックマッピングと配置は、ＰＬＤ内リソースのルーティング利用を決定する。換言すれば、設計の特定のパーツに対し、ＰＬＤとの特定のプログラマブル相互接続を用いて、配置・ルートモジュール５０９は、設計全体またはシステム全体の性能最適化に役立つ。ＰＬＤルーティングリソースを的確に用いると、配置・ルートモジュール５０９は、設計全体またはシステム全体のクリティカルなタイミング経路に合うのに役立つ。配置・ルートモジュール５０９は、本発明の記載からメリットを享受する当業者には周知の方法で、タイミングクロージャ（ｃｌｏｓｕｒｅ）をより速く提供する一助となるために、クリティカルなタイミング経路を最適化する。その結果、設計全体またはシステム全体は、より速い性能（すなわち、より速いクロック速度での動作、あるいは、より高い処理量）を達成できる。配置・ルートモジュール５０９は、必要に応じて、デザインまたはシステムの一部または全部の電力消費を適正化するために、設計またはシステム内で、クリティカルな経路に関する情報を使ってもよい。

検証モジュール５１２は、設計のシミュレーションおよび検証を行う。シミュレーションと検証は、その一部で、その設計が、ユーザの指示した仕様と適合しているかどうかの検証を求める。また、シミュレーションと検証は、その設計を試作する前に、設計における任意の問題を検出し、修正することも狙いとしている。こうして、検証モジュール５１２は、ユーザが総コストを削減し、設計全体またはシステム全体の商品化するまでの時間を短縮するに役立つ。

検証モジュール５１２は、必要に応じて、様々な検証およびシミュレーションでのオプションを支援し、実行し得る。そのオプションには、必要に応じて、機能検証、テストベンチ形成、スタティックタイミング解析、タイミングシミュレーション、ハードウェア／ソフトウェアシミュレーション、システム内検証、ボードレベルタイミング解析、信号整合性解析および電磁環境適合性（ＥＭＣ）、形式ネットリスト（ｆｏｒｍａｌ ｎｅｔｌｉｓｔ）検証、ならびに、電力消費推定を含み得る。必要に応じて、本発明の記載からメリットを享受する当業者には理解されるように、その他または追加の検証技術も実行してもよいことに留意すべきである。また、設計検証は、そのフローの他の局面において、適切に、また、必要に応じて、実行されてもよい。

以下の記載は、マルチ供給電圧を用いるＰＬＤにおける幾つかのＣＡＤ方法の詳細を提供する。ＣＡＤフローあるいは方法は、ユーザの速度仕様を満たしながら、最適電圧を決定し、電力を最小化する。Ｖ_ＤＤＬの最適電圧値は、ユーザの速度／タイミング仕様に従って、回路の正しい動作を提供する最も低い値である。

その構成部分の一つとして、ＣＡＤフローは、ユーザがＰＬＤを使ってインプリメントしたいと願うユーザ設計のタイミング解析を用いることに留意すべきである。本発明の一局面は、タイミング解析の幾つかの方法を提供する。

一般的に言えば、タイミングモデルは、精度と計算リソース（すなわち、時間、処理能力とリソース、メモリ、計算複雑性など）とのトレードオフである。Ｖ_ＤＤＬの値を最適化するために、タイミングモデルは、回路がＶ_ＤＤＬに選ばれた値で動作することを確保すべきである。ある特定の値のＶ_ＤＤＬにおける性能を確保するのに十分な精度あるタイミングモデルは、最終タイミングモデルと考えられ得る。最終タイミングモデルは、典型的には、どんな不正確さに対しても、設計のタイミングにマージンを提供することで補償され、できるだけ精度よく作成される。最終タイミングモデルは、リソースの各タイプに対し、１つを超える遅延の値（例えば、最小遅延や最大遅延、あるいは、様々なプロセス、電圧または温度端での遅延）を含み得ることに留意すべきである。

特定の値のＶ_ＤＤＬを使うために、最終タイミングモデルは、Ｖ_ＤＤＬの値に何らかの依存度を有するべきである。タイミング解析の一つの目的は、ＰＬＤ内で実際にインプリメントされる回路の遅延が、最終タイミングモデルで予測されるバウンドオン（ｂｏｕｎｄ ｏｎ）遅延を超えないことである。なぜなら、デバイスの絶対性能は、Ｖ_ＤＤＬの最高値（Ｖ_ＤＤＬ＝Ｖ_{ＤＤＮＯＭ}）における最終タイミングモデルによって、制限されるので、最終タイミングモデルは、この電圧値において、できるだけ正確であるべきである。

タイミングモデルが保守的である（すなわち、回路遅延が、任意の電圧において、そのモデルで予測される遅延より小さいことが保証されている）限り、低電圧においては、精度が落ちることも許容され得る。精度の低いことが許され得るのは、究極の効果が、動作のために選択されるＶ_ＤＤＬ値を過大予測することであり、これは、より精度の高いモデルに比し、幾分か過度の電力損失となり得るが、機能的欠陥や故障の原因にまで至らないからである。本発明の記載からメリットを享受する当業者には理解されるように、供給電圧値の範囲全体にわたって、最終タイミングモデルの精度が高ければ高いほど、ＣＡＤシステムは、回路機能性（例えば、ユーザのタイミング仕様に合う）を提供するＶ_ＤＤＬの最小値をより緊密に予測できる。

タイミング解析の一実施形態において、リソース（例えば、プログラマブルロジック回路、プログラマブルルーティングなど）の各タイプのタイミング特性は、Ｖ_ＤＤＬの関数として、モデル化される。Ｖ_ＤＤＬの値は変化するので、モデルは、様々なリソースのタイミング解析を実行できる。

他の実施形態において、リソースの各タイプのタイミングは、Ｖ_ＤＤＬ＝Ｖ_{ＤＤＮＯＭ}でモデル化される。また、１つ以上のスケーリングファクターが、リソースタイプの様々なクラスに、様々な電圧の関数として、適用される。例えば、リソースは、ロジックまたはルーティングリソースとして、クラス分けされ得る。また、各クラスの遅延スケーリング関数は、供給電圧の関数として、提供され得る。一つの例示的な実施形態において、リソースのタイプ全てに、単一のスケーリング関数を適用してもよい。各スケーリング関数は、そのクラスのリソースに向かう適切な最悪のケース（すなわち、最小タイミングモデルにおいて、全てにおける最小、最大タイミングモデルにおいて、全てにおける最大）を提供する。

ＰＬＤの供給電圧を選択する上述のタイミング解析を用いる種々のアルゴリズムを用いてもよい。一実施形態において、ＣＡＤフローは、最大公称供給電圧はＶ_ＤＤＬ供給として供給されるものと仮定して、動作する。ＣＡＤフローは、ユーザのタイミング仕様にできるだけ大きいマージンで合うように試みる間に、プログラマブルロジックおよびルーティングファブリックのユーザ設計のクラスター化、配置（ｐｌａｃｅｍｅｎｔ）、および、ルーティングを実行する。このマージンは、Ｖ_ＤＤＬ値がさらに小さくなり、それでもユーザのタイミング仕様に合うことを可能にする。クラスター化、配置、および、ルーティングを実行後、第一のタイミング解析が実行され、回路で利用可能なタイミングマージンの実際の量が決定する。

回路が動作できるＶ_ＤＤＬの最低値を決定するために、最終タイミングモデルを用いてもよい。この方法は、様々な電圧値における回路の性能を決定する最終タイミングモデルを使って、１つ以上のタイミング解析を用いる。特定回路のタイミング特性に基づき、また、電圧の当初推定値に対する代表的な遅延を用いて、最低電圧の更に精度高い推定値を求めることができる。

例えば、当初、タイミング仕様が１０ｎｓであるユーザ回路が、１．２ＶのＶ_ＤＤＬ値で、使われていると仮定する。最終タイミングモデルが使われている場合、回路は、１．２ＶのＶ_ＤＤＬ値を使って、８ｎｓで動作できると判断される。次いで、本方法は、１．１Ｖのような他の電圧を選択し、回路は最終タイミングモデルを使い、その回路は９ｎｓの遅延で動作できると判断する。これら２つの判断を組み合わせて、直線外挿を行い、１．０Ｖが動作に対する最低Ｖ_ＤＤＬ電圧であると推定し得る。次いで、本解析は、この電圧で反復的に繰り返され、最低電圧が、ある程度の正確さをもって決定されるまで行われる。

上述のバリエーションは、Ｖ_ＤＤＬの最小値を決定するために、割線法を使う。本発明の記載からメリットを享受する当業者には理解されるように、十分な精度でＶ_ＤＤＬの最小値を求める他の方法を使ってもよい。一例として、二分探索法を用いてもよい。これらの方法が最終タイミングモデルを使うこと、および、繰り返しごとに、最終タイミングモデルで使われてきた何らかのセットのＶ_ＤＤＬにおける予見性能を用いて、新たな推定値が決定されることに留意すべきである。

図１６は、上記の実施形態の概略を提供する。図示された方法は、単一タイミングモデルを使う。このモデルは、回路を通しての遅延を決定するために使われ、Ｖ_ＤＤＬの最小値を決定するために、１回以上の反復を実行する。

より特定的には、６０３で、本方法はＶ_ＤＤＬ＝Ｖ_{ＤＤＮＯＭ}に設定する（すなわち、Ｖ_ＤＤＬにＶ_{ＤＤＮＯＭ}を割り当てる）。６０６で、設計の配置・ルーティングが実行される。６０９で、Ｖ_ＤＤＬの今の（ｃｕｒｒｅｎｔ）値を用いる設計のタイミング解析が実行される。タイミング解析は、タイミングモデルを使う。そのモデルは、上述のように、Ｖ_ＤＤＬの関数として、タイミングに何らかの依存性を含む。

６０９で、Ｖ_ＤＤＬの最小値は、１つ以上前のＶ_ＤＤＬ値でのタイミング計算を使って、ユーザのタイミング仕様に合うように決定される。６１２で、ユーザのタイミング仕様に合うＶ_ＤＤＬの最小値を、前の繰り返しで使われた１つ以上のＶ_ＤＤＬ値でのタイミングを用いて、決定する。６１５で、テストが行われ、推定されたＶ_ＤＤＬのレベルまたは精度が、性能を提供するのに十分であるか、電力削減の最適化が所望のレベルであるかを判断する。推定されたＶ_ＤＤＬの精度が不十分であれば、本方法は、別のＶ_ＤＤＬ値を選択するために、６０９に戻る。

最終タイミングモデルを使って、回路の何らかの既知のタイミングを与えると、他のタイミング解析を行わずに、何らかの特定タイミングに合うように動作できるＶ_ＤＤＬの値を推定するのは、有利であり得ることに、留意すべきである。それを行うために、個別のタイミングモデルである遅延感度タイミングモデルを使うことが望ましいこともある。遅延感度タイミングモデルは、電圧の関数として、完全な回路のタイミングの推定値を提供する。この推定値は、正確ではないかもしれないが、的確に動作され得るＶ_ＤＤＬの推定するために使用される。

それゆえ、遅延感度モデルは、最終タイミングモデルに比べ、精度が低いこともある。しかしながら、遅延感度モデルが、最終タイミングモデルと、同じくらい精度よく、あるいは、おそらく、同等とすることも可能である。遅延感度モデルが、最終タイミングモデルに比べ、悲観的であることが保証されていないなら、精度の低い遅延感度モデルを使ったこのような推定値のそれぞれは、最終タイミングモデルを用いて、検証されるべきである。しかしながら、遅延感度モデルを使用して、ＣＡＤフローは、各繰り返しにおいて、より精度高いＶ_ＤＤＬ値にすることができる。

図１６に図示し、上述した方法のバリエーションのように、個別の遅延感度モデルの利用を含めることで、繰り返しの回数を減らし得る。遅延感度モデルは、複雑度は変化し得るが、Ｖ_ＤＤＬの関数として、回路全体の性能を反映することを意図している。一つのシンプルな遅延感度モデルは、遅延対電圧の特性表を用いることを含む。この表は、ユーザ回路のクリティカルな経路で発生するＰＬＤのリソースの代表的なミックスを使う。特性表は、推定されたＶ_ＤＤＬ値が許容可能な最低値に十分近づくまで、推定Ｖ_ＤＤＬ値に繰り返して用いてもよい。

他のバリエーションとして、タイミング解析は、最終タイミングモデルを使う単一解析において、電圧の関数として、回路のタイミングを決定する。この場合、遅延感度モデルは、最終タイミングモデルと同じくらい詳細で、同等であり得る。換言すれば、回路で関心ある各点で、単一遅延値を反映する遅延値を使う代わりに、タイミングは、電圧の関数として、遅延の明確なモデルを使うタイミング解析の各ステップで計算される。

最も詳細なバージョンにおいて、このモデルは、回路の各タイミングポイントで、電圧の関数とすると、タイミングの精度の高いモデルになる。このモデルは、例えば、区分的な線形遅延モデルのような区分的な多項式になり得る。このタイミング解析の最後に、回路全体のタイミングが、電圧の関数として分かり、次いで、特定の遅延に対して、結果得られた遅延対電圧の関数を解くことで、要求される遅延の値に合う最低供給電圧を見出し得る。この場合、遅延感度モデルと最終タイミングモデルとは同じである。なぜなら、タイミング解析は、タイミング解析の一部として、遅延感度解析を行うからである。遅延感度モデルの他のバリエーションは、必要に応じて、単一の特性表の極限と最終タイミングモデルの使用との間にある。

一つのバージョンとして、タイミング解析器には、電圧に対する多数の回路経路の感度の近似表現を含むことができる。例えば、ルーティング遅延とロジック遅延が別々の電圧でスケールされたアーキテクチャにおいて、タイミング解析器は、１つ以上の異なるリソースタイプに起因する遅延の総量をトラックし得る。一般に、タイミング解析器は、必要に応じて、また、本発明の記載からメリットを享受する当業者には理解されるように、任意の複雑さを有する遅延対電圧のモデルを構築できる。

さらに、詳細な上記の有効なアプローチは、区分的な線形遅延対電圧曲線を決定することである。この曲線は、２つの線形セクション間に、多くても１つのブレークポイントを含む。遅延が、電圧に対する既知の感度を有する多数の異なるリソースタイプに依存していると、モデル化するアプローチは、独立な感度の数に対応するようにブレークポイントの数を固定した区分的な線形アプローチと等価である。

より詳細でないアプローチは、各ノードでの最大遅延および最大感度を考慮し、こうして、必要とされるデータ量を減らす。タイミング解析器が、最終タイミングモデルほど厳密でない遅延感度タイミングモデルを使う各アプローチにおいて、精度ある回答を提供するために、最終タイミングモデルを繰り返し使って、実行してもよい。遅延感度モデルが、最終タイミングモデルに比べ、悲観的であることが保証され得るなら、追加の繰り返しを実行する必要はない。とはいえ、それを実行した方が、Ｖ_ＤＤＬの推定最小値の精度が高くなる。詳細で時間を要するアプローチをより丁寧に行うことも、より簡略に行うことも、いずれも可能であるが、電圧（個々の経路または素子の電圧、あるいは、集合体となった経路または素子の電圧）に対する遅延依存性を、モデル化するアプローチは、いずれも、特定のユーザ設計であれ、ある一群の設計からなる表現であれ、本発明の範囲である。

図１６の方法のバリエーションとして、６０９で、Ｖ_ＤＤＬの今の値を用いる回路のタイミング解析を実行してもよい。それは、Ｖ_ＤＤＬの関数として、タイミングに何らかの依存性を含み、かつ、Ｖ_ＤＤＬに何らかの依存性を示すことを報告するタイミングモデルを用いてである。６１２で、新たなＶ_ＤＤＬ値を推定するために、６０９で計算された電圧の関数としてタイミングを用いて、ユーザのタイミング仕様に合うＶ_ＤＤＬの最小値を決定する。（６０３と６０６で実行された関数は、および、６１５でのテストは、上述のとおりであり得る。）
タイミングが、電圧の関数として、はっきりと各ノードで計算されるなら、解析の最後に、回路のタイミング全体が、電圧範囲全体にわたって、決定される。次いで、ＣＡＤフローは、回路が動作できる最低の供給電圧を決定するために、電圧のディスクリートなセットから１つを選ぶか、あるいは、有限なデータセットにわたって、内挿を実行するかのいずれかである。なぜなら、遅延と電圧との関数関係は、比較的速く効率的な計算をするための近似であってもよく、また、特定の電圧での、より厳密なタイミング特性を再び使って、タイミング解析を実行するのが望ましいこともあるからである。それは、ユーザのタイミング仕様に合うかどうかの検証をするためであり、そして、仕様に合っていないイベントの場合、おそらく電圧調整を繰り返すためである。

上記の例は、電圧依存性を有する回路の遅延特性を計算するアプローチの単なる例を提供したに過ぎないことに留意すべきである。本発明の記載のメリットを享受する当業者には、理解されるように、Ｖ_ＤＤＬの最小レベルを決定する方法で、この依存性を含む他のアプローチを使ってもよい。

電圧の関数として、特定の回路の遅延解析の複雑化を避けるために、ＣＡＤフローは、必要に応じて、典型的な回路の全体事象をよりシンプルにした表現を使用してもよい。他の例示的な実施形態において、公称値でのコア電圧用のタイミング特性を用いる単一のタイミング解析に引き続き、ＣＡＤフローは、クラスター化、配置、およびルーティングを実行する。

十分なマージンが存在する場合、ＣＡＤフローは、ＰＬＤ内の典型的な回路における遅延対電圧の表現を有する電圧と比較したタイミングのトレードオフを用いて、許容可能な最低電圧を推定する。ＣＡＤフローは、次いで、この特定のコア電圧で決定されるタイミング特性を用いたタイミング解析を繰り返す。これは、ユーザのタイミング仕様に、まだ合っているか、あるいは、過剰のマージンが存在するかを判断するためである。

このタイミング解析の結果は、ＣＡＤフローに第二の電圧−タイミングポイントを提供し、例えば、直線内挿または外挿を使って、コア電圧をより厳密に推定するために使うことができる。このプロセスは、必要に応じて、所望の許容範囲に収まるまで、全体回路の電圧−タイミングトレードオフの更に詳細なモデルを順々に用いて、反復して繰り返される。決定されたコア電圧は、この電圧レベルをデリバーする電力供給を構成できるように、次いで、ユーザへのデータとして、あるいは、ＰＬＤのプログラミングストリームに組み込まれるデータとして、ＣＡＤフローから出力される。

遅延が電圧の関数として、どのように変化するかの表現は、多数のディスクリート回路の挙動の平均であってもよいし、あるいは、その表現より任意の特定の回路が悪い遅延／電圧特性を有する可能性を減らすために、悲観的になることを意図的に設計されたものであってもよく、こうして、多数のタイミング反復を生じることに、注目すべきである。例えば、典型的な回路は、１％Ｖ_ＤＤＬばらつきに対し、１．５％の遅延を示し得るが、数値計算は、１％Ｖ_ＤＤＬばらつきに対し、より悲観的な２％を使い得る。こうして、任意の特定の回路が推定されるより、高い感度を有する可能性を減らすことができる。

上述のＣＡＤフローは、固定のＶ_ＤＤＬ値で、回路のインプリメンテーションと最適化（配置およびルーティング）を実行し、次いで、プロセッシングステップ後の回路タイミング要求に合うＶ_ＤＤＬの最小値を決定することに留意すべきである。回路最適化の改善は、その代わりに、必要に応じて、回路最適化アルゴリズム（配置およびルーティングのような）の間に使用される最も可能性の高いＶ_ＤＤＬ値を考慮して達成され得る。以下の記述は、幾つかの例を提供する。

図１７は、ＰＬＤ供給電圧を決定する本発明の例示的な実施形態に従う方法を簡略化した流れ図７００を示す。図１７の方法は、Ｖ_ＤＤＬ供給電圧の選択も実行する配置最適化を提供する。７０３で、本方法はＶ_ＤＤＬ＝Ｖ_{ＤＤＮＯＭ}に設定する（すなわち、Ｖ_ＤＤＬにＶ_{ＤＤＮＯＭ}を割り当てる）。７０６で、設計の配置・ルーティングが実行される。７０９で、Ｖ_ＤＤＬの今の値に対応する遅延推定値を用いて、配置が最適化される。

７１２で、タイミングを合わせることが可能な最小のＶ_ＤＤＬを決定するために、設計は解析される。タイミング解析は、必要に応じて、図１６で示された方法あるいは上述された方法のバリエーションを用いて、実行されてもよい。

７１５で、Ｖ_ＤＤＬの値が求められ、本方法は７１８に続く。さもなくば、７１６に続き、Ｖ_ＤＤＬはＶ_ＤＤＬの最大値に設定され、本方法は７２４に続く。７１８で、Ｖ_ＤＤＬ値が、最小のＶ_ＤＤＬ値であるか、ルータビリティの目的に合っているかを判断するテストがなされる。そうである場合は、本方法は７２４に続く。さもなくば、７２１で、繰り返し数（Ｖ_ＤＤＬを求めるための）が到達し、Ｖ_ＤＤＬの減少がなくなり、あるいは、タイミングまたはルータビリティが改善し、目的を達成したかを判断するテストがなされる。判断するテストがなされる。そうであれば、本方法は７２４に続く。さもなくば、本方法は７０９に戻る。

また、別の例として、図１８は、ＰＬＤ供給電圧を決定する本発明の例示的な実施形態に従う別の方法を簡略化した流れ図８００を示す。図１８の方法は、Ｖ_ＤＤＬ供給電圧の選択も実行するルーティング最適化を提供する。図１８の方法は、図１７の７２４から８０３へと続けることで、図１７に示すプロセスを強化する
８０３で、正当なルーティング（ルーティングリソースに関する制約／仕様を満たすルーティング）が形成され、タイミングが最適化される。タイミング解析と最適化は、必要に応じて、図１６で示された方法あるいは上述された方法のバリエーションを用いて、実行される。８０６で、タイミングを合わせることが可能な最小のＶ_ＤＤＬを決定するために、設計は解析される。

８０９で、Ｖ_ＤＤＬの値が求められると、本方法は８１５に続く。さもなくば、８１２に続き、Ｖ_ＤＤＬはＶ_ＤＤＬの最大値に設定され、本方法は８２１に続く。８１５で、Ｖ_ＤＤＬ値が最小のＶ_ＤＤＬ値であるか、タイミングの目的に合っているかを判断するテストがなされる。そうである場合は、本方法は８２１に続く。さもなくば、８１８で、Ｖ_ＤＤＬの減少が得られたかの判断をするテストがなされる。減少が得られてなければ、本方法は８２１に続く。さもなくば、本方法は８０６に戻る。

Ｖ_ＤＤＨのレベルは、必要に応じて、記載されたプロセスとは個別に、あるいは、上述のプロセスに含まれるＣＡＤフローの一部として、設定されることに、留意すべきである。また、他の代替として、ユーザは、必要に応じて、Ｖ_ＤＤＨ供給のレベルを提供してもよい。ユーザが、そのようにするのは、必要に応じて、自分の好みに基づいて、あるいは、ＣＡＤフローによって提供されるデータに基づいてでもよい。

必要に応じ、また、本発明の記載からメリットを享受する当業者には理解されるように、本技術分野で他の名称で知られるプログラマブルまたは構成可能ロジック回路網を含む様々なプログラマブルＩＣに、本発明のコンセプトが有効に適用され得ることに留意すべきである。このような回路網には、例えば、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルゲートアレイ（ＰＧＡ）、および、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）として知られるデバイスを含む。

図に関して言えば、示された様々なブロックは主としてコンセプト的機能と信号の流れを描いていることに、当業者は気付き得る。実際の回路のインプリメンテーションにおいて、様々な機能ブロック用として、個別に識別可能なハードウェアを含んでも、含まなくてもよいし、また、示された特定回路網を使っても、使わなくてもよい。例えば、必要に応じ、様々なブロックの機能性を１つの回路ブロックに組み合わせてもよい。さらに、必要に応じて、１つのブロックの機能性を幾つかの回路ブロックで実現してもよい。本発明の記載からメリットを享受する当業者には理解されるように、回路のインプリメンテーションにおける選択は、任意のインプリメンテーションに対する特定の設計や性能などの様々な要因に依存する。本明細書に記載された実施形態に加えて、他の変更や代替的な実施形態は、本発明の記載からメリットを享受する当業者には、明らかである。したがって、本記載は、当業者が本発明を実行する方法を開示しており、本記載は単に例示的なものに過ぎないと解釈されるべきである。

図示され、記載された本発明の形式は、現時点において、好適または例示的な実施形態として、考えられるべきである。当業者は、本文書に記載された発明の範囲から逸脱することなく、パーツの形状、寸法および配置を様々に変更してもよい。例えば、本明細書に図示および記載されたエレメントを均等なエレメントに置換してもよい。さらに、本発明の記載からメリットを享受する当業者は、本発明の範囲から逸脱することなく、本発明の特定の特徴を他の特徴とは独立に用いてもよい。

本発明の例示的な実施形態に従うＰＬＤの一般的なブロック図を示す。 本発明の例示的な実施形態に従うＰＬＤの平面図を示す。 本発明の例示的な実施形態に従うＰＬＤ内のプログラマブルロジック回路網の一部分のブロック図を示す。 本発明の例示的な実施形態に従うマルチ供給電圧ＰＬＤ内のブロック図を示す。 本発明の別の例示的な実施形態に従うマルチ供給電圧ＰＬＤ内のブロック図を示す。 本発明の例示的な実施形態に従うルーティングマルチプレクサおよびドライバのための回路配置を示す。 ＰＬＤ内のＬＵＴ回路網に印加されるマルチ供給電圧に用いる本発明の例示的な実施形態に従う回路配置を示す。 ＰＬＤ内のＬＵＴ回路網に印加されるマルチ供給電圧に用いる本発明の例示的な実施形態に従う回路配置を示す。 ＰＬＤ内のＬＵＴ回路網に印加されるマルチ供給電圧に用いる本発明の例示的な実施形態に従う回路配置を示す。 ＰＬＤ内のＬＵＴ回路網に印加されるマルチ供給電圧に用いる本発明の例示的な実施形態に従う回路配置を示す。。 メモリ回路網を含む本発明の例示的な実施形態に従うＰＬＤの一部分で、マルチ供給電圧によって供給される回路配置を示す。 メモリ回路網を含む本発明の別の例示的な実施形態に従うＰＬＤの一部分で、マルチ供給電圧によって供給される回路配置を示す。 ＰＬＤの電力消費を削減するダイナミックロジックを用いる本発明の例示的な実施形態に従う回路配置を示す。 本発明の別の例示的な実施形態に従う図１３の回路配置のバリエーションを示す。 本発明の例示的な実施形態に従うＰＬＤ ＣＡＤソフトウェアを用いる様々なソフトフェアモジュールを示す。 ＰＬＤ供給電圧を決定する本発明の例示的な実施形態に従う方法を簡略化した流れ図６００を示す。 ＰＬＤ供給電圧を決定する本発明の例示的な実施形態に従う別の方法を簡略化した流れ図７００を示す。 ＰＬＤ供給電圧を決定する本発明の例示的な実施形態に従う更なる別の方法を簡略化した流れ図８００を示す。

符号の説明

１０３ プログラマブルロジックデバイス（ＰＬＤ）
１０６ プログラマブルロジック
１０９ プログラマブル相互接続
１１２ 入出力回路網
１１５ テスト／デバッグ回路網
１１８ プロセッサ
１２１ 通信回路網
１２４ メモリ
１２７ 制御装置
１３０ 構成回路網
１３３ 構成メモリ
１３３Ａ、１３３Ｂ、１３３Ｃ ＣＲＡＭセル
１３６ 制御回路網
３０３ レギュレータ
３０６ プロセスモニタ回路
３０９ 電力コード生成器
３１２Ａ〜３１２Ｃ メモリセル
３１５ 信号

Claims (38)

1. 第一の供給電圧によって電力供給されるように構成されたユーザ設計の第一の回路と、
   第二の供給電圧によって電力供給されるように構成された該ユーザ設計の第二の回路と
   を備える、プログラマブルロジックデバイス（ＰＬＤ）であって、
   該第一と第二の供給電圧の少なくとも一方は、該ＰＬＤの該ユーザ設計を実行するために使用される該ＰＬＤのコンピュータ支援設計（ＣＡＤ）フローによって決定される、プログラマブルロジックデバイス（ＰＬＤ）。
2. 前記第一および第二の供給電圧が、前記プログラマブルロジックデバイス（ＰＬＤ）外部のレギュレータによって提供される、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
3. 前記第一および第二の供給電圧が、レギュレータで提供され、該レギュレータの少なくとも一部は、前記プログラマブルロジックデバイス（ＰＬＤ）内にある、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
4. 前記第一および第二の供給電圧の少なくとも一方を提供するように構成されたレギュレータに、少なくとも１つの信号を提供するコード生成器をさらに備える、請求項１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
5. 前記レギュレータは、前記第一および第二の供給電圧の少なくとも一方のレベルに設定する少なくとも１つの信号を使うように構成される、請求項４に記載のプログラマブルロジックデバイス（ＰＬＤ）。
6. 前記少なくとも１つの信号は、前記プログラマブルロジックデバイス（ＰＬＤ）の構成メモリ（ＣＲＡＭ）内のデータから導かれる情報を含む、請求項５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
7. 前記少なくとも１つの信号は、前記プログラマブルロジックデバイス（ＰＬＤ）内でコード化されたデータから導かれる情報を含む、請求項５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
8. プロセス関連情報を提供するように構成されたプロセスモニタ回路をさらに備え、前記少なくとも１つの信号は、該プロセスモニタ回路の出力から導かれる情報を含む、請求項５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
9. 第一の供給電圧によって電力供給される第一の回路と、
   第二の供給電圧によって電力供給される第二の回路と
   を備える、プログラマブルロジックデバイス（ＰＬＤ）であって、
   該第二の供給電圧は、第一の供給電圧より低い、プログラマブルロジックデバイス（ＰＬＤ）。
10. 前記第一の回路は、前記プログラマブルロジックデバイス（ＰＬＤ）内のマルチプレクサに結合された構成メモリセルを備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
11. 前記第二の回路は、前記マルチプレクサに結合されたレベル回復インバータを備える、請求項１０に記載のプログラマブルロジックデバイス（ＰＬＤ）。
12. 前記第二の回路は、前記レベル回復インバータに結合されたインバータを備える、請求項１１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
13. 前記第一の回路は、信号レベル変換器を備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
14. 前記第二の回路は、信号レベル変換器を備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
15. 前記第一および第二の供給電圧によって電力供給されるレベル変換器をさらに備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
16. 前記第一の回路は、複数のレベル回復インバータに結合された複数の構成メモリセルを備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
17. 前記第二の回路は、複数のレベル回復インバータに結合された複数の構成メモリセルを備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
18. 前記第二の回路は、複数の構成メモリセルおよび複数のインバータを備え、該複数の構成メモリセルは、複数のトランスミッションゲートを介して、該複数のインバータに結合する、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
19. 前記第一の回路は複数の構成メモリセルを備え、前記第二の回路は複数のインバータを備え、該複数の構成メモリセルは該複数のインバータに結合し、該複数のインバータは複数のトランスミッションゲートに結合する、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
20. 前記第二の供給電圧によって電力供給される第一のインターフェース回路と、
    第三の供給電圧によって電力供給される第一のレベル変換器であって、インターフェース回路に結合される、第一のレベル変換器と、
    該第三の供給電圧によって電力供給されるデコーダであって、該第一のレベル変換器に結合される、デコーダと、
    該第三の供給電圧によって電力供給されるメモリ回路であって、該デコーダに結合される、メモリ回路と
    をさらに備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
21. 前記第三の供給電圧によって電力供給される第二のインターフェース回路であって、前記メモリ回路に結合される、第二のインターフェース回路と、
    前記第三の供給電圧によって電力供給される第二のレベル変換器であって、該第二のインターフェース回路に結合される、第二のレベル変換器と
    をさらに備える、請求項２０に記載のプログラマブルロジックデバイス（ＰＬＤ）。
22. 前記第二のインターフェース回路は、センスアンプおよび書き込みドライバを備える、請求項２１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
23. 前記デコーダは、ダイナミックロジック回路網を備える、請求項２１に記載のプログラマブルロジックデバイス（ＰＬＤ）。
24. 前記第二の供給電圧によって電力供給される第一のインターフェース回路と、
    前記第二の供給電圧によって電力供給されるデコーダであって、該第一のインターフェース回路に結合される、デコーダと、
    第三の供給電圧によって電力供給される複数のレベル変換器であって、該インターフェース回路に結合される、複数のレベル変換器と、
    該第三の供給電圧によって電力供給されるメモリ回路であって、該複数のレベル変換器に結合される、メモリ回路と
    をさらに備える、請求項９に記載のプログラマブルロジックデバイス（ＰＬＤ）。
25. 前記第三の供給電圧によって電力供給される第二のインターフェース回路であって、前記メモリ回路に結合される、第二のインターフェース回路と、
    前記第三の供給電圧によって電力供給される第二のレベル変換器であって、該第二のインターフェース回路に結合される、第二のレベル変換器と、
    をさらに備える、請求項２４に記載のプログラマブルロジックデバイス（ＰＬＤ）。
26. 前記第二のインターフェース回路は、センスアンプおよび書き込みドライバを備える、請求項２５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
27. 前記デコーダは、ダイナミックロジック回路網を備える、請求項２５に記載のプログラマブルロジックデバイス（ＰＬＤ）。
28. プログラマブルロジックデバイス（ＰＬＤ）内のリソースを使用して電子回路をインプリメントする方法であって、該ＰＬＤは、第一および第二の供給電圧によって電力供給され、該方法は、
    （ａ１）該第二の供給電圧に公称レベルを割り当てることと、
    （ｂ１）該電子回路をインプリメントするために使用されるＰＬＤ内のリソースの配置およびルートを実行することと、
    （ｃ１）該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を決定することと
    を包含する、方法。
29. 前記第一の供給電圧をプリセットレベルに割り当てることを、さらに包含する、請求項２８に記載の方法。
30. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの値を決定することは、該電子回路のタイミング仕様に合うように、該第二の供給電圧レベルの最小値を決定することをさらに包含する、請求項２８に記載の方法。
31. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの値を決定することは、
    前記選択された第二の供給レベルが、所望の性能レベルを提供するのに十分であるかどうかを判断することと、
    該選択された第二の供給レベルが、該所望の性能レベルを提供するのに不十分である場合は、（ｂ１）に行くことと
    をさらに包含する、請求項３０に記載の方法。
32. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの最小値を決定することは、前記第二の供給電圧値に依存するタイミングモデルを使用することを、さらに包含する、請求項３０に記載の方法。
33. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの最小値を決定することは、該第二の供給電圧レベルに対する新たな値を推定するために、電圧の関数として計算されたタイミングを使用することを、さらに包含する、請求項３２に記載の方法。
34. プログラマブルロジックデバイス（ＰＬＤ）内のリソースを使用して電子回路をインプリメントする方法であって、該ＰＬＤは、第一および第二の供給電圧によって電力供給され、該方法は、
    （ａ２）該第二の供給電圧に公称レベルを割り当てることと、
    （ｂ２）該ＰＬＤ内のリソースの配置を実行することと、
    （ｃ２）該第二の供給電圧レベルに対応する遅延推定値を使用して、該配置を最適化することと、
    （ｄ２）該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を決定することと
    を包含する、方法。
35. 前記第一の供給電圧をプリセットレベルに割り当てることを、さらに包含する、請求項３４に記載の方法。
36. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの値を決定することは、前記第二の供給電圧の最小値を、前記電子回路のタイミング仕様に合うように決定することをさらに包含する、請求項３４に記載の方法。
37. 前記電子回路のタイミング仕様に合う前記第二の供給電圧レベルの値を決定することは、
    該電子回路のタイミング仕様に合う該第二の供給電圧レベルの値を、成功裏に決定することに依存して、前記第二の供給電圧に最大レベルを割り当てることと、
    タイミングとルータビリティの目的が、前記第二の供給電圧レベルに合うかどうかを判断することと
    をさらに包含する、請求項３６に記載の方法。
38. 一式のルーティング仕様に合うルーティングを形成することと、
    前記電子回路のタイミングを最適化することと、
    一式のタイミング仕様に合うことが可能である前記第二の供給電圧の最低値を決定するために、該電子回路を解析することと
    をさらに包含する、請求項３７に記載の方法。

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