JP4425897B2 - 高電源レベルを有するプログラマブルロジックデバイスメモリ要素 - Google Patents

高電源レベルを有するプログラマブルロジックデバイスメモリ要素 Download PDF

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Description

本出願は、本明細書においてその全容が参考により援用される、２００５年１１月１７日に出願された仮特許出願第６０／７３７，８６８号の利益を主張する。
本発明は、メモリ要素に関し、より詳細には、プログラマブルロジックデバイスのような集積回路に対して高出力電圧を有する揮発性メモリ要素に関する。
集積回路は、多くの場合、揮発性メモリ要素を含む。一般的な揮発性メモリ要素は、相互結合インバータ（ラッチ）に基づき、データを格納するために使用される。各メモリ要素は、単一ビットのデータを格納できる。
揮発性メモリ要素は、多くの場合、プログラマブルロジックデバイスにコンフィギュレーションデータを格納するために使用される。プログラマブルロジックデバイスは、所望のロジック設計をインプリメントするために比較的小さいバッチにおいてカスタマイズされ得る一種の集積回路である。典型的なシナリオにおいては、プログラマブルロジックデバイス製造者は、あらかじめカスタマイズされていないプログラマブルロジックデバイス集積回路を設計および製造する。後ほど、ロジック設計者は、カスタムロジック回路を設計するためにロジック設計システムを使用する。ロジック設計システムは、設計者が所定のプログラマブルロジックデバイスにおいて利用可能であるリソースを使用するロジック回路をインプリメントすることを補助するために、製造者のプログラマブルロジックデバイスのハードウェア能力についての情報を使用する。
ロジック設計システムは、ロジック設計者のカスタム設計に基づいてコンフィギュレーションデータを生成する。コンフィギュレーションデータが複数のプログラマブルロジックデバイスの内の１つのプログラマブルロジックデバイスの複数のメモリ要素にロードされた場合、プログラマブルロジックデバイスが設計者のロジック回路をインプリメントするように、そのプログラマブルロジックデバイスのロジックをプログラムする。プログラマブルロジックデバイスの使用は、所望の回路設計をインプリメントするために必要とされる労力の量をかなり減少させ得る。
従来のプログラマブルロジックデバイスメモリ要素は、正の電源電圧において電力供給される。従来のプログラマブルロジックデバイスメモリ要素に電力供給するために使用される正の電源電圧は、典型的にＶｃｃまたはＶｃｃコアと呼ばれ、プログラマブルロジックデバイスにおけるコアロジックに電力供給するために使用される電源電圧と同じである。
Ｖｃｃの低い値において動作するプログラマブルロジックデバイス集積回路のような集積回路は、Ｖｃｃのより高い値において動作する集積回路より多くの便益を提供する。例えば、Ｖｃｃにおける減少は通常、電力消費の低減を引き起こす。これらの便益のため、半導体産業は、Ｖｃｃにおける減少をサポートする処理および回路設計を生成するために引き続き努力している。プログラマブルロジックデバイスの前の世代は、２．０ボルト、１．８ボルト、および１．５ボルトのＶｃｃレベルにおいて動作していた。近頃、プログラマブルロジックデバイスにおいては、１．２ボルトのＶｃｃレベルが使用されている。未来のプログラマブルロジックデバイスが、１．２ボルトより低い（例えば、１．１ボルトまたは１．０ボルト）Ｖｃｃレベルをサポートすることが期待される。
プログラマブルロジックデバイスにおけるメモリ要素は、メモリ要素にロードされたコンフィギュレーションデータを反映する静的出力信号を生成する。静的出力信号は、ｎチャネルおよびｐチャネル酸化金属半導体（ＭＯＳ）トランジスタのゲートを駆動する。ｎチャネルトランジスタのような一部のトランジスタは、パストランジスタとして使用され、マルチプレクサおよび他のロジック構成要素に組み入れられる。ｐチャネルトランジスタは時々、電力が集積回路の未使用部分に印加されることを防ぐ電力ダウントランジスタとして使用される。ｎチャネルおよびｐチャネルトランジスタの両方は、不十分な電圧において駆動されている場合、不完全に動作する。例えば、ｎチャネルパストランジスタのゲートが低すぎる電圧を受信した場合、トランジスタは正確にターンオンせず、トランジスタを通過しているロジック信号の質を低下させる。ｐチャネル電力ダウントランジスタのゲートが低すぎる場合、トランジスタは正確にターンオフせず、望まれない大きな漏れ電流を示す。
従って、低コアロジック電源レベルにおいて正しく動作するプログラマブルロジックデバイス集積回路を提供することが望ましい。
本発明に従うと、プログラマブルコアロジックを含むプログラマブルロジックデバイス集積回路が提供される。コンフィギュレーションデータは、メモリ要素のアレイにロードされる。ロードされたメモリ要素は、カスタムロジック機能を生成するためにコアロジックを構成する制御信号を生成する。
データローディングおよび読み取り回路網は、アレイにおけるメモリ要素をアドレスするために使用される。メモリ要素のためのアドレストランジスタに関連するリアルエステート（ｒｅａｌ ｅｓｔａｔｅ）要求を減らすため、および／またはメモリ要素の書き込みマージンを増加させるために、データ書き込み動作の間に使用されるアドレス信号は、プログラマブルコアロジック電源電圧より大きい電圧を有し得る。読み取り動作の間、アドレス信号は、プログラマブルコアロジック電源電圧のようなより低い電圧においてメモリ要素に印加され得る。
通常動作の間、メモリ要素は、高電源電圧（ｅｌｅｖａｔｅｄ ｐｏｗｅｒ ｓｕｐｐｌｙ ｖｏｌａｇｅ）を使用して電力供給され得る。データローディング動作の間、メモリ要素に対する電源レベルは、プログラマブルコアロジック電源電圧に下げられ得る。
本発明の更なる特徴、その本質および様々な利点は、添付の図面および以下の詳細な説明から明らかになるであろう。
本発明は、さらに、以下の手段を提供する。
（項目１）
コアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
該プログラマブルコアロジックを構成する出力を有するメモリ要素のアレイと、
該アレイ内の該メモリ要素をアドレスするための複数のアドレスラインと、
該メモリ要素にプログラマブルロジックデバイスコンフィギュレーションデータをロードするために、該コアロジック電源電圧より大きい電圧レベルを有するアドレス信号を該アドレスラインに印加するデータローディング・読み取り回路網と
を備える、プログラマブルロジックデバイス集積回路。
（項目２）
前記メモリ要素に電力供給する時間変化メモリ要素電源電圧を提供する電力調節器回路網をさらに備え、前記データローディング・読み取り回路網が前記プログラマブルロジックデバイスコンフィギュレーションデータをロードするために前記アドレス信号を前記アドレスラインに印加した場合、該時間変化メモリ要素電源電圧は前記コアロジック電源電圧と等しく、該時間変化メモリ要素電源電圧は、通常動作の間、該コアロジック電源電圧より大きい、項目１に記載のプログラマブルロジックデバイス集積回路。
（項目３）
前記メモリ要素の通常動作の間、前記コアロジックの正の電源電圧より大きいメモリ要素電源電圧において該メモリ要素に電力供給する電力調節器回路網をさらに備える、項目１に記載のプログラマブルロジックデバイス集積回路。
（項目４）
前記メモリ要素の各々は相互結合インバータを含み、前記データローディング・読み取り回路網は該メモリ要素からプログラマブルロジックデバイスコンフィギュレーションデータを読み取るためにアドレス信号を前記アドレスラインに印加し、該プログラマブルロジックデバイスコンフィギュレーションデータを読み取るために使用される該アドレス信号は、該プログラマブルロジックデバイスコンフィギュレーションデータを該メモリ要素にロードするときに使用される該アドレス信号の電圧レベルより少ない電圧レベルを有する、項目１に記載のプログラマブルロジックデバイス集積回路。
（項目５）
複数のアドレストランジスタをさらに備え、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、項目１に記載のプログラマブルロジックデバイス集積回路。
（項目６）
複数のアドレストランジスタであって、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、複数のアドレストランジスタと、
該メモリ要素の通常動作の間、該第１の電圧レベルと等しい電源電圧において該メモリ要素に電力供給する電力調節器回路網と
をさらに備える、項目１に記載のプログラマブルロジックデバイス集積回路。
（項目７）
データローディング動作の間にコンフィギュレーションデータが書き込まれ、コンフィギュレーションデータが読み取り動作の間に読み取られるプログラマブルロジックデバイスメモリ要素を有するプログラマブルロジックデバイス集積回路であって、該プログラマブルロジックデバイス集積回路は、
プログラマブルコアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
該プログラマブルコアロジックを構成する通常動作の間、制御信号を該プログラマブルコアロジックに供給する該メモリ要素のアレイと、
読み取り動作の間とは異なる電圧レベルをデータローディング動作の間に該メモリ要素をアドレスするアドレス信号を生成するデータローディング・読み取り回路網と
を備える、プログラマブルロジックデバイス集積回路。
（項目８）
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、メモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、項目７に記載のプログラマブルロジックデバイス集積回路。
（項目９）
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、データローディング動作の間の該アドレス信号の該電圧レベルと等しいメモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、項目７に記載のプログラマブルロジックデバイス集積回路。
（項目１０）
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、第１および第２の電圧レベルを有する時間変化メモリ要素電源電圧を生成するダイナミックな電力調節器回路網をさらに含み、該第１の電圧レベルは、データローディング動作の間に生成され、該第２の電圧レベルは、通常動作の間に生成され、該第１の電圧は、該プログラマブルコアロジック電源電圧と等しく、該第２の電圧レベルは、該第１の電圧より大きい、項目７に記載のプログラマブルロジックデバイス集積回路。
（項目１１）
プログラマブルロジックデバイス集積回路におけるプログラマブルロジックデバイスメモリ要素のアレイを使用する方法であって、プログラマブルロジックデバイスコンフィギュレーションデータは、データローディング動作の間に前記メモリ要素に書き込まれ、該プログラマブルロジックデバイスコンフィギュレーションデータは、データ読み取り動作の間に該メモリ要素から読み取られ、該方法は、
データローディング動作の間とデータ読み取り動作との間に異なる電圧レベルを有する該プログラマブルロジックデバイスメモリ要素のアレイをアドレス信号に印加することと、
通常動作の間、該プログラマブルロジックデバイスメモリ要素が該プログラマブルロジックデバイスコンフィギュレーションデータを用いてロードされた後、該プログラマブルロジックデバイス集積回路上にプログラマブルコアロジックを構成するために該プログラマブルコアロジックに該プログラマブルロジックデバイスメモリ要素からの出力信号を印加することと
を包含する、方法。
（項目１２）
前記アドレス信号を印加することは、データ読み取り動作の間の該アドレス信号の電圧レベルより大きい電圧レベルを有するアドレス信号をデータローディング動作の間に印加することを含む、項目１１に記載の方法。
（項目１３）
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することをさらに包含する、項目１１に記載の方法。
（項目１４）
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
（項目１５）
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
（項目１６）
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
データローディング動作の間、通常動作の間に該メモリ要素に電力供給するために使用される電源電圧より少ない電源電圧を用いて該メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
（項目１７）
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
データローディング動作の間、該プログラマブルコアロジック電源電圧と等しい電源電圧を用いて該メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
（項目１８）
前記メモリ要素の各々は、２つの相互結合されたインバータを含み、該インバータの各々は、正の電源端子と接地端子との間に直列に接続されたｐチャネル酸化金属半導体トランジスタおよびｎチャネル酸化金属半導体トランジスタを有し、前記方法は、
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該正の電源端子においては正の電源電圧を、かつ該接地端子においては接地電圧を印加することによって、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することであって、データ書き込み動作の間の前記アドレス信号の前記電圧レベルは、該正の電源電圧と等しい、ことと
をさらに包含する、項目１１に記載の方法。
（項目１９）
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
プログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
（項目２０）
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、項目１１に記載の方法。
本発明により、低コアロジック電源レベルにおいて正しく動作するプログラマブルロジックデバイス集積回路が提供され得る。
本発明は、メモリ要素およびメモリ要素を含む集積回路に関する。本発明は、メモリ要素にデータにロードし、データが正確にロードされたことを確認するための回路にも関する。メモリ要素を含む集積回路は、メモリチップ、メモリアレイを用いるデジタル信号処理回路、マイクロプロセッサ、メモリアレイを用いる特定用途向け集積回路、メモリ要素がコンフィギュレーションメモリのために使用されるプログラマブルロジックデバイス集積回路、または任意の他の適した集積回路であり得る。明確性のため、本発明は概して、揮発性メモリ要素がコンフィギュレーションデータを格納するために使用される、プログラマブルロジックデバイス集積回路のコンテキストにおいて説明される。
プログラマブルロジックデバイスのプログラミングの間、コンフィギュレーションデータは、メモリ要素にロードされる。プログラマブルロジックデバイスの動作の間、各メモリ要素は、静的出力信号を提供する。メモリ要素からの出力信号は、プログラマブルロジックに印加され、所望のロジック機能を実行するためにプログラマブルロジックをカスタマイズする。典型的な構成において、各静的出力信号は、ｎチャネルまたはｐチャネル酸化金属半導体トランジスタのゲートに印加される制御信号として役に立つ。
ｎチャネルおよびｐチャネルトランジスタが含まれるプログラマブルロジックは、プログラマブルロジックデバイスのロジックコアの一部を生成し、従って、プログラマブルコアロジックと時々呼ばれる。コアロジックは、Ｖｃｃと通常呼ばれる正の電源電圧およびＶｓｓと通常呼ばれる接地電圧を使用して電力供給される。
電力消費を減少させるために、Ｖｃｃの大きさを減少させるという進行中のトレンドが半導体産業にある。コアロジック電源電圧を減少させることは電力消費を減少させるが、設計の挑戦へとつながり得る。例えば、プログラマブルコアロジックにおけるｎチャネルトランジスタは、完全にターンオンすることが困難になり得、コアロジックにおけるｐチャネルトランジスタは、完全にターンオフすることが困難になり得る。
本発明に従って、高電源レベルは、プログラマブルロジックデバイス集積回路におけるプログラマブルメモリ要素に電力供給するために使用され得る。高電源は、Ｖｃｃｈｇの正の電源電圧および接地電圧を使用する。１つの適切な構成を用いて、接地電源電圧は、コアロジックにおいて使用される値と同じであるＶｓｓである。
通常のデバイス動作の間、正の電源電圧Ｖｃｃｈｇは、Ｖｃｃｈｇ高の値において維持される。結果として、ロジック１を含むメモリ要素は、Ｖｃｃｈｇ高において出力信号を生成する。Ｖｃｃｈｇ高の値がＶｃｃより高いため、メモリ要素がＶｃｃにおいて電力供給された場合と比べ、プログラマブルコアロジックにおけるｎチャネルトランジスタはより完全にターンオンされ、プログラマブルコアロジックにおけるｐチャネルトランジスタはより完全にターンオフされる。
本発明に従う例示的なプログラマブルロジックデバイス１０は、図１に示される。
プログラマブルロジックデバイス１０は、入力／出力ピン１４を介してデバイス１０から信号を駆動させるため、かつ他のデバイスから信号を受信するために入力／出力回路網１２を有し得る。グローバルおよびローカルの垂直および水平導電性ラインのような相互接続リソース１６は、デバイス１０上の信号をルートするために使用され得る。相互接続リソース１６は、固定相互接続器（導電性ライン）およびプログラマブル相互接続器（すなわち、それぞれの固定接続器間のプログラマブル接続）を含む。プログラマブルロジック１８は、組み合わせおよび順序ロジック回路網を含み得る。プログラマブルロジック１８は、カスタムロジック機能を実行するように構成され得る。相互接続リソースに関連するプログラマブル相互接続器は、プログラマブルロジック１８の一部として考慮され得る。
プログラマブルロジックデバイス１０は、ピン１４および入力／出力回路網１２を使用してコンフィギュレーションデータ（プログラミングデータとも呼ばれる）によってロードされ得る揮発性メモリ要素２０を含む。一度ロードされると、メモリ要素の各々は、プログラマブルロジック１８における関連ロジック構成要素の状態を制御する、対応する静的制御出力信号を提供する。典型的に、メモリ要素出力信号は、酸化金属半導体（ＭＯＳ）トランジスタのゲートを制御するために使用される。これらのトランジスタの大半は、一般に、マルチプレクサのようなプログラマブル構成要素におけるｎチャネル酸化金属半導体（ＮＭＯＳ）パストランジスタである。メモリ要素出力が高い場合、そのメモリ要素によって制御されているパストランジスタはターンオンされ、その入力からその出力へとロジック信号をパスする。メモリ要素出力が低い場合、パストランジスタはターンオフされ、ロジック信号をパスしない。
典型的なメモリ要素２０は、相互結合インバータを形成するように構成された複数のトランジスタから形成される。１つの適したアプローチを用いて、相補的酸化金属半導体（ＣＭＯＳ）集積回路技術は、メモリ要素２０を形成するために使用される。そのため、ＣＭＯＳベースのメモリ要素インプリメンテーションは、例として本明細書中に説明される。プログラマブルロジックデバイス集積回路のコンテキストにおいて、メモリ要素はコンフィギュレーションデータを格納し、それによって時々、コンフィギュレーションランダムアクセスメモリ（ＣＲＡＭ）セルと呼ばれる。
メモリ要素は、任意の適したソースからロードされ得る。一例示的構成を用いて、メモリ要素は、ピン１４および入力／出力回路網１２を介して外部消去可能プログラマブル読取専用メモリおよびコンフィギュレーションデバイスと呼ばれる制御チップからロードされる。ロードされたメモリ要素２０からの出力信号は、それらの要素を制御するため（例えば、所定のトランジスタをターンオンまたはターンオフするため）、プログラマブルロジック１８における回路要素（例えば、酸化金属半導体トランジスタ）の端子（例えば、ゲート）に印加され、それによって、プログラマブルロジック１８においてロジックを構成する。回路要素は、パストランジスタのようなトランジスタ、マルチプレクサの一部、ルックアップテーブル、ロジックアレイ、ＡＮＤ、ＯＲ、ＮＡＮＤ、およびＮＯＲロジックゲート等であり得る。
メモリ要素２０は、一般に、アレイパターンにおいて構成される。典型的なモダンプログラマブルロジックデバイスにおいては、各チップ上に何百万ものメモリ要素２０があり得る。プログラミング動作の間、メモリ要素のアレイはコンフィギュレーションデータを用いて提供される。コンフィギュレーションデータを用いて一度ロードされると、メモリ要素２０は、プログラマブルロジック１８における回路網の一部分を選択的に制御（例えば、ターオンオンおよびターンオフ）し、それによって、望まれたまま動作するようにその機能をカスタマイズする。
デバイス１０の回路網は、任意の適したアーキテクチャを使用して編成され得る。例として、プログラマブルロジックデバイス１０のロジックは、各々が複数のより小さなロジック領域を含んでいるより大きなプログラマブルロジック領域の一連の列および行において編成され得る。デバイス１０のロジックリソースは、関連垂直および水平コンダクタのような相互接続リソース１６によって相互接続され得る。これらのコンダクタは、デバイス１０の実質的に全体に広がるグローバル導電性ライン、デバイス１０の一部に広がるハーフラインまたはクォータラインのような分数ライン、特定の長さ（例えば、いくつかのロジック領域に相互接続するために十分な）のスタガードライン、より小さなローカルライン、または任意の他の適した相互接続リソース構成を含み得る。望まれた場合、デバイス１０のロジックは、複数の大きな領域がロジックの更に大きな部分を形成するために相互接続される、より多くのレベルまたは層において構成され得る。他のデバイス構成は、列および行において構成されていないロジックを使用し得る。
メモリ要素がアレイにおいて構成されている場合、水平および垂直コンダクタならびに関連ローディング回路網は、コンフィギュレーションデータを用いてメモリ要素をロードするために使用され得る。従来のデータローディング構成は、図２に示される。図２の構成は、メモリ要素２４の３×３アレイ２２を有する。（実際のメモリアレイは、典型的に、何百または何千の列および行を有するが、３×３アレイは例として使用される。）アレイ２２は、正の電源ライン４０および接地ライン３８を介して電力を受ける。ライン４０上の電圧Ｖｃｃは典型的に１．２ボルトであり、接地ライン３８上の電圧Ｖｓｓは典型的に０ボルトである。
クリアライン３６（ＣＬＲとしてラベル付けされる）は、メモリアレイ２２のコンテンツをクリアにするために使用される。アレイがクリアにされた後、コンフィギュレーションデータはロードされ得る。
コンフィギュレーションデータは、入力３２を介してレジスタ３０に直列に提供される。コンフィギュレーションデータは次いで、ＤＡＴＡ＿ＩＮ＿１、ＤＡＴＡ＿ＩＮ＿２、およびＤＡＴＡ＿ＩＮ＿３ライン２６を介してアレイ２２に並行に提供される。アドレス復号器３４は、入力４４を介してアドレス情報を受信する。それに応答して、アドレス復号器は、アドレスライン２８の望まれる１つのもの（すなわち、ＡＤＤ１、ＡＤＤ２、またはＡＤＤ３）をアサートする。アドレスラインが所定の列において示された場合、データライン２６上のデータは、その列におけるメモリ要素２４にロードされる。アレイは、アレイの列の各々におけるメモリ要素を組織的にローディングすることによって満たされる。アレイがコンフィギュレーションデータによって完全にロードされた後、各メモリ要素２４の出力４２は、プログラマブルロジックデバイスにおけるパストランジスタのゲートまたは他のロジック構成要素を制御するために、対応する静的制御信号を生成する。
図２のアレイ２２に使用される種類である、従来のメモリ要素２４が図３に示される。図３に示されるように、メモリ要素２４は、２つの相互結合インバータ（インバータ４６およびインバータ５２）から形成される。インバータ４６は、ｐチャネル酸化金属半導体（ＰＭＯＳ）トランジスタ４８およびｎチャネル酸化金属半導体（ＮＭＯＳ）トランジスタ５０を有する。インバータ５２は、ＰＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５６を有する。ＮＭＯＳトランジスタ６０は、クリアライン３６をアクティブにすることによって、クリア動作の間ターンオンされる。これは、ノードＮ２を接地３８に接続し、メモリ要素２４をクリアにする。ライン４２上のメモリ要素の出力（ＤＡＴＡ＿ＯＵＴ）は、ノードＮ２における信号によって決定される。
アドレスライン２８が高められると、ＮＭＯＳトランジスタ５８はターンオンされ、データライン２６上の信号はメモリ要素４６へと駆動される。ライン２６上の信号が高い場合、ノードＮ１は高いまま残り、メモリ要素２４はその低い（クリアされた）状態のまま残る。出力ＤＡＴＡ＿ＯＵＴは低い。ライン２６上の信号が低い場合、ノードＮ１は下げられ、インバータ４６による低いＮ１信号の反転によって、ノードＮ２における電圧は高められる。これは、出力ＤＡＴＡ＿ＯＵＴを高くする。
ＤＡＴＡ＿ＯＵＴ信号は、パストランジスタ６４のゲート６２に印加される。ＤＡＴＡ＿ＯＵＴが低い場合、パストランジスタ６４はオフにされている。ＤＡＴＡ＿ＯＵＴが高い場合、パストランジスタ６４はオンされ、データはライン６６とライン６８との間において流れることが可能である。
従来のメモリ要素２４をロードすることに関連する動作を示す信号タイミング図は、図４および図５に示される。図４のトレースは、ロジック「１」をクリアされたメモリ要素２４へとロードする処理を示す。図５のトレースは、ロジック「０」をクリアされたメモリ要素２４へとロードする処理を示す。
図４の第１のトレースは、Ｖｃｃライン４０に印加された電圧Ｖｃｃが１．２ボルトにおいて一定であることを示す。この正の電源電圧は、インバータ４６および５２に印加される。
図４の第２のトレースは、クリアリング動作がシステム起動時に実行された後、ライン３６上のクリア信号ＣＬＲは０ボルトにおいて一定であることを示す。
図４の第３のトレースに示されるように、アドレスラインＡＤＤは時間ｔ１においてアサートされ、時間ｔ２においてデアサートされる。
図４の第４のトレースは、ライン２６上のＤＡＴＡ＿ＩＮの値がデータローディング動作の間、一定の低信号であることを示す。
図４の第５のトレースにおける信号Ｎ１は、図３のノードＮ１における電圧を表す。
図４の第６のトレースにおける信号ＤＡＴＡ＿ＯＵＴは、ノードＮ２における電圧と同じであり、メモリ要素２４のコンテンツを表す。メモリ要素がロジック１を格納している場合、ノードＮ２は高く、かつＤＡＴＡ＿ＯＵＴも高い。メモリ要素がロジック０を格納している場合、ノードＮ２は低く、かつＤＡＴＡ＿ＯＵＴも低い。
図４に示されるように、ｔ１の前の時間ｔにおいては、ＡＤＤは低く、よってトランジスタ５８はオフである。ノードＮ１における電圧は高く、ノードＮ２における電圧は低い。出力ＤＡＴＡ＿ＯＵＴは低い。この状態においては、メモリ要素がそのクリアされた状態にあるため、メモリ要素に格納されたデータはロジック０である。時間ｔ１において、ＡＤＤは高くなり、それによってトランジスタ５８をターンオンし、０ボルトにおけるＤＡＴＡ＿ＩＮラインをノードＮ１に接続し、Ｎ１を下げる。ノードＮ２における電圧が高くなるように、ノードＮ１における低電圧はインバータ４６によって反転される。図４の第６のトレースは、これがＤＡＴＡ＿ＯＵＴをｔ１において高くすることを示す。この段階において、ロジック１はメモリ要素２４に格納される。アドレスラインＡＤＤが時間ｔ２においてデアサートされた場合、トランジスタ５８はターンオフされ、それによってメモリ要素を絶縁し、更なる状態変化を防ぐ。図４の第６のトレースに示されるように、ＤＡＴＡ＿ＯＵＴ信号は時間ｔ２において高いまま残る。
図５のトレースは、ロジック「０」をクリアされたメモリ要素２４（図３）にロードする処理を示す。この状況において、メモリ要素はロジック０を含み、ローディング処理はその状態を変化させない。
図５の第１のトレースは、Ｖｃｃライン４０（図３）に印加された電圧Ｖｃｃが１．２ボルトにおいて一定であることを示す。正の電源電圧Ｖｃｃは、インバータ４６および５２に印加される。
図５の第２のトレースに示されるように、クリアリング動作がシステム起動時に実行された後、ライン３６上のクリア信号ＣＬＲは０ボルトにおいて一定である。
図５の第３のトレースに示されるように、アドレスラインＡＤＤは時間ｔ１においてアサートされ、時間ｔ２においてデアサートされる。
図５の第４のトレースは、ライン２６上のＤＡＴＡ＿ＩＮの値がデータローディング動作の間、一定の高値である。図５のシナリオにおいては、ロジック０がメモリ要素２４にロードされるため、ＤＡＴＡ＿ＩＮは高い。図４のシナリオにおいては、ロジック１がメモリ要素２４にロードされていたため、ＤＡＴＡ＿ＩＮは低い。
図５の第５のトレースにおける信号Ｎ１は、図３のノードＮ１における電圧を表す。既にクリアされたメモリ要素にゼロがロードされている場合、Ｎ１は変化しない。
ノードＮ２における電圧と同じである、図５の第６のトレースにおける信号ＤＡＴＡ＿ＯＵＴは、メモリ要素２４のコンテンツを表す。メモリ要素２４がクリアされたため、ＤＡＴＡ＿ＯＵＴは時間ｔ１より前において低い。時間ｔ１の後、ＡＤＤはアサートされ、それによってトランジスタ５８をターンオンし、高ＤＡＴＡ＿ＩＮ信号をノードＮ１に接続する。Ｎ１が既に高いため、高ＤＡＴＡ＿ＩＮ信号をノードＮ１に印加することは、図５のＤＡＴＡ＿ＯＵＴトレースに示されるように、メモリ要素２４の状態を時間ｔ１において変化させることを引き起こさない。ＤＡＴＡ＿ＯＵＴ信号も、ＡＤＤラインが時間ｔ２においてデアサートされた後、その低値において固定されたまま残る。
図３の従来のメモリ要素２４のような従来のメモリ要素においては、アドレス、クリア、およびデータ信号は、０ボルトのロジック低値からＶｃｃのロジック高値の間にある。
本発明に従って、これらの信号の異なる値は性能を改良するために使用され得る。例えば、アドレス信号は、図４および図５と関連して示される種類のデータ書き込み動作の間に高くされ得、データ読み取り動作の間に下げられ得る。更に、メモリ要素電源レベルは高くされ得る。
図６に示されるように、本発明に従うプログラマブルロジックデバイス集積回路１０は、データローディング・読み取り回路網９６を含む。メモリ要素８２は、アレイ８８において構成される。アドレスライン１１２およびデータライン１０８は、アレイをアドレスするために使用される。クリアライン１０４上のクリア信号ＣＬＲは、データローディング動作に備えて、メモリ要素８２をクリアするために使用される。各メモリ要素８２は、対応するデータ出力ライン１１４において出力を生成する。
プログラマブルロジックデバイス１０は、コアロジック１８を含む。コアロジック１８は、正の電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにおいて電力供給されたプログラマブルコアロジックを含む。一例示的構成において、正の電源電圧Ｖｃｃは約１．２ボルトであり、接地電圧Ｖｓｓは０ボルトである。他の構成も使用され得る。例えば、Ｖｃｃは１．２ボルトより大きくまたは少なくなり得、Ｖｓｓは０ボルトより大きくまたは少なくなり得る。１．２ボルトのＶｃｃ値および０ボルトのＶｓｓ値の使用は単に例示的である。
ＶｃｃおよびＶｓｓのような電源電圧は、任意の適した構成を使用してデバイス１０における回路網に供給され得る。例えば、電源電圧は、１つ以上の外部電源ピンから受け取られ得る。外部供給された電源電圧より大きいまたは少ない電源電圧は、オンチップ回路網を使用して生成され得る。例えば、分圧器は、外部供給された電圧を減らすために使用され得、充電パンプまたは他の電圧ブースト回路は、外部供給された電源電圧より大きい電源電圧を生成するために使用され得る。
図６の例示的構成においては、電力調節器回路網８４は、外部電源電圧ＶｃｃおよびＶｓｓを用いて供給される。電力調節器回路網８４は、アレイ８８におけるメモリ要素８２のための電源電圧ＶｓｓおよびＶｃｃｈｇを生成するためにこれらの電圧を使用する。
データローディング・読み取り回路網９６は、アドレス、クリア、データ信号をアレイ８８に提供する。１つの適した構成においては、データローディング・読み取り回路網９６は、Ｖｃｃより大きい電圧におけるこれらの信号の少なくとも１つを提供する。これらの高電圧は、任意の適したソース（例えば、ピンまたは電力調節器回路網８４）から受け取られ得る。図６の実施例においては、データローディング・読み取り回路網９６は、ライン８５を通じて外部ピンから受け取られる電源電圧ＶｓｓおよびＶｃｃから内部的に高電圧を生成する。電源電圧ＶｓｓおよびＶｃｃは、コアロジック１８にも提供される。
コアロジック１８は、ｎチャネルおよびｐチャネル酸化金属半導体トランジスタならびにインバータ、マルチプレクサ、ロジックゲート、レジスタロジック、ルックアップテーブル等のような、ｎチャンルおよびｐチャネル酸化金属半導体トランジスタから形成されたプログラマブルロジック構成要素を含む。典型的なシナリオにおいては、プログラマブルコアロジック１８における回路または構成要素は、正の電源電圧Ｖｃｃを受け取る正の電源端子および接地電源電圧Ｖｓｓを受け取る接地電源端子を有する。
電力調節器回路網８４は、ライン９０および８６を使用して、アレイ８８におけるメモリ要素８２に接地電源電圧Ｖｓｓおよび正の電源電圧Ｖｃｃｈｇを供給する。一般に、任意の適した電源電圧は、要素８２に電力供給するために使用され得る。電源電圧が高くされると（すなわち、正の電源電圧と接地電圧との間の差異がＶｃｃより大きい場合）、デバイス１０の性能は強化される。特に、高電源電圧を使用することは、使用しない場合と比較し、メモリ要素８２からの出力制御信号がコアロジック１８におけるｎチャネルトランジスタをより完全にターンオンし、コアロジック１８におけるｐチャネルトランジスタをより完全にターンオフすることを可能にする。
一般に、高電源電圧は、増加された正の電源電圧および／または減少された接地電源電圧を使用してインプリメントされ得る。異なる電圧レベルを有する電源ラインのプログラマブルロジックデバイスアーキテクチャの導入は、複雑性を増す傾向がある。不必要な複雑性が増すことを回避するため、異なる電源電圧の使用を制限することが所望され得る。電源レベルの数を制限するための１つの適したアプローチは、コアロジック１８ならびにデータローディング・読み取り回路網９６に電力供給するために使用される接地電圧Ｖｓｓと同じものを、アレイ８８に電力供給するために使用される。この構成の種類は例として説明される。望まれた場合、しかしながら、コアロジック１８のための接地電圧がアレイ８８のための接地電圧と異なるような他の構成が使用され得る。
ライン８６および９０は、ＶｃｃｈｇおよびＶｓｓをメモリ要素アレイ８８におけるメモリ要素８２の各々に分配するために使用される。図６の実施例においては、アレイ８８に内にメモリ要素８２の３つの行および３つの列がある。これは、単に例示的である。集積回路１０のような集積回路は、メモリ要素８２の任意の適した数を有し得る。典型的なメモリアレイは、例えば、数百個または数千個の列および行に構成された数千個または数百万のメモリ要素８２を有し得る。
信号Ｖｓｓは一定である。信号Ｖｃｃｈｇは、一定値Ｖｃｃｈｇ高であり得る。例えば、Ｖｃｃｈｇ高は、１．６ボルトのような一定値であり得る。Ｖｃｃｈｇ高の値は、Ｖｃｃ（例えば、１．２ボルト）より大きい。所望された場合、電力調節器回路網８４は、データローディング動作を容易にするために、時間変化電源信号を生成し得る。例えば、電力調節器回路網８４は、データローディング動作の間、Ｖｃｃｈｇの値をＶｃｃｈｇ高からＶｃｃｈｇ低の値に減らし得る。データローディング動作の間にＶｃｃｈｇを下げることは、メモリ要素８２のための書き込みマージンを改良し、および／またはメモリ要素をロードするために使用されるアドレストランジスタに対するリアルエステート要求を減らすために役に立つ。アレイ８８における時間変化Ｖｃｃｈｇの使用は、例として本明細書中に説明される。
コアロジック１８に電力供給するために比較的低電源レベルＶｃｃを使用することは、減少された電力消費のような利益を提供する。Ｖｃｃｈｇ高−ＶｓｓがＶｃｃ−Ｖｓｓより大きいため、メモリ要素８２に電力供給するために使用される電源レベルは、コア電源レベルより大きい。しかしながら、アレイ８８において高電源レベルを使用することにから生じる、アレイ８８における電力消費効率の損失は、性能利益によってオフセットされる。
データローディング・読み取り回路網９６は、アレイ８８のためのクリアリングおよびデータローディング動作を制御する。データローディング・読み取り回路網９６は、入力パス９８を介して外部ソースからコンフィギュレーションデータを受信する。典型的なシステムにおいては、コンフィギュレーションデータは、メモリおよびデータローディング回路からプログラマブルロジックデバイスへとロードされる。コンフィギュレーションデバイスと時々呼ばれるこの種類の回路は、コンフィギュレーションデータを読み取り・書き込み回路網１１５内のレジスタにロードする。アドレス復号器１０２は、パス９８および入力１１０を介して外部制御信号を受信し得、またはアドレス制御信号は、データローディング・読み取り回路網９６において内部で生成され得る。
データローディング・読み取り回路網９６は、クリアライン１０４上のクリア信号（ＣＬＲとラベル付けされた）を生成する。信号ＣＬＲを回路網９６を用いてアサートすることは、メモリアレイ８８のコンテンツをクリアにする。クリアリング動作は、概して、システム電力アップまたは再構成の間に実行される。アレイがクリアにされた後、ＣＬＲ信号はデアサートされ、コンフィギュレーションデータはロードされる。
データローディング動作をサポートするため、コンフィギュレーションデータは、パス９８および１０６を介して読み取り・書き込み回路網１１５内のレジスタにロードされ得る。レジスタは、ＤＡＴＡ＿ＩＮ＿１、ＤＡＴＡ＿ＩＮ＿２、およびＤＡＴＡ＿ＩＮ＿３ライン１０８を介してアレイ８８と並列にコンフィギュレーションデータを印加する。アドレス復号器１０２は、外部ソースから、またはデータローディング・読み取り回路網９６における回路網から、入力１１０を介してアドレス情報を受信する。アドレス復号器１０２は、組織的に、所望されたアドレスライン１１２（すなわち、ＡＤＤ１、ＡＤＤ２、またはＡＤＤ３）をアサートおよびデアサートする。各列におけるアドレスラインがアサートさされた場合、データライン１０８上のデータは、その列におけるメモリ要素８２にロードされる。各列をこのような方法においてアドレスすることによって、アレイ８８の全体は、コンフィギュレーションデータによってロードされる。
アレイがロードされた後、適切なデータローディングは、メモリ要素８２にプログラムされたデータを読み出すために読み取り・書き込み回路網１１５の読み取り回路網を使用することによって確認され得る。データ確認またはデータ読み取りと時々呼ばれるこの動作は、ローディング処理の間エラーが生じていないことを保証するために使用される。アレイ８８から読み出された確認データの値がデータローディングの間に使用された値と一致しない場合、エラーメッセージが生成され得、ローディング処理は繰り返され得、または他の適した訂正処置がとられ得る。
データ読み取り動作の間、データライン１０８は読み取りラインとして使用される。特に、ＤＡＴＡ＿ＩＮ＿１、ＤＡＴＡ＿ＩＮ＿２、およびＤＡＴＡ＿ＩＮ＿３ライン１０８は、アドレスされたメモリ要素８２の列からのロードされたコンフィギュレーションデータ値を読み取り・書き込み回路網１１５に伝達するために使用される。
データローディング処理の成功確認が終了した後、ロードされたコンフィギュレーションデータはデバイス１０におけるプログラマブルロジックの動作を制御するために使用され、それによってデバイス１０はシステムにおいて使用され得る。通常動作の間、各メモリ要素８２の出力１１４は、ＮＭＯＳパストランジスタのようなＮＭＯＳトランジスタ、ＰＭＯＳ電力ダウントランジスタのようなＰＭＯＳトランジスタ、またはプログラマブルロジックデバイス１０のプログラマブルコアロジック１８における他の回路構成要素のゲートを制御するために、対応する静的制御信号を生成する。
例示的メモリ要素８２は、図７に示される。プログラミングの間、メモリ要素８２は、ＤＡＴＡ＿ＩＮライン１０８上にデータを受信する。データがアレイにロードされた後、データ確認動作は、データが適切にロードされたか否かを決定するために実行される。データ確認動作の間、ＤＡＴＡ＿ＩＮラインは、検証経路として役に立つ。ローディングする場合、データは、図６のデータローディング・読み取り回路網９６からライン１０８に沿ってアレイ８８に流れる。データ確認動作を実行する場合、データは、アレイ８８からライン１０８に沿って逆方向において図６のデータローディング・読み取り回路網９６に流れる。
ローディングおよび読み取り動作の両方の間、アドレス信号ＡＤＤは、組織的に、アドレスライン１１２においてアサートされる。これは、データローディング・読み取り回路網９６（図６）が、データ書き込みまたは読み取りのためにアレイ８８の列をアドレスすることを可能にする。
図７のメモリ要素８２は、２つの相互結合インバータを有する。インバータ１１６は、トランジスタ１２０および１２２を有する。インバータ１１８は、トランジスタ１２４および１２６を有する。トランジスタ１２０および１２４は、ｐチャネル酸化金属半導体トランジスタである。トランジスタ１２２および１２６は、ｎチャネル酸化金属半導体トランジスタである。ノードＮ１およびＮ２における電圧は、逆の極性を有する。Ｎ１が低い場合、Ｎ２は高く、メモリ要素８２はプログラムされていると言われる。この状況におけるプログラムされたメモリ要素のコンテンツは、ロジック１である。Ｎ１が高くＮ２が低い場合、メモリ要素はロジック０を含み、クリアされていると言われる。
図７に示されるように、ノードＮ２における電圧は、ＤＡＴＡ＿ＯＵＴ電圧と同じである。ＤＡＴＡ＿ＯＵＴ信号は、ライン１３０のようなラインを通じてトランジスタ１３６のようなプログラマブルコアロジック構成要素に印加される（図６の出力１１４として示される）。
本発明に従って、ライン１１２上のアドレス信号ＡＤＤの電圧は、書き込み動作の間比較的高い電圧を有し、データ確認（読み取り）動作の間比較的低い電圧を有する。ＡＤＤ信号は、データローディング・読み取り回路網９６（図６）のアドレス復号器１０２によって生成される。１つの適した構成において、アドレス信号は、データローディングの間Ｖｓｓの低値からＶｃｃｈｇ高の高値の間にあり、データ読み取り動作（データ確認）の間Ｖｓｓの低値からＶｃｃｈｇ低の高値（例えば、Ｖｃｃ）の間にある。
書き込み動作の間に使用されるアドレス電圧（この例において１．６ボルトである）は、使用されない場合と比較してアドレストランジスタ１３２をより多くターンオンする。それによって、アドレストランジスタ１３２に対するリアルエステート要求を減らし、および／またはメモリ要素８２のための書き込みマージンを増加させる。データ確認読み取り動作の間に使用される下げられたアドレス電圧（この例においては１．２ボルトである）は、メモリ要素８２の読み取りマージンを増加させる。
図６のデータローディング・読み取り回路網９６に使用され得る例示的読み取り・書き込み回路網１１５は、図８に示される。図８に示されるように、読み取り・書き込み回路網１１５は、パス１２５のようなパスを使用して鎖状に接続されたレジスタ１１７を含む。データローディング動作の間、レジスタ１１７の出力１１９はイネーブルされ、センス増幅器１２１はディセーブルされる。データがレジスタ１１７にシフトされた後、各レジスタは、対応する出力１１９においてコンフィギュレーションデータ出力信号を提供する。出力１１９の各々は、コンフィギュレーションデータをアレイ８８のメモリ要素８２（図６）にロードするためにそれぞれのＤＡＴＡ＿ＩＮライン１０８に接続される。コンフィギュレーションデータが正常にロードされたことを確認するために、データ読み取り動作はＤＡＴＡ＿ＩＮライン１０８を使用して実行される。データ読み取り動作の間、レジスタ出力１１９はディセーブルされ、センス増幅器１２１はイネーブルされる。この構成において、データは、アレイ８８のアドレスされた列からＤＡＴＡ＿ＩＮライン１０８、センス増幅器１２１、および入力１２３を介してレジスタ１１７に流れる。
図９および図１０は、書き込み動作の間に使用され得る例示的電圧を示す。図９および図１０の実施例においては、アレイにおけるメモリ要素８２のための正の電源電圧Ｖｃｃｈｇは、アドレス信号がアサートされる期間の間、Ｖｃｃｈｇ高の高値（例えば、１．６ボルト）からＶｃｃｈｇ低の低値（例えば、１．２ボルト）に下げられる。これは、メモリ要素８２の性能を改良するのに役に立つ。図９は、ロジック１をメモリ要素に書き込むために含まれる信号を示す。図１０は、ロジック０をメモリ要素に書き込むために含まれる信号を示す。
ライン１０８からのデータがメモリ要素８２に駆動され得るように、成功のデータ書き込み動作は、アドレストランジスタ１３２がトランジスタ１２４およびインバータ１１８より強くあることを要求する。Ｖｃｃｈｇが下げられた場合、トランジスタ１２４の強さは弱められる。その結果、アドレストランジスタ１３２は、そうでなければ要求されているように強くある必要はない。Ｖｃｃｈｇを下げることは、従って、メモリ要素８２のための書き込みマージンを増加させ、および／またはアドレストランジスタ１３２に対するリアルエステート要求を減らす。設計考慮によって、下げられたＶｃｃｈｇ値は、設計者が各アドレストランジスタ１３２によって消費されるリアルエステートを減らすことを可能にするために使用され得（そのゲート幅を減らすことによって）、書き込みマージンを増加させるために使用され得（書き込みの間エラーが生じないことを確実にすることに役立たせるためにアドレストランジスタ１３２の改良された強さを使用することによって）、またはリアルエステートを減らし書き込みマージンを増加させるために使用され得る。
アドレス信号ＡＤＤがアサートされた場合、その電圧は０ボルト（Ｖｓｓ）から高レベルへと増加する。図９および図１０の実施例においては、高レベルはＶｃｃｈｇ高である（例えば、１．６ボルト）。書き込み動作の間の高アドレス信号の使用は、書き込みの間にアドレストランジスタ１３２のゲートＧに印加される電圧の大きさを増加させる。本実施例においては、書き込み動作の間にアドレスされているアドレストランジスタ１３２のゲートに印加される電圧は、Ｖｃｃｈｇ高である（１．６ボルト）。トランジスタ１３２を制御するためのＶｃｃｈｇ高の高値の使用は、Ｖｃｃのより低い従来電圧の使用と比較してより多くトランジスタ１３２をターンオンする。Ｖｃｃｈｇ高の高アドレス信号値は、従って、所定のサイズ（ゲート幅）に対するトランジスタ１３２の強さを効率的に増加させるために役に立つ。
高アドレス信号レベルを使用して得られたアドレストランジスタ１３２の実効的な強さにおける増加は、メモリ要素８２の書き込みマージンを更に増加させ、および／またはトランジスタ１３２に対するリアルエステート要求を減らすために役に立つ。
図９においては、メモリ要素８２は、初めにクリアにされ、ロジック１を用いてロードされる。図９の最も下のトレースにおいて示されるように、アドレス信号ＡＤＤがアサートされた場合、ＤＡＴＡ＿ＯＵＴライン上の信号は、従って、低から高へと上昇する。
アレイ８８の全体がこのような方法においてデータを用いてロードされた後、電圧Ｖｃｃｈｇは、Ｖｃｃｈｇ高のその高レベル（例えば、１．６ボルト）に上昇され得る。これは、ロジック１を含むメモリ要素８２の出力が、Ｖｃｃのプログラマブルコアロジック正の電源電圧より大きい電圧（例えば、１．２ボルト）におけるプログラマブルコアロジックに提供されようにし、それによって性能を改良する。
図９の第１のトレースは、アレイ８８におけるメモリ要素８２に電力供給するために電力調節器回路網８４（図６）によってライン８６に印加される電源電圧Ｖｃｃｈｇが、Ｖｃｃｈｇ高の高値とＶｃｃｈｇ低の減少した値との間において変化することを示す。Ｖｃｃｈｇ低は、例えば、Ｖｃｃに対して等しくなり得る。正の電源電圧Ｖｃｃｈｇは、インバータ１１６および１１８に印加される。Ｖｃｃｈｇの値は、時間ｔ１においては高い（この実施例において）。コンフィギュレーションデータビットをメモリ要素８２にロードすることが望まれた場合、電力調節器回路網８４は、Ｖｃｃｈｇの値をＶｃｃｈｇ高からＶｃｃｈｇ低へと減らす（時間ｔ２）。アレイ８８の全ての列がコンフィギュレーションデータを用いてロードされた後、電力調節器回路網８４は、Ｖｃｃｈｇの値をＶｃｃｈｇ高へと上げる（時間ｔ６）。ｔ６の後に時間おいて、集積回路１０は正常に動作し、各メモリ要素８２はＶｓｓ（ロジック０が格納された場合）またはＶｃｃｈｇ高（ロジック１が格納された場合）の値において静的出力信号を生成している。
図９の第２のトレースに示されるように、Ｖｃｃの値は、この実施例においては、１．２ボルトのまま一定に残る。電源電圧Ｖｃｃは、例えば、プログラマブルコアロジック１８のような電力回路網ならびにデータローディング・読み取り回路網９６（図６）に使用され得る。望まれた場合、他の電源電圧がプログラマブルロジックデバイス１０において使用され得る。例えば、より高い電圧Ｖｃｃｉｏは、入力−出力回路網１２（図１）に電力供給するために使用され得る。不必要な複雑性を回避するために、Ｖｃｃｉｏのような電圧を供給する回路網は、他の高電圧を提供するために使用され得る。例えば、Ｖｃｃｈｇ高およびＶｃｃｉｏは、同等の電源によって提供され得、またはその同等の電圧源から引き出され得る。
図９の第３のトレースによって示されるように、クリアリング動作がシステム起動時の間に実行された後、ライン１０４上のクリア信号ＣＬＲは０ボルトにおいて一定である。
図９の第４のトレースは、アドレスラインＡＤＤが時間ｔ４においてどのようにアサートされ、時間ｔ５においてどのようにデアサートされたかを示す。本発明に従って、アドレス信号は、Ｖｓｓの低い値から高値まで変化する。図９の実施例においては、高アドレス信号は、Ｖｃｃｈｇ高の大きさを有する。
図９の第５のトレースは、ライン１０８上のＤＡＴＡ＿ＩＮの値がｔ３の前の時間ｔにおいて規定されていないことを示す。時間ｔ３において、データローディング回路網９６は、低ＤＡＴＡ＿ＩＮ信号（図９の実施例において）を生成する。
アドレスラインＡＤＤがｔ４において高められると、トランジスタ１３２（図７）はターンオンされ、それによって低ＤＡＴＡ＿ＩＮライン１０８はノードＮ１に接続される。ＡＤＤの高値は、時間ｔ４においてアドレストランジスタ１３２を強くターンオンすることに役に立つ。
ノードＮ１における電圧は、図９の第６のトレースにおいて示される。時間ｔ１において、インバータ１１６および１１８は、Ｖｃｃｈｇ高（この実施例において）において電力供給され、ノードＮ１における電圧はＶｃｃｈｇ高である。時間ｔ２においては、電圧Ｖｃｃｈｇは、Ｖｃｃｈｇ高からＶｃｃｈｇ低まで下がる（トレース１）。Ｖｃｃｈｇにおけるこの降下は、更にＶｃｃｈｇ高からＶｃｃｈｇ低に下がるノードＮ１における電圧に反映される。時間ｔ４においては、トランジスタ１３２が高ＡＤＤ信号によってターンオンされ、低ＤＡＴＡ＿ＩＮラインがノードＮ１に接続された場合、ノードＮ１における電圧は下げられる。
ノードＮ２における電圧およびライン１３０上の出力電圧（ＤＡＴＡ＿ＯＵＴ）が時間ｔ４において高められるように、ノードＮ１における低電圧は、インバータ１１６によって反転される。これは、メモリ要素の単一の列のプログラミングを完成させ、それによってＡＤＤは時間ｔ５においてデアサートされる。
Ｖｃｃｈｇのレベルは一般に、メモリ要素の各列がロードされる度に低いまま残る。メモリ要素８２の全ての所望の列がコンフィギュレーションデータを用いてロードされた後、電力調節器回路網８４は、ＶｃｃｈｇをＶｃｃｈｇ低からＶｃｃｈｇ高にまで上げる（時間ｔ６）。
電源電圧Ｖｃｃｈｇ高がインバータ１１６および１１８に印加されると、ライン１３０上のＤＡＴＡ＿ＯＵＴ信号はＶｃｃｈｇ高の電圧レベルにある。ＤＡＴＡ＿ＯＵＴ信号は高くされ（この例においてＶｃｃｈｇ高は、ＶｃｃおよびＶｃｃｈｇ低に対しては１．２ボルトであるのに比べ、１．６ボルトである）、それによってトランジスタ１３６（図７）のような図６のプログラマブルコアロジック１８の構成要素に印加される静的高出力信号は、これらの構成要素を満足に制御するのに十分に高い（例えば、ｎチャネルデバイスに対する抵抗は低く、ｐチャネルデバイスに対する漏れ電流は低い）。
アドレス信号ＡＤＤが時間ｔ４においてアサートされた場合に使用されるＶｃｃｈｇの下げられた値（Ｖｃｃｈｇ低）およびＡＤＤの高値（Ｖｃｃｈｇ高）は、ＮＭＯＳトランジスタ１３２およびＰＭＯＳトランジスタ１２４の相対的強さにおける要求を緩和する。ＡＤＤが高くされなかった場合（およびＶｃｃｈｇが下げられなかった場合）、より大きいＮＭＯＳトランジスタ１３２およびより大きい付随の信号ラインは、ＰＭＯＳトランジスタ１２４が克服され得ることを確実にし、データローディング動作に関連するＩＲ降下が過度にならないことを確実にするために要求されるはずである。アドレス信号が高くされ、データローディングの間に電源レベルが下げられた場合、ＮＭＯＳトランジスタ１３２に対する強さ要求およびリアルエステート要求は減少される。
図１０のトレースは、ロジック０をクリアされたメモリ要素８２（図７）にロードする処理を示す。この状況において、メモリ要素８２はロジック０を含み、それによってローディング処理はその状態を変化させない。
図１０の第１のトレースは、電力調節器回路網８４（図７）によってライン８６に印加される電源電圧Ｖｃｃｈｇが、図９に関連して説明されるように、Ｖｃｃｈｇ高の高値とＶｃｃｈｇ低の減少した値との間で変化することを示す。Ｖｃｃｈｇの値は時間ｔ１において高い。時間ｔ２において、電力調節器回路網８４は、コンフィギュレーションデータローディングに備えてＶｃｃｈｇの値をＶｃｃｈｇ高からＶｃｃｈｇ低へと減少させる。時間変化電源電圧Ｖｃｃｈｇは、アレイ８８（図６）が完全にロードされるまで低いまま残り得る。アレイ８８がコンフィギュレーションデータを用いてロードされた後、電力調節器回路網８４は、Ｖｃｃｈｇの値をＶｃｃｈｇ高に上げる（時間ｔ６）。
図１０の第２のトレースに示されるように、Ｖｃｃの値は１．２ボルトにおいて一定のまま残る（この実施例において）。
図１０の第３のトレースによって示されるように、クリアリング動作がシステム起動時に実行された後、ライン１０４上のクリア信号ＣＬＲは０ボルトにおいて一定である。
図１０の第４のトレースは、アドレスラインＡＤＤがどのようにして時間ｔ４においてアサートされ、時間ｔ５においてデアサートされるかを示す。アドレス信号の値は、０ボルトの低い値（Ｖｓｓ）からＶｃｃｈｇ高の高い値までの範囲にある。この高電圧を使用することは、アドレストランジスタ１３２を強くターンオンすることに役に立ち、それによってアドレストランジスタ１３２に対するリアルエステート要求を減少させ、および／またはメモリ要素に対する書き込みマージンを増加させる。
図１０の第５のトレースは、ライン１０８上のＤＡＴＡ＿ＩＮの値がｔ３の前の時間ｔにおいて規定されていないことを示す。時間ｔ３において、データローディング回路網９６は、高ＤＡＴＡ＿ＩＮ信号を生成する。
アドレスラインＡＤＤが時間ｔ４においてアサートされた場合、アドレス信号はＶｃｃｈｇのその高い値にまで上がる。これは、トランジスタ１３２（図７）をターンオンし、高ＤＡＴＡ＿ＩＮライン１０８をノードＮ１に接続する。ノードＮ１における電圧は、図１０の第６のトレースに示される。時間ｔ３において、メモリ要素３２は、そのクリアされた状態にある。この状態において、ノードＮ２における電圧は接地にある。インバータ１１６および１１８は、時間ｔ３においてＶｃｃｈｇ低の電圧にて電力供給され、それによってノードＮ１における反転されたＮ２電圧はＶｃｃｈｇ低である。時間ｔ４において、アドレスラインがＶｃｃｈｇ高に高められると、トランジスタ１３２はターンオンされ、高ＤＡＴＡ＿ＩＮラインはノードＮ１に接続される。図１０の第７のトレースに示されるように、ノードＮ１は既に高く、データ出力ラインＤＡＴＡ＿ＯＵＴの状態は低いまま残り、時間ｔ４においてその状態を変化させない。
ロジック０ビットのメモリ要素８２へのデータローディングは、時間ｔ５においてアドレスラインＡＤＤをデアサートすることによって完成される。アレイ８８の全ての列がこの方法においてコンフィギュレーションデータを用いてロードされた後、電力調節器回路網８４は、時間ｔ６においてＶｃｃｈｇをＶｃｃｈｇ低からＶｃｃｈｇ高まで上げる。
デバイス１０がこの分野において使用される前、コンフィギュレーションデータがアレイに適切にロードされたことを検証することが通常望まれる。データが適切にロードされたことを確認するため、データはライン１０８を通じてアレイから読み取られる。この方法において読み出されたデータがロードされたデータと同じであった場合、デバイスは適切にプログラムされ、システムにおいて使用され得る。読み出されたデータが意図されるコンフィギュレーションデータと異なる場合、エラーが生じている。
コンフィギュレーションデータが適切にロードされたことを確認する場合に実行され得るデータ読み取り動作は、図１１および図１２に示される。図１１は、ロジック１を読み取るために含まれる動作を示す。図１２は、ロジック０を読み取るために含まれる動作を示す。
読み取り動作の間、アドレス信号ＡＤＤは、組織的に、アレイ８８の列をアドレスするために高められる。読み取り動作の間に使用されるアドレス信号ＡＤＤは、好ましくは、メモリ要素の読み取りマージンを改良するために比較的低い（すなわち、ＡＤＤは書き込み動作の間より読み取り動作の間の方が小さい）。
図１１においては、メモリ要素はロジック１を含む（すなわち、Ｎ１は０であり、メモリ要素はプログラムされていることが想定される）。
図１１の第１の（最も上の）トレースに示されるように、信号ＤＡＴＡ＿ＩＮの電圧は初めに、データ読み取り動作に備えてＶｃｃの高電圧（例えば、１．２ボルト）にある。ｔ１の前の時間において、ＤＡＴＡ＿ＩＮ信号は無効である。時間ｔ１において、図６のデータローディング・読み取り回路網９６は、ＤＡＴＡ＿ＩＮを強く高める。時間ｔ２において、データローディング・読み取り回路網９６は、ＤＡＴＡ＿ＩＮを高に緩く保つ。時間ｔ３においては、図１１の第２のトレースに示されるように、アドレス信号ＡＤＤは、ＡＤＤを０ボルトからＶａｄｄ低にすることによってアサートされる。例えば、Ｖａｄｄ低の値は、１．２ボルトの電圧（Ｖｃｃ）であり得る。図１１の第３のトレースに示されるように、データ読み取り動作の間、メモリ要素８２は、Ｖｃｃｈｇ高の高い正の電源電圧（例えば、１．６ボルト）を使用して電力供給され得る。
ＡＤＤを時間ｔ３において高めることは、トランジスタ１３２（図７）をターンオンする。ｔ３とｔ５との間の時間において、トランジスタ１３２はオンのまま残り、それによってＤＡＴＡ＿ＩＮライン１０８上の緩く保たれた高電圧は、インバータ１１８の出力にさらされる。ノードＮ２は高く、それによってトランジスタ１２６はオンであり、インバータ１１８の出力はノードＮ１に低電圧を駆動させる。トランジスタ１２６（図７）は、ＤＡＴＡ＿ＩＮライン１０８上に緩く保たれた「１」より強く、それによってＤＡＴＡ＿ＩＮ信号の値は、図１１の第１のトレースに示されるように、約０ボルトにまで落ちる。時間ｔ４において、データローディング・読み取り回路網９６（図１）はＤＡＴＡ＿ＩＮ信号の低電圧を検出し、従ってＮ１における電圧が低く、かつメモリ要素がロジック１を含んでいたと推断し得る（この実施例において）。
図１１の第４のトレースに示されるように、ノードＮ１における電圧は、アドレストランジスタ１３２が時間ｔ３においてＡＤＤ信号によってターンオンされた場合、瞬間的に増加される。図１１の第４のトレースに示される、Ｎ１における上昇は望ましくない。この上昇が大きくなりすぎた場合、インバータ１１６はノードＮ２に「０」を駆動させ、メモリ要素８２の状態はフリップする。ＡＤＤ信号の電圧（すなわち、この例においては１．２ボルトの信号Ｖａｄｄ低）が比較的低いため、トランジスタ１３２は強すぎることなくターンオンされる。結果的に、電圧Ｎ１における望まれない上昇のピークは上手く制御され、フリップは生じない。
図１２において、メモリ要素はロジック０を含む（すなわち、Ｎ１は高く、Ｎ２は低く、メモリ要素はクリアされたと想定される）。
図１２における第１の（最も上の）トレースに示されるように、ｔ１の前の時間においては、ＤＡＴＡ＿ＩＮ信号は無効である。時間ｔ１においては、図６のデータローディング・読み取り回路網９６は、ＤＡＴＡ＿ＩＮを強く高める。時間ｔ２においては、データローディング・読み取り回路網９６は、ＤＡＴＡ＿ＩＮを高に緩く保つ。図１２の第２のトレースに示されるように、時間ｔ３において、アドレス信号ＡＤＤは、ＡＤＤを０ボルトからＶａｄｄ低（例えば、Ｖｃｃ）にすることによってアサートされる。図１２の第３のトレースに示されるように、メモリ要素８２は、Ｖｃｃｈｇ高の高い正の電源電圧（例えば、１．６ボルト）を使用して電力供給され得る。時間ｔ３においてＡＤＤを高めることは、トランジスタ１３２（図７）をターンオンする。
ｎチャネル酸化金属半導体アドレストランジスタ１３２がｔ３とｔ５との間の時間にターンオンされた場合、信号はノードＮ１からノード１３３へ流れることが可能である（図７）。ＶｃｃｈｇがＶｃｃｈｇ高に上昇されるため、時間ｔ３におけるノードＮ１の電圧は、ＤＡＴＡ＿ＩＮライン１０８上の緩く保たれた電圧Ｖｃｃより高いＶｃｃｈｇ高である。アドレストランジスタ１３２のゲートＧは、Ｖａｄｄ低のアドレス信号電圧（Ｖｃｃ）において維持される。トランジスタ１３２のような酸化金属半導体トランジスタの性質のため、ノードＮ１および１３３における電圧が、アドレスライン１１２における電圧（ゲートＧ）からＮＭＯＳトランジスタ１３２のしきい値電圧Ｖｔを引いたものより高い場合、トランジスタ１３２はオフされ、ノードＮ１および１３３を絶縁する。ｔ３の前の時間における、緩く保たれたＤＡＴＡ＿ＩＮライン１０８の電圧レベルは、従って、時間ｔ３において変化しないまま残る。それによって、時間ｔ３において、ノードＮ１の電圧における変化は無い。時間ｔ４において、データローディング・読み取り回路網９６（図６）は、ＤＡＴＡ＿ＩＮ信号の高電圧を検出し、Ｎ１における電圧が高く、かつメモリ要素がロジック０を含んでいたと推断する。図１２の第２のトレースに示されるように、アドレス信号は時間ｔ５においてデアサートされる。
図１２の第４のトレースに示されるように、ノードＮ１における電圧は、アドレス信号が高いにも関らず、ｔ３からｔ５の時間の間において一定のＶｃｃｈｇ高のまま残る。これは、ゲート電圧ＧがＶａｄｄ低の比較的低いアドレス信号電圧（Ｖｃｃ）においてキャプされるためである。ゲート電圧Ｇに課された上限は、インバータ１１８によって出力ノード１３３に駆動される最大限の電圧を制限する。それによって、電圧Ｎ１は読み取り動作の間、上手く制御されている。
プログラマブルロジックデバイス集積回路１０におけるメモリ要素８２を動作するために含まれるステップのフローチャートは、図１３に示される。
ステップ１３８において、メモリ要素は、クリアライン１０４を使用してデータローディングに備えてクリアされる。
ステップ１４０において、メモリ要素８２は、Ｖｃｃｈｇ低のような電源電圧（例えば、１．２ボルト）を使用して電力供給され得る。図９および図１０の第１のトレースに示されるように、この値は、コンフィギュレーションデータローディング動作に備えて既存のＶｃｃｈｇ高の比較的高い値から減少され得る。代替的に、アレイ８８は、Ｖｃｃｈｇ低の正の電源電圧を使用して電力供給され得る。アレイ８８がＶｃｃｈｇ低を使用して電力供給された場合、この比較的低い正の電源電圧は、プログラミングを容易にするためにデータローディング動作の間、維持され得る。
ステップ１４２において、コンフィギュレーションデータは、入力１０６を介して読み取り・書き込み回路網１１５のレジスタ１１７にシフトされる（図６）。
ステップ１４４において、制御信号は、入力１１０にて図６のアドレス復号器１０２に印加される。制御信号は、所望のアドレスライン１１２がアレイ８８におけるメモリ要素の列をアドレスすることをアサートするようにアドレス復号器１０２に命令する。それに応答して、アレイにおけるアドレスライン１１２の１つは、アレイ８８におけるメモリ要素８２の対応する列をアドレスするようにアサートされる。アドレス信号ＡＤＤは、好ましくは、図９および図１０に関連して説明されるように、Ｖｓｓの低い値（例えば、０ボルト）からＶｃｃｈｇ高の高値（例えば、１．６ボルト）になる。
ステップ１４４の間に使用される高ＡＤＤ信号電圧の比較的高い値（例えば、Ｖｃｃｈｇ高）およびメモリ要素アレイの正の電源電圧の比較的低い値（例えば、Ｖｃｃｈｇ低）は、アドレストランジスタ１３２に対するリアルエステート要求を減らし、および／またはメモリ要素のための書き込みマージンを増加させるのに役立つ。
ステップ１４６において、メモリ要素のアドレスされた列に対するコンフィギュレーションデータがデータライン１０８を介してアレイ８８にロードされた後、アドレスライン１１２はデアサートされる（例えば、図９および図１０に関連して説明されるように、アドレスラインの電圧をそのＶｃｃｈｇ高の高レベルからＶｓｓの接地電圧に下げることによって）。
ライン１４８によって示されるように、データローディング・読み取り回路網９６がアレイ８８における全てのアドレスライン１１２を組織的にアサートし、アレイ８８の全てのメモリ要素８２がロードされるまで、コンフィギュレーションデータローディング処理は続く。
アレイ８８がコンフィギュレーションデータを用いて完全にロードされた後、電力調節器回路網８４は、データ確認動作に備えてメモリ要素の正の電源電圧をＶｃｃｈｇ高に増加させ得る。
ステップ１５０において、データローディング・読み取り回路網９６は、アドレスライン１１２の１つをアサートする。アドレスライン１１２は、メモリ要素８２の読み取りマージンを改良するのに役に立つため、好ましくは、その電圧をＶｓｓから比較的低い値Ｖａｄｄ低（例えば、Ｖｃｃ）に上げられる。図１１および図１２に関連して説明されるように、メモリ要素のアドレスされた列にロードされたデータは、データローディング・読み取り回路網９６によってメモリ要素から読み出される（ステップ１５２）。
ステップ１５４において、アサートされたアドレスラインは、その電圧をＶａｄｄ低からＶｓｓに減らすことによってデアサートされる。
ライン１５６に示されるように、データローディング・読み取り回路網９６がアレイ８８から全てのロードされたコンフィギュレーションデータを組織的に読み出すまで、データ読み取り動作は続く。読み出されたデータは、ロードされたデータと比較される。ロードされたデータと読み出されたデータとの間に矛盾があった場合、訂正処置がとられ得る。
データ確認処理が成功した場合、プログラマブルロジックデバイス集積回路１０は、システム内の通常動作に使用され得る（ステップ１５８）。通常動作の間、電力調節器回路網８４は、プログラマブルコアロジック１８に電力供給するために使用される電源レベルよりも高い電源レベルにおいてアレイ８８に電力供給する。例えば、メモリ要素８２は、Ｖｃｃｈｇ高およびＶｓｓにおいて電力供給され得る。このように電力供給された場合、ロジック０を含むメモリ要素８２は、ＶｓｓにおけるそれらのＤＡＴＡ＿ＯＵＴ端子にて制御信号を生成し、ロジック１を含むメモリ要素８２は、Ｖｃｃｈｇ高におけるそれらのＤＡＴＡ＿ＯＵＴ端子にて制御信号を生成する。Ｖｃｃｈｇ高の大きさは、性能を強化するプログラマブルコアロジック１８に電力供給するために使用される電圧Ｖｃｃより大きい。
図１３に関連して説明される例示的構成においては、メモリアレイ８８は、Ｖｃｃｈｇの時間変化する正の電源電圧およびＶｓｓの接地電圧を提供するダイナミック電力調節器回路網によって電力供給される。電源電圧Ｖｃｃｈｇは、通常動作の間およびデータ読み取り動作の間、Ｖｃｃｈｇ高に高くされる。電源電圧Ｖｃｃｈｇは、データ書き込み動作の間Ｖｃｃｈｇ低に減少される。一般に、Ｖｃｃｈｇ高およびＶｃｃｈｇ低は、任意の適した電圧であり得る。Ｖｃｃｈｇ低に対する１つの適した電圧は、すぐに利用可能な電源電圧Ｖｃｃである。望まれた場合、しかしながら、Ｖｃｃｈｇ低はＶｃｃより低くまたは高くあり得る。Ｖｃｃｈｇ低の値は、例えば、１．２ボルトであり得、もしくはより低いまたはより高い値が使用され得る。Ｖｃｃｈｇ高は、１．６ボルトであり得（例えば、Ｖｃｃが１．２ボルトであった場合）、１．２ボルトから１．４ボルトの間であり得、１．２ボルトから１．６ボルトの間であり得、１．６ボルトより大きくあり得、または１．２ボルトより少なくあり得る（すなわち、Ｖｃｃが１．２ボルトより少ない場合）。
Ｖｃｃｈｇの値を必要に応じて上げること、および下げることは、アレイにおけるアドレストランジスタに対する減少したリアルエステート要求および増加された書き込みマージンのような利益を提供する。望まれた場合、しかしながら、Ｖｃｃｈｇの固定値が使用され得る。例えば、Ｖｃｃｈｇの値は、Ｖｃｃにおいて固定され得、または高レベル（例えば、Ｖｃｃが１．２ボルトにおいて固定されている場合、１．６ボルト）において固定され得る。データ書き込み動作およびデータ読み取り動作の間にアドレス信号に対する異なる最大限電圧レベルを使用する利益は、どの種類のメモリ要素電源電圧スキームが使用されるにも関らずに得られうる。
適切なアドレス動作は、アドレス信号が所定の範囲内に入ることを要求する。データ書き込み動作の間のＶｃｃｈｇ高の高アドレス信号およびデータ読み取り動作の間のＶｃｃの低信号の使用は、単に例示である。
概して、２段階の電源電圧Ｖｃｃｈｇ（Ｖｃｃｈｇ高／Ｖｃｃｈｇ低）が使用された場合、Ｖｃｃｈｇ高の高アドレス信号電圧は好都合である。なぜなら、Ｖｃｃｈｇ高は、集積回路１０において既に利用可能であるからである。望まれた場合、Ｖｃｃｈｇ高より低いまたは高い高アドレス電圧Ｖａｄｄ高が使用され得る。同様に、Ｖｃｃｈｇ低の値およびデータライン信号がＶｃｃにある場合、Ｖｃｃのデータ読み取りアドレス信号電圧の使用は好都合である。望まれた場合、Ｖａｄｄ低は、Ｖｃｃより低くまたは高くあり得る。書き込みマージン（および／またはアドレストランジスタリアルエステート要求）および読み取りマージンが同時に改良され得るように、Ｖａｄｄ低は通常Ｖａｄｄ高より低い。
Ｖｃｃｈｇ高の正の電源電圧およびＶｓｓの接地電圧を使用してメモリ要素電源を高くさせることは、通常満足のいくことである。望まれた場合、しかしながら、高電源電圧は、他の構成を使用して電力調節器回路網８４によって提供され得る。例えば、高電源レベルは、Ｖｃｃにおける正の電源電圧およびＶｓｓより少ない接地電源電圧を使用して提供され得る。この種類の構成において、メモリ要素電源電圧は、メモリ要素の正の電源電圧とメモリ要素接地との間の差異がＶｃｃとＶｓｓとの間の差異より大きいため、高くされる（プログラマブルコアロジック１８の回路網に電力供給するために使用される電源レベル）。集積回路１０に使用される酸化金属トランジスタ（例えば、メモリ要素トランジスタ）のしきい値電圧は、望まれた場合、シフトされた正の電源電圧および接地電源電圧に適合するように修正され得る。
固定された、単一レベルの電源電圧Ｖｃｃｈｇがメモリアレイのために使用された場合、高アドレス信号Ｖａｄｄ高は、Ｖｃｃｈｇより大きく、またはＶｃｃｈｇより小さくあり得る。メモリ要素電源電圧がＶｃｃにおいて固定された場合、データ書き込み動作の間に使用されるアドレス信号Ｖａｄｄ高は、Ｖｃｃより大きくあり得る。アドレス信号Ｖａｄｄ低は、Ｖａｄｄ高より通常少ない。電圧Ｖｃｃが集積回路においてすぐに利用可能であるため、ＶｃｃのＶａｄｄ低レベルは通常適している。望まれた場合、しかしながら、Ｖａｄｄ低はＶｃｃより低くまたは高くあり得る。
ＤＡＴＡ＿ＩＮライン１０８上のデータ信号のために使用される電圧は、典型的にＶｃｃである。なぜなら、これがコアロジック１８におけるロジック信号によって使用される電圧だからである。望まれた場合、データ信号は、より高いまたはより低い値を使用し得る。
メモリ要素のインバータにおいては、ｎチャネルおよびｐチャネル酸化金属半導体トランジスタに関連するしきい値電圧ＶｔｎおよびＶｔｐがある。インバータの適切な動作は、インバータ電圧がＶｔｎとＶｔｐとの総計を超えることを要求する。ＶｔｎとＶｔｐとの総計は、時々Ｖｆｕｎｃｔｉｏｎと呼ばれる。一般に、Ｖｃｃｈｇ低は、メモリ要素が適切に動作するためにＶｆｕｎｃｔｉｏｎの上にあるべきである。Ｖａｄｄ低の値は、好ましくは、Ｖｆｕｎｃｔｉｏｎより大きく、Ｖｃｃｈｇ高より少ない。
上記記載は、本発明の原理の例示に過ぎず、様々な修正が本発明の範囲および精神から逸脱せずに当業者によって行われ得る。
プログラマブルロジックデバイス集積回路が提供される。プログラマブルロジックデバイス集積回路は、プログラマブルコアロジック電源電圧において電力供給されたプログラマブルコアロジックを含む。プログラマブルロジックデバイスコンフィギュレーションデータは、プログラマブルコアロジックがカスタムロジック機能を実行するように構成するためにメモリ要素にロードされる。通常動作の間、メモリ要素は、プログラマブルコアロジック電源電圧より大きい電源電圧を用いて電力供給され得る。データローディング動作の間、メモリ要素は、プログラマブルコアロジック電源電圧と等しい電源電圧を用いて電力供給され得る。データローディング・読み取り回路網は、メモリ要素にデータをロードし、メモリ要素からデータを読み取る。アドレス信号は、データローディング・読み取り回路網によって生成される。アドレス信号は、読み取り動作の間よりデータ書き込み動作の間においてより大きい電圧レベルを有し得る。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
本発明に従った、例示的プログラマブルロジックデバイス集積回路の図である。 プログラマブルロジックデバイスメモリ要素の従来のアレイの図である。 従来のプログラマブルロジックデバイスメモリ要素の図である。 従来のプログラマブルロジックデバイスメモリセルがどのようにしてロジック１の値を有するコンフィギュレーションデータビットを用いてロードされるかを示すタイミング図である。 従来のプログラマブルロジックデバイスメモリセルがどのようにしてロジック０の値を有するコンフィギュレーションデータビットを用いてロードされるかを示すタイミング図である。 本発明に従った、メモリ要素回路網を有する例示的プログラマブルロジックデバイスの図である。 本発明に従った、図６に示される種類のプログラマブルロジックデバイス集積回路のような集積回路のための例示的メモリ要素の図である。 本発明に従った、例示的読み取り・書き込み回路網の回路図である。 本発明に従った、図７に示される種類のプログラマブルロジックデバイスメモリ要素がどのようにしてロジック１の値を有するコンフィギュレーションデータビットを用いてロードされるかを示すタイミング図である。 本発明に従った、図７に示される種類のプログラマブルロジックデバイスメモリ要素がどのようにしてロジック０の値を有するコンフィギュレーションデータビットを用いてロードされるかを示すタイミング図である。 本発明に従った、図７に示される種類のプログラマブルロジックデバイスメモリ要素がどのようにしてロジック１の値を有するコンフィギュレーションデータビットの適切なローディングを確認するために読み取られるかを示すタイミング図である。 本発明に従った、図７に示される種類のプログラマブルロジックデバイスメモリ要素がどのようにしてロジック０の値を有するコンフィギュレーションデータビットの適切なローディングを確認するために読み取られるかを示すタイミング図である。 本発明に従った、図７に示される種類のプログラマブルロジックデバイスメモリ要素のアレイを使用することに含まれた例示的ステップのフローチャートである。
符号の説明
１０、１８ プログラマブルロジック
２０、８２ メモリ要素
９６ データローディング・読み取り回路網

Claims (20)

  1. コアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
    該プログラマブルコアロジックを構成する出力を有するメモリ要素のアレイと、
    該アレイ内の該メモリ要素をアドレスするための複数のアドレスラインと、
    該メモリ要素にプログラマブルロジックデバイスコンフィギュレーションデータをロードするために、該コアロジック電源電圧より大きい電圧レベルを有するアドレス信号を該アドレスラインに印加するデータローディング・読み取り回路網と
    を備える、プログラマブルロジックデバイス集積回路。
  2. 前記メモリ要素に電力供給する時間変化メモリ要素電源電圧を提供する電力調節器回路網をさらに備え、前記データローディング・読み取り回路網が前記プログラマブルロジックデバイスコンフィギュレーションデータをロードするために前記アドレス信号を前記アドレスラインに印加した場合、該時間変化メモリ要素電源電圧は前記コアロジック電源電圧と等しく、該時間変化メモリ要素電源電圧は、通常動作の間、該コアロジック電源電圧より大きい、請求項１に記載のプログラマブルロジックデバイス集積回路。
  3. 前記メモリ要素の通常動作の間、前記コアロジックの正の電源電圧より大きいメモリ要素電源電圧において該メモリ要素に電力供給する電力調節器回路網をさらに備える、請求項１に記載のプログラマブルロジックデバイス集積回路。
  4. 前記メモリ要素の各々は相互結合インバータを含み、前記データローディング・読み取り回路網は該メモリ要素からプログラマブルロジックデバイスコンフィギュレーションデータを読み取るためにアドレス信号を前記アドレスラインに印加し、該プログラマブルロジックデバイスコンフィギュレーションデータを読み取るために使用される該アドレス信号は、該プログラマブルロジックデバイスコンフィギュレーションデータを該メモリ要素にロードするときに使用される該アドレス信号の電圧レベルより少ない電圧レベルを有する、請求項１に記載のプログラマブルロジックデバイス集積回路。
  5. 複数のアドレストランジスタをさらに備え、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、請求項１に記載のプログラマブルロジックデバイス集積回路。
  6. 複数のアドレストランジスタであって、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、複数のアドレストランジスタと、
    該メモリ要素の通常動作の間、該第１の電圧レベルと等しい電源電圧において該メモリ要素に電力供給する電力調節器回路網と
    をさらに備える、請求項１に記載のプログラマブルロジックデバイス集積回路。
  7. データローディング動作の間にコンフィギュレーションデータが書き込まれ、コンフィギュレーションデータが読み取り動作の間に読み取られるプログラマブルロジックデバイスメモリ要素を有するプログラマブルロジックデバイス集積回路であって、該プログラマブルロジックデバイス集積回路は、
    プログラマブルコアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
    該プログラマブルコアロジックを構成する通常動作の間、制御信号を該プログラマブルコアロジックに供給する該メモリ要素のアレイと、
    読み取り動作の間とは異なる電圧レベルにおいてデータローディング動作の間に該メモリ要素をアドレスするアドレス信号を生成するデータローディング・読み取り回路網と
    を備える、プログラマブルロジックデバイス集積回路。
  8. 前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、メモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、請求項７に記載のプログラマブルロジックデバイス集積回路。
  9. 前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、データローディング動作の間の該アドレス信号の該電圧レベルと等しいメモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、請求項７に記載のプログラマブルロジックデバイス集積回路。
  10. 前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、第１および第２の電圧レベルを有する時間変化メモリ要素電源電圧を生成するダイナミックな電力調節器回路網をさらに含み、該第１の電圧レベルは、データローディング動作の間に生成され、該第２の電圧レベルは、通常動作の間に生成され、該第１の電圧は、該プログラマブルコアロジック電源電圧と等しく、該第２の電圧レベルは、該第１の電圧より大きい、請求項７に記載のプログラマブルロジックデバイス集積回路。
  11. プログラマブルロジックデバイス集積回路におけるプログラマブルロジックデバイスメモリ要素のアレイを使用する方法であって、プログラマブルロジックデバイスコンフィギュレーションデータは、データローディング動作の間に前記メモリ要素に書き込まれ、該プログラマブルロジックデバイスコンフィギュレーションデータは、データ読み取り動作の間に該メモリ要素から読み取られ、該方法は、
    データローディング動作の間とデータ読み取り動作の間とで異なる電圧レベルを有する該プログラマブルロジックデバイスメモリ要素のアレイにアドレス信号を印加することと、
    通常動作の間、該プログラマブルロジックデバイスメモリ要素が該プログラマブルロジックデバイスコンフィギュレーションデータを用いてロードされた後、該プログラマブルロジックデバイス集積回路上にプログラマブルコアロジックを構成するために該プログラマブルコアロジックに該プログラマブルロジックデバイスメモリ要素からの出力信号を印加することと
    を包含する、方法。
  12. 前記アドレス信号を印加することは、データ読み取り動作の間の該アドレス信号の電圧レベルより大きい電圧レベルを有するアドレス信号をデータローディング動作の間に印加することを含む、請求項１１に記載の方法。
  13. 前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
    該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することをさらに包含する、請求項１１に記載の方法。
  14. 前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
    該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
  15. プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
  16. プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
    データローディング動作の間、通常動作の間に該メモリ要素に電力供給するために使用される電源電圧より少ない電源電圧を用いて該メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
  17. プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
    データローディング動作の間、該プログラマブルコアロジック電源電圧と等しい電源電圧を用いて該メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
  18. 前記メモリ要素の各々は、２つの相互結合されたインバータを含み、該インバータの各々は、正の電源端子と接地端子との間に直列に接続されたｐチャネル酸化金属半導体トランジスタおよびｎチャネル酸化金属半導体トランジスタを有し、前記方法は、
    プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
    通常動作の間、該正の電源端子においては正の電源電圧を、かつ該接地端子においては接地電圧を印加することによって、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することであって、データ書き込み動作の間の前記アドレス信号の前記電圧レベルは、該正の電源電圧と等しい、ことと
    をさらに包含する、請求項１１に記載の方法。
  19. 前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
    プログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
  20. 前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
    該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
    通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
    をさらに包含する、請求項１１に記載の方法。
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