CN1967719B - 电源电平升高的可编程逻辑器件存储器单元 - Google Patents

Abstract

本发明提供了电源电平升高的可编程逻辑器件存储器单元。可编程逻辑器件集成电路包含被按可编程核心逻辑电源电压供电的可编程核心逻辑。向存储器单元中加载可编程逻辑器件配置数据，来对可编程核心逻辑进行配置以执行定制逻辑功能。在正常操作过程中，可以按比可编程核心逻辑电源电压高的电源电压对存储器单元供电。在数据加载操作过程中，可以按与可编程核心逻辑电源电压相等的电源电压对存储器单元供电。数据加载和读取电路向存储器单元中加载数据并从存储器单元读取数据。该数据加载和读取电路生成地址信号。地址信号在数据写入操作过程中可以具有比在读取操作过程中高的电压电平。

Description

电源电平升高的可编程逻辑器件存储器单元

技术领域

本发明涉及存储器单元，更具体来说，涉及具有针对诸如可编程逻辑器件的集成电路的升高输出电压的易失性存储器单元。

背景技术

集成电路往往包含多个易失性存储器单元。典型的易失性存储器单元基于交叉耦合反相器(锁存器)并用于存储数据。每个存储器单元都可以存储一比特数据。

通常使用易失性存储器单元来存储可编程逻辑器件中的配置数据。可编程逻辑器件是如下类型的集成电路：其可以按相对小的批量来定制以实现希望的逻辑设计。在典型的场合下，可编程逻辑器件制造商预先设计并制造非定制的可编程逻辑器件集成电路。随后，逻辑设计者使用逻辑设计系统来设计定制逻辑电路。该逻辑设计系统利用与制造商的可编程逻辑器件的硬件性能有关的信息，来帮助设计者利用给定可编程逻辑器件上可用的资源实现逻辑电路。

逻辑设计系统基于逻辑设计者的定制设计来创建配置数据。当将该配置数据加载到一个可编程逻辑器件的存储器单元中时，该配置数据对该可编程逻辑器件的逻辑进行编程，使得该可编程逻辑器件实现设计者的逻辑电路。使用可编程逻辑器件可以显著减小实现希望的集成电路设计所需的工作量。

按正电源电压向常规可编程逻辑器件存储器单元供电。用来向常规可编程逻辑器件存储器单元供电的该正电源电压，通常被称为Vcc或Vcc-core，并且同样是用来向可编程逻辑器件中的核心逻辑供电的电源电压。

按低Vcc值操作的诸如可编程逻辑器件集成电路的集成电路，提供优于按较高Vcc值操作的集成电路的有益效果。例如，Vcc的降低通常导致功耗的降低。由于这些有益效果，半导体产业不断地努力提出支持降低Vcc的工艺和电路设计。前几代可编程逻辑器件按2.0伏特、1.8伏特以及1.5伏特的Vcc电平操作。较近以来，已在可编程逻辑器件中使用了1.2伏特的Vcc电平。预期将来的可编程逻辑器件将支持低于1.2伏特(例如，1.1伏特或1.0伏特)的Vcc电平。

可编程逻辑器件中的存储器单元产生反映已加载到这些存储器单元中的配置数据的静态输出信号。这些静态输出信号对n沟道和p沟道金属氧化物半导体(MOS)晶体管的栅极进行驱动。这些晶体管中的某些晶体管(如n沟道晶体管)用作传输晶体管，并被安装到复用器和其他逻辑组件中。有时p沟道晶体管用作防止向集成电路的未用部分施加电力的断电晶体管。当按不足的电压驱动n沟道晶体管和p沟道晶体管时，它们都操作得很差。例如，如果n沟道传输晶体管的栅极接收到太低的电压，则该晶体管不会正确地导通，而会使经过该晶体管的逻辑信号劣化。如果p沟道断电晶体管的栅极电压太低，则该晶体管不会正确地截止，而会出现不期望的大泄漏电流。

因此，期望能够提供在低核心逻辑电源电平下操作良好的可编程逻辑器件集成电路。

发明内容

根据本发明，提供了包含可编程核心逻辑的可编程逻辑器件集成电路。将配置数据加载到存储器单元阵列中。被加载的存储器单元产生对核心逻辑进行配置以产生定制逻辑功能的控制信号。

使用数据加载和读取电路来对存储器单元阵列中的存储器单元进行寻址。为了减小与针对存储器单元的地址晶体管相关联的占用面积(real estate)需求并且/或者增大存储器单元的写入容限(write margin)，在数据写入操作过程中使用的地址信号可以具有比可编程核心逻辑电源电压高的电压。在读取操作过程中，可以按诸如可编程核心逻辑电源电压的较低电压向存储器单元施加地址信号。

在正常操作过程中，可以使用升高的电源电压来向存储器单元供电。在数据加载操作过程中，可以将针对存储器单元的电源电平降低到可编程核心逻辑电源电压。

本发明提供了一种集成电路，该集成电路包括：可编程核心逻辑，其被按可编程核心逻辑电源电压供电；多个存储器单元，所述存储器单元具有对所述可编程核心逻辑进行配置的输出；多条地址线，其用于对所述存储器单元进行寻址；以及数据加载和读取电路，其向所述地址线施加具有比所述可编程核心逻辑电源电压高的电压电平的地址信号，以把配置数据加载到所述存储器单元中。

根据附图和以下详细说明，将更加清楚本发明的其他特征、本发明的特性和各种优点。

附图说明

图1是根据本发明的例示性可编程逻辑器件集成电路的图。

图2是常规的可编程逻辑器件存储器单元阵列的图。

图3是常规可编程逻辑器件存储器单元的图。

图4是示出如何对常规可编程逻辑器件存储器单元加载具有逻辑1值的配置数据比特的定时图。

图5是示出如何对常规可编程逻辑器件存储器单元加载具有逻辑0值的配置数据比特的定时图。

图6是根据本发明的带有存储器单元电路的例示性可编程逻辑器件的图。

图7是根据本发明的针对集成电路(如图6所示类型的可编程逻辑器件集成电路)的例示性存储器单元的图。

图8是根据本发明的例示性读写电路的电路图。

图9是示出根据本发明如何对图7所示类型的可编程逻辑器件存储器单元加载具有逻辑1值的配置数据比特的定时图。

图10是示出根据本发明如何对图7所示类型的可编程逻辑器件存储器单元加载具有逻辑0值的配置数据比特的定时图。

图11是示出根据本发明如何读取图7所示类型的可编程逻辑器件存储器单元以对正确加载了具有逻辑1值的配置数据比特进行确认的定时图。

图12是示出根据本发明如何读取图7所示类型的可编程逻辑器件存储器单元以对正确加载了具有逻辑0值的配置数据比特进行确认的定时图。

图13是示出根据本发明对图7所示类型的可编程逻辑器件存储器单元的阵列进行使用时涉及的例示性步骤的流程图。

具体实施方式

本发明涉及存储器单元和包含存储器单元的集成电路。本发明还涉及用于将数据加载到存储器单元中和用于确认正确地加载了数据的电路。包含存储器单元的集成电路可以是存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、其中针对配置存储器使用了存储器单元的可编程逻辑器件集成电路、或者任何其他合适的集成电路。为清楚起见，总体上来说，将在其中使用易失性存储器单元来存储配置数据的可编程逻辑器件集成电路的背景下，对本发明进行描述。

在对可编程逻辑器件进行编程的过程中，将配置数据加载到存储器单元中。在可编程逻辑器件的操作过程中，每个存储器单元都提供静态输出信号。来自存储器单元的输出信号被施加给可编程逻辑并对可编程逻辑进行定制以执行期望的逻辑功能。在典型布置中，每个静态输出信号都充当施加给n沟道或p沟道金属氧化物半导体晶体管的栅极的控制信号。

包含有n沟道和p沟道晶体管的可编程逻辑构成了可编程逻辑器件的逻辑核心的一部分，因此有时被称为可编程核心逻辑。使用通常称为Vcc的正电源电压和通常称为Vss的接地电压来向核心逻辑供电。

为了降低功耗，在半导体产业中存在降低Vcc的大小的发展趋势。降低核心逻辑电源电压会降低功耗，但是会带来设计挑战。例如，可能难以使可编程核心逻辑中的n沟道晶体管完全导通，并且可能难以使核心逻辑中的p沟道晶体管完全截止。

根据本发明，可以使用升高的电源电平来向可编程逻辑器件集成电路上的可编程存储器单元供电。该升高的电源电平使用正电源电压Vcchg和接地电压。对于一个合适的布置，接地电源电压是Vss，这同样是在核心逻辑中使用的值。

在器件正常操作过程中，正电源电压Vcchg保持为值Vcchg-high。结果，包含逻辑1的存储器单元按Vcchg-high产生输出信号。值Vcchg-high大于Vcc，因此与按Vcc向存储器单元供电时可能会出现的情况相比，更充分地使可编程核心逻辑中的n沟道晶体管导通，并且更充分地使可编程核心逻辑中的p沟道晶体管截止。

图1示出了根据本发明的例示性可编程逻辑器件10。

可编程逻辑器件10可以具有用于通过输入/输出插脚14将信号从器件10驱动出去并从其他器件接收信号的输入/输出电路12。可以使用互连资源16，如全局和局部的垂直和水平导线和总线，来在器件10上对信号进行择路。互连资源16包括固定互连(导线)和可编程互连(即，相应固定互连之间的可编程连接)。可编程逻辑18可以包括组合和顺序逻辑电路。可以将可编程逻辑18构造成执行定制逻辑功能。可以将与互连资源相关联的可编程互连视为可编程逻辑18的一部分。

可编程逻辑器件10包含易失性存储器单元20，可以使用插脚14和输入/输出电路12向所述易失性存储器单元20加载配置数据(也称为编程数据)。一旦加载了配置数据，这些存储器单元中的每一个就都提供对可编程逻辑18中的关联逻辑组件的状态进行控制的对应静态控制输出信号。典型的是，使用这些存储器单元输出信号来控制金属氧化物半导体(MOS)晶体管的栅极。这些晶体管中的大部分通常是诸如复用器的可编程组件中的n沟道金属氧化物半导体(NMOS)传输晶体管。当存储器单元输出为高电平时，由该存储器单元控制的传输晶体管导通，并将逻辑信号从它的输入传输到它的输出。当存储器单元输出为低电平时，该传输晶体管截止，因而不传输逻辑信号。

典型的存储器单元20由被设置成形成交叉耦合反相器的多个晶体管构成。根据一个合适的方法，使用互补金属氧化物半导体(CMOS)集成电路技术来形成存储器单元20，因此这里作为示例对CMOS型存储器单元实现进行描述。在可编程逻辑器件集成电路的背景下，存储器单元存储配置数据，因此有时被称为配置随机存取存储器(CRAM)单元。

可以从任何合适的源对存储器单元进行加载。对于一个例示性布置，通过插脚14和输入/输出电路12，从称为配置器件的外部可擦除可编程只读存储器和控制芯片对存储器单元进行加载。将来自被加载的存储器单元20的输出信号施加给可编程逻辑18中的电路部件(例如，金属氧化物半导体晶体管)的端子(例如，栅极)，以对这些部件进行控制(例如，使某些晶体管导通或截止)，从而对可编程逻辑18中的逻辑进行配置。这些电路部件可以是诸如传输晶体管的晶体管、复用器的部分、查找表、逻辑阵列、“与”逻辑门、“或”逻辑门、“与非”逻辑门以及“或非”逻辑门等。

通常将存储器单元20布置成阵列图案。在典型的现代可编程逻辑器件中，每个芯片上可能有几百万个存储器单元20。在编程操作过程中，向存储器单元阵列提供配置数据。一旦加载了配置数据，存储器单元20就对可编程逻辑18中的电路的各个部分进行选择性控制(例如，导通和截止)，从而对它的功能进行定制，使得它按照需要进行操作。

可以利用任何合适的架构对器件10的电路进行组织。作为示例，可以将可编程逻辑器件10的逻辑组织成各包含多个较小逻辑区的多个较大可编程逻辑区的一系列行和列。可以通过诸如关联的垂直和水平导体的互连资源16来将器件10的逻辑资源互连。这些导体可以包括基本上跨布整个器件10的全局导线、诸如跨布器件10的一部分的半线(half-line)或四分之一线(quarter line)的部分线(fractional line)、具有特定长度(例如，足以互连几个逻辑区)的交错线、较短的本地线、或任何其他合适的互连资源布置。如果需要，可以将器件10的逻辑布置成更多级或层，在这些级或层中，将多个大区互连以形成还要大的逻辑部分。还有其他器件布置可以使用不按行和列布置的逻辑。

当按阵列布置存储器单元时，可以使用水平和垂直导体以及关联的加载电路来向这些存储器单元加载配置数据。图2示出了常规数据加载布置。图2的布置具有存储器单元24的3×3阵列22。(实际的存储器阵列通常具有几百或几千行、列，但是使用3×3阵列作为示例)。阵列22通过正电源线40和地线38来接收电力。线40上的电压Vcc通常是1.2伏特，地线38上的电压Vss通常是0伏特。

使用清零线36(标记为CLR)来对存储器阵列22的内容进行清零。在对阵列进行了清零之后，可以加载配置数据。

通过输入32串行地向寄存器30提供配置数据。然后通过DATA_IN_1、DATA_IN_2以及DATA_IN_3线26将配置数据并行地提供给阵列22。地址译码器34通过输入44接收寻址信息。作为响应，地址译码器宣称(assert)多条地址线28中的期望的一条(即，ADD1、ADD2或ADD3)。当宣称了给定列中的地址线时，将数据线26上的数据加载到该列中的存储器单元24中。通过系统地对阵列的每一列中的存储器单元进行加载，来填充该阵列。在完全对阵列加载了配置数据之后，各存储器单元24的输出42产生用于对可编程逻辑器件上的传输晶体管的栅极或其他逻辑组件进行控制的对应静态控制信号。

图3示出了在图2的阵列22中所用类型的常规存储器单元24。如图3所示，存储器单元24由两个交叉耦合反相器(反相器46和反相器52)形成。反相器46具有p沟道金属氧化物半导体(PMOS)晶体管48和n沟道金属氧化物半导体(NMOS)晶体管50。反相器52具有PMOS晶体管54和NMOS晶体管56。在清零操作过程中，通过激活清零线36，使NMOS晶体管60导通。这会将节点N2连接到地38并将存储器单元24清零。通过节点N2上的信号来确定存储器单元在线42(DATA_OUT)上的输出。

当地址线28取高电平时，使NMOS晶体管58导通，并将数据线26上的信号驱动到存储器单元24中。如果数据线26上的信号是高电平，则节点N1保持高电平，而存储器单元24保持在它的低电平(清零)状态中。输出DATA_OUT是低电平。如果数据线26上的信号是低电平，则节点N1取低电平，并且由于反相器46使低电平N1信号反相，因此节点N2上的电压取高电平。这使得输出DATA_OUT是高电平。

将DATA_OUT信号施加给传输晶体管64的栅极62。当DATA_OUT是低电平时，使传输晶体管64截止。当DATA_OUT是高电平时，使传输晶体管64导通并允许数据在线66与线68之间流动。

图4和5示出了示出与对常规存储器单元24进行加载相关联的操作的信号定时图。图4中的迹线例示了将逻辑“1”加载到清零后的存储器单元24中的过程。图5中的迹线例示了将逻辑“0”加载到清零后的存储器单元24中的过程。

图4中的第一条迹线示出了施加给Vcc线40的电压Vcc恒定为1.2伏特。将该正电源电压施加给反相器46和52。

图4中的第二条迹线示出了在系统启动过程中执行了清零操作之后，线36上的清零信号CLR恒定为0伏特。

如图4中的第三条迹线所示，在时间t₁处宣称地址线ADD，而在时间t₂处去宣称(deassert)地址线ADD。

图4中的第四条迹线示出了在数据加载操作过程中线26上的DATA_IN的值是恒定的低电平信号。

图4中的第五条迹线中的信号N1表示图3中的节点N1处的电压。

图4中的第六条迹线中的信号DATA_OUT与节点N2处的电压相同，并且表示存储器单元24的内容。当该存储器单元正存储逻辑1时，节点N2是高电平，并且DATA_OUT是高电平。当该存储器单元正存储逻辑0时，节点N2是低电平，并且DATA_OUT是低电平。

如图4所示，在t₁之前的时间t处，ADD是低电平，因此晶体管58截止。节点N1处的电压是高电平，并且节点N2处的电压是低电平。输出DATA_OUT是低电平。在此情况下，存储在存储器单元中的数据是逻辑0，因为该存储器单元处于其清零状态。在时间t₁处，ADD变成高电平，这使晶体管58导通并将处于0伏特的DATA_IN线连接到节点N1，使N1取低电平。由反相器46将节点N1上的低电平电压反相，使得节点N2上的电压变成高电平。图4中的第六条迹线示出这使DATA_OUT在t₁处变成高电平。在此阶段，在存储器单元24中存储了逻辑1。当在时间t₂处去宣称地址线ADD时，使晶体管58截止，这将该存储器单元隔离并防止了进一步的状态变化。如图4中的第六条迹线所示，DATA_OUT信号在时间t₂处保持为高电平。

图5中的迹线例示了将逻辑“0”加载到已被清零的存储器单元24(图3)中的过程。在此情况下，存储器单元包含逻辑0，因此该加载过程不会改变它的状态。

图5中的第一条迹线示出了施加给Vcc线40(图3)的电压Vcc恒定为1.2伏特。将该正电源电压Vcc施加给反相器46和52。

如图5中的第二条迹线所示，在系统启动过程中执行了清零操作之后，线36上的清零信号CLR恒定为0伏特。

如图5中的第三条迹线所示，在时间t₁处宣称地址线ADD，接着在时间t₂处去宣称地址线ADD。

图5中的第四条迹线示出了在数据加载操作过程中线26上的DATA_IN的值是恒定的高电平值。在图5的场合下，正在向存储器单元24中加载逻辑零，因此DATA_IN是高电平。在图4的场合下，正在向存储器单元24中加载逻辑1，因此DATA_IN是低电平。

图5中的第五条迹线中的信号N1表示图3中的节点N1处的电压。当向已被清零的存储器单元中加载零时，N1不会变化。

图5中的第六条迹线中的信号DATA_OUT(其与节点N2处的电压相同)表示存储器单元24的内容。由于对存储器单元24进行了清零，所以在时间t₁之前DATA_OUT是低电平。在时间t₁之后，宣称ADD，这使晶体管58导通并将高电平DATA_IN信号连接到节点N1。N1已经是高电平，因此向节点N1施加高电平DATA_IN信号不会导致存储器单元24的状态在时间t₁处变化，如图5中的DATA_OUT迹线所示。在时间t₂处去宣称ADD线之后，DATA_OUT信号也保持固定为它的低电平值。

在诸如图3的常规存储器单元24的常规存储器单元中，地址信号、清零信号以及数据信号从逻辑低电平值0伏特变化到逻辑高电平值Vcc。

根据本发明，可以使用针对这些信号的不同值来改进性能。例如，在结合图4和5描述的类型的数据写入操作过程中可以升高地址信号，而在数据读取操作过程中可以降低地址信号。此外，可以升高存储器单元电源电平。

如图6所示，根据本发明的可编程逻辑器件集成电路10包含数据加载和读取电路96。将多个存储器单元82布置成阵列88。使用地址线112和数据线108对该阵列进行寻址。在准备进行数据加载操作时，使用清零线104上的清零信号CLR来对存储器单元82进行清零。每个存储器单元82都在对应的数据输出线114上产生输出。

可编程逻辑器件10包含核心逻辑18。核心逻辑18包含被按正电源电压Vcc和接地电压Vss供电的可编程核心逻辑。根据一个例示性布置，正电源电压Vcc约为1.2伏特，接地电压Vss为0伏特。可以使用其他布置。例如，Vcc可以高于或低于1.2伏特，而Vss可以高于或低于0伏特。使用1.2伏特的Vcc值和0伏特的Vss值仅仅是例示性的。

可以使用任何合适的布置向器件10上的电路提供诸如Vcc和Vss的电源电压。例如，可以从一个或更多个外部电源插脚接收电源电压。可以使用片上电路来生成比外部提供的电源电压高或低的电源电压。例如，可以使用分压器来降低外部提供的电压，并且可以使用电荷泵或其他升压电路来生成比外部提供的电源电压高的电源电压。

在图6的例示性布置中，向功率调节器电路84提供了外部电源电压Vcc和Vss。功率调节器电路84利用这些电压来生成针对阵列88中的存储器单元82的电源电压Vss和Vcchg。

数据加载和读取电路96向阵列88提供地址信号、清零信号以及数据信号。根据一个合适的布置，数据加载和读取电路96按高于Vcc的电压来提供这些信号中的至少一些信号。可以从任何合适的源(例如，插脚或功率调节器电路84)接收这些升高的电压。在图6的示例中，数据加载和读取电路96根据通过线85从外部插脚接收到的电源电压Vss和Vcc在内部生成升高的电压。还将电源电压Vss和Vcc提供给核心逻辑18。

核心逻辑18包含n沟道和p沟道金属氧化物半导体晶体管和由n沟道和p沟道金属氧化物半导体晶体管形成的可编程逻辑组件，如反相器、复用器、逻辑门、寄存器逻辑、查找表等。在典型场合下，可编程核心逻辑18中的电路或组件具有接收正电源电压Vcc的正电源端子和接收接地电源电压Vss的接地电源端子。

功率调节器电路84利用线90和86向阵列88中的存储器单元82提供接地电源电压Vss和正电源电压Vcchg。通常，可以使用任何合适的电源电压来对存储器单元82供电。当升高电源电压时(即，当正电源电压与接地电压之差大于Vcc时)，会增强器件10的性能。具体来说，与不使用升高的电源电压的情况相比，使用升高的电源电压使得来自存储器单元82的输出控制信号可以更充分地使核心逻辑18中的n沟道晶体管导通，并且更充分地使核心逻辑18中的p沟道晶体管截止。

通常，可以利用升高的正电源电压和/或降低的接地电源电压来实现升高的电源电压。向可编程逻辑器件架构中引入具有不同电压电平的电源线会增加复杂性。为了避免增加不必要的复杂性，可能期望限制对不同电源电压的使用。用于限制电源电平数量的一种合适方法是，使用用来向核心逻辑18和数据加载和读取电路96供电的同一接地电压Vss来向阵列88供电。作为示例对这种类型的布置进行描述。然而，如果需要，可以使用其他布置，如其中针对阵列88的接地电压与针对核心逻辑18的接地电压不同的布置。

使用线86和90来将Vcchg和Vss分配给存储器单元阵列88中的每一个存储器单元82。在图6的示例中，在阵列88中存在3行和3列的存储器单元82。这仅仅是例示性的。诸如集成电路10的集成电路可以具有任何合适数量的存储器单元82。作为示例，典型的存储器阵列可以具有按几百或几千行和列布置的几千或几百万个存储器单元82。

信号Vss是恒定的。信号Vcchg可以是恒定值Vcchg-high。例如，Vcchg-high可以是诸如1.6伏特的恒定值。Vcchg-high的值大于Vcc(例如，1.2伏特)。如果需要，功率调节器电路84可以生成时变电源信号以便于进行数据加载操作。例如，在数据加载操作过程中功率调节器电路84可以将Vcchg的值从Vcchg-high降低到Vcchg-low的值。在数据加载操作过程中降低Vcchg有助于改进针对存储器单元82的写入容限，并且/或者降低针对在对存储器单元进行加载时使用的地址晶体管的占用面积需求。这里作为示例对在阵列88中使用时变Vcchg进行描述。

使用相对低的电源电平Vcc来向核心逻辑18供电，提供了诸如降低功耗的有益效果。用来向存储器单元82供电的电源电平比核心电源电平高，因为Vcchg-high-Vss大于Vcc-Vss。然而，由于在阵列88中使用升高的电源电平而导致的阵列88的任何功耗效率损失都被性能的有益效果弥补了。

数据加载和读取电路96对针对阵列88的清零和数据加载操作进行控制。数据加载和读取电路96通过输入路径98从外部源接收配置数据。在典型的系统中，将配置数据从存储器和数据加载电路加载到可编程逻辑器件中。这种类型的电路(有时被称为配置器件)将配置数据加载到读写电路115内的寄存器中。地址译码器102可以通过路径98和输入110接收外部控制信号，或者可以在数据加载和读取电路96中内部生成寻址控制信号。

数据加载和读取电路96在清零线104(标为CLR)上产生清零信号。通过电路96对信号CLR的宣称会将存储器阵列88的内容清零。通常在系统启动时或者在重新配置过程中执行清零操作。在对阵列进行了清零之后，去宣称CLR信号并加载配置数据。

为了支持数据加载操作，可以通过路径98和106将配置数据加载到读写电路115内的寄存器中。这些寄存器将配置数据通过DATA_IN_1线、DATA_IN_2线以及DATA_IN_3线108并行地施加给阵列88。地址译码器102通过输入110从外部源或从数据加载和读取电路96中的电路接收寻址信息。地址译码器102系统地宣称和去宣称期望的地址线112(即，ADD1、ADD2或ADD3)。当宣称了每一列中的地址线时，将数据线108上的数据加载到该列中的存储器单元82中。通过按此方式对每一列进行寻址，向整个阵列88加载了配置数据。

在对阵列进行了加载之后，可以使用读写电路115的读取电路读出已编程到存储器单元82中的数据，来对正确的数据加载进行确认。利用该操作(有时被称为数据确认或数据读取)来确保在加载处理过程中没有出现差错。如果从阵列88读出的确认数据的值与在数据加载过程中使用的值不相匹配，则可以生成差错消息，可以重复加载处理，或者可以采取其他合适的修正动作。

在数据读取操作过程中，使用数据线108作为读取线。具体来说，使用DATA_IN_1线、DATA_IN_2线以及DATA_IN_3线108将加载的配置数据值从被寻址的存储器单元82的列传送到读写电路115。

在完成了对数据加载处理的成功确认之后，利用所加载的配置数据来对器件10上的可编程逻辑的操作进行控制，使得可以在系统中使用器件10。在正常操作过程中，各存储器单元82的输出114产生用于对可编程逻辑器件10的可编程核心逻辑18中的诸如NMOS传输晶体管的NMOS晶体管、诸如PMOS断电晶体管的PMOS晶体管或其他电路组件的栅极进行控制的对应静态控制信号。

图7示出了例示性的存储器单元82。在编程过程中，存储器单元82接收DATA_IN线108上的数据。在已将数据加载到阵列中之后，执行数据确认操作以确定是否正确加载了数据。在数据确认操作过程中，DATA_IN线充当验证路径。当进行加载时，数据从图6的数据加载和读取电路96沿线108流到阵列88中。当执行数据确认操作时，数据从阵列88沿线108按相反方向流到图6的数据加载和读取电路96中。

在加载操作和读取操作过程中，在地址线112上对地址信号ADD系统地进行宣称。这使得数据加载和读取电路96(图6)可以对阵列88的列进行寻址以进行数据写入或读取。

图7的存储器单元82具有两个交叉耦合反相器。反相器116具有晶体管120和122。反相器118具有晶体管124和126。晶体管120和124是p沟道金属氧化物半导体晶体管。晶体管122和126是n沟道金属氧化物半导体晶体管。节点N1与N2上的电压具有相反的极性。当N1是低电平时，N2是高电平，从而认为存储器单元82将被编程。在此情况下被编程存储器单元的内容是逻辑1。当N1是高电平而N2是低电平时，该存储器单元包含逻辑零，从而认为该存储器单元将被清零。

如图7所示，节点N2上的电压与DATA_OUT电压相同。通过诸如线130(如图6中的输出114所示)的线，将DATA_OUT信号施加给诸如晶体管136的可编程核心逻辑组件。

根据本发明，线112上的地址信号ADD的电压在写入操作过程中具有相对高的电压，而在数据确认(读取)操作过程中具有相对低的电压。ADD信号是由数据加载和读取电路96(图6)的地址译码器102生成的。根据一个合适的布置，地址信号在数据加载过程中从低电平值Vss变化到高电平值Vcchg-high，而在数据读取操作(数据确认)过程中从低电平值Vss变化到高电平值Vcchg-low(例如，Vcc)。

在写入操作过程中使用的升高的地址电压(在本示例中为1.6伏特)会比其它情况下更充分地使地址晶体管132导通，这会减小针对地址晶体管132的占用面积需求，并且/或者增大针对存储器单元82的写入容限。在数据确认读取操作过程中使用的降低的地址电压(在本示例中为1.2伏特)会增大存储器单元82的读取容限(read margin)。

图8示出了可以在图6的数据加载和读取电路96中使用的例示性的读写电路115。如图8所示，读写电路115包含寄存器117，使用诸如路径125的路径将寄存器117连接成串。在数据加载操作过程中，使能寄存器117的输出119，禁用读出放大器121。在将数据移位到寄存器117中之后，各寄存器在对应的输出119上提供配置数据输出信号。每个输出119都连接到用于将配置数据加载到阵列88(图6)的存储器单元82中的相应DATA_IN线108。为了确认已正确地加载了配置数据，使用DATA_IN线108执行数据读取操作。在数据读取操作过程中，禁用寄存器输出119，而使能读出放大器121。在本结构中，数据从阵列88的被寻址列通过DATA_IN线108、读出放大器121以及输入123流到寄存器117中。

图9和10示出了在写入操作过程中可以使用的例示性电压。在图9和10的示例中，在正宣称地址信号的时段中将针对阵列中的存储器单元82的正电源电压Vcchg从高电平值Vcchg-high(例如，1.6伏特)降低到低电平值Vcchg-low(例如，1.2伏特)。这有助于改进存储器单元82的性能。图9示出了在将逻辑1写入存储器单元中时涉及的信号。图10示出了在将逻辑0写入存储器单元中时涉及的信号。

成功的数据写入操作要求地址晶体管132比晶体管124和反相器118强，使得可以将来自线108的数据驱动到存储器单元82中。当降低Vcchg时，会削弱晶体管124的强度。结果，地址晶体管132不必与相反情况下要求的一样强。因此，降低Vcchg会增大针对存储器单元82的写入容限，并且/或者减小针对地址晶体管132的占用面积需求。根据设计考虑，降低的Vcchg值可以用来使得设计者减小各地址晶体管132消耗的占用面积(例如通过减小各地址晶体管132的栅极宽度)，可以用来增大写入容限(通过利用地址晶体管132的增强强度来帮助确保在写入过程中不会出现差错)，或者可以用来既减小占用面积又增大写入容限。

当宣称了地址信号ADD时，其电压从0伏特(Vss)增大到升高的电平。在图9和10的示例中，该升高的电平是Vcchg-high(例如1.6伏特)。在写入操作过程中使用升高的地址信号，会增大在写入过程中施加给地址晶体管132的栅极G的电压的大小。在本示例中，向在写入操作中正被寻址的地址晶体管132的栅极施加的电压是Vcchg-high(1.6伏特)。使用升高的值Vcchg-high来控制晶体管132，会比使用较低的常规电压Vcc更充分地使晶体管132导通。因此，升高的地址信号值Vcchg-high起到了针对给定尺寸(栅极宽度)有效地增大晶体管132的强度的作用。

使用升高的地址信号电平而实现的地址晶体管132的有效强度的增大，有助于进一步增大存储器单元82的写入容限，并且/或者减小针对晶体管132的占用面积需求。

在图9中，初始时将存储器单元82清零并向其加载逻辑1。当宣称了地址信号ADD时，DATA_OUT线上的信号因而从低电平上升到高电平，如图9中的最下一条迹线所示。

在按此方式对整个阵列88加载了数据之后，可以使电压Vcchg上升到它的高电平Vcchg-high(例如1.6伏特)。这使得按比可编程核心逻辑正电源电压Vcc(例如1.2伏特)高的电压将包含逻辑1的存储器单元82的输出提供给可编程核心逻辑，从而改进了性能。

图9中的第一条迹线示出了由功率调节器电路84(图6)施加给线86以向阵列88中的存储器单元82供电的电源电压Vcchg在升高值Vcchg-high与降低值Vcchg-low之间变化。作为示例，Vcchg-low可以等于Vcc。将正电源电压Vcchg施加给反相器116和118。Vcchg的值在时间t₁时是高电平(在本示例中)。当期望将配置数据比特加载到存储器单元82中时，功率调节器电路84将Vcchg的值从Vcchg-high降低到Vcchg-low(时间t₂)。在向阵列88的所有列加载了配置数据之后，功率调节器电路84将Vcchg的值升高到Vcchg-high(在时间t₆处)。在t₆之后的时间，集成电路10正常操作，并且每个存储器单元82都产生值为Vss(当存储了逻辑0时)或为Vcchg-high(当存储了逻辑1时)的静态输出信号。

如图9中的第二条迹线所示，本示例中的Vcc值保持恒定为1.2伏特。例如可以使用电源电压Vcc来向诸如可编程核心逻辑18和数据加载和读取电路96(图6)的电路供电。如果需要，可以在可编程逻辑器件10上使用其他电源电压。例如，可以使用更高的电压Vccio来向输入-输出电路12(图1)供电。为了避免不必要的复杂性，可以使用提供诸如Vccio的电压的电路来提供其他升高电压。例如，可以由同一电压源提供或从同一电压源获得Vcchg-high和Vccio。

如图9中的第三条迹线所示，在系统启动过程中执行了清零操作之后，线104上的清零信号CLR恒定为0伏特。

图9中的第四条迹线示出了如何在时间t₄处宣称而在时间t₅处去宣称地址线ADD。根据本发明，地址信号从低电平值Vss变化到升高值。在图9的示例中，升高地址信号具有Vcchg-high的大小。

图9中的第五条迹线示出了在t₃之前的时间t处未限定线108上的DATA_IN值。在时间t₃处，数据加载电路96产生低电平DATA_IN信号(在图9的示例中)。

当地址线ADD在t₄处取高电平时，晶体管132(图7)导通，这会将低电平DATA_IN线108连接到节点N1。ADD的升高值有助于在时间t₄处强有力地使地址晶体管132导通。

图9中的第六条迹线示出了节点N1上的电压。在时间t₁处，按Vcchg-high(在本示例中)向反相器116和118供电，并且节点N1上的电压是Vcchg-high。在时间t₂处，电压Vcchg从Vcchg-high下降到Vcchg-low(迹线1)。Vcchg的该下降被反映在节点N1上的电压中，该电压也从Vcchg-high下降到Vcchg-low。在时间t₄处，当由升高的ADD信号使晶体管132导通并将低电平DATA_IN线连接到节点N1时，节点N1上的电压取低电平。

由反相器116使节点N1上的低电压反相，使得节点N2上的电压和线130上的输出电压(DATA_OUT)在时间t₄处变高。这完成了对一列存储器单元的编程，因此在时间t₅处去宣称了ADD。

当对每一列存储器单元进行加载时，Vcchg的电平通常保持为低电平。在对存储器单元82的所有期望的列加载了配置数据之后，功率调节器电路84使Vcchg从Vcchg-low上升到Vcchg-high(时间t₆)。

根据施加给反相器116和118的电源电压Vcchg-high，线130上的DATA_OUT信号处于Vcchg-high的电压电平。升高了DATA_OUT信号(在本示例中，与Vcc和Vcchg-low的1.2伏特相比，Vcchg-high为1.6伏特)，因此，向图6的可编程核心逻辑18中的诸如晶体管136(图7)的组件施加的静态高电平输出信号高得足以令人满意地对这些组件进行控制(例如，对于n沟道器件具有低导通电阻，而对于p沟道器件具有低泄漏电流)。

当在时间t₄处宣称地址信号ADD时使用的Vcchg的降低值(Vcchg-low)和ADD的升高值(Vcchg-high)放松了对NMOS晶体管132和PMOS晶体管124的相对强度的要求。如果尚未升高ADD(并且如果尚未降低Vcchg)，则可能要求更大的NMOS晶体管132和更大的伴随信号线，来确保PMOS晶体管124可以胜任并且确保与数据加载操作相关联的IR下降不会过度。在数据加载过程中当升高了地址信号时并且当降低了电源电平时，降低了针对NMOS晶体管132的强度要求和占用面积要求。

图10中的迹线例示了将逻辑0加载到已清零的存储器单元82(图7)的过程。在此情况下，存储器单元82包含逻辑零，因此该加载过程不会改变其状态。

如结合图9描述的那样，图10中的第一条迹线示出了由功率调节器电路84(图7)施加给线86的电源电压Vcchg在升高值Vcchg-high与降低值Vcchg-low之间变化。Vcchg的值在时间t₁处是高电平。在时间t₂处，为了准备进行配置数据加载，功率调节器电路84将Vcchg的值从Vcchg-high降低到Vcchg-low。时变电源电压Vcchg可以保持低电平，直到对阵列88(图6)完全进行了加载为止。在向阵列88加载了配置数据之后，功率调节器电路84使Vcchg的值升高到Vcchg-high(时间t₆)。

如图10中的第二条迹线所示，Vcc的值保持恒定为1.2伏特(在本示例中)。

如图10中的第三条迹线所示，在系统启动过程中执行了清零操作之后，线104上的清零信号CLR恒定为0伏特。

图10中的第四条迹线示出了如何在时间t₄处宣称而在时间t₅处去宣称地址线ADD。地址信号的值从低电平值0伏特(Vss)变化到高电平值Vcchg-high。使用该升高的电压有助于强有力地使地址晶体管132导通，从而减小针对地址晶体管132的占用面积需求，并且/或者增大针对存储器单元的写入容限。

图10中的第五条迹线示出了在t₃之前的时间t处未限定线108上的DATA_IN值。在时间t₃处，数据加载电路96产生高电平DATA_IN信号。

当在时间t₄处宣称地址线ADD时，地址信号上升到它的高电平值Vcchg。这会使晶体管132(图7)导通，并将高电平DATA_IN线108连接到节点N1。图10中的第六条迹线示出了节点N1上的电压。在时间t₃处，存储器单元82处于其清零状态。在该状态下，节点N2上的电压是接地电压。在时间t₃处按电压Vcchg-low向反相器116和118供电，因此在节点N1处反相后的N2电压是Vcchg-low。在时间t₄处，当使地址线为Vcchg-high时，使晶体管132导通，并将高电平DATA_IN线连接到节点N1。节点N1已经是高电平，因此如图10中的第七条迹线所示，在时间t₄处，数据输出线DATA_OUT的状态保持低电平而不改变其状态。

通过在时间t₅处去宣称地址线ADD而完成了将逻辑0比特加载到存储器单元82中的数据加载。在按此方式对阵列88的所有列加载了配置数据之后，在时间t₆处功率调节器电路84使Vcchg从Vcchg-low上升到Vcchg-high。

在现场中使用器件10之前，通常期望验证已经正确地将配置数据加载到阵列中了。为了确认已经正确地加载了数据，通过线108从该阵列读出数据。如果按此方式读出的数据与所加载的数据相同，则已正确地对该器件进行了编程，从而可以在系统中使用该器件。如果读出的数据与预期的配置数据不同，则出现了差错。

图11和12示出了当确认正确地加载了配置数据时可能执行的数据读取操作。图11示出了在读取逻辑1时涉及的操作。图12示出了在读取逻辑0时涉及的操作。

在读取操作过程中，系统地将地址信号ADD取高电平以对阵列88的列进行寻址。在读取操作过程中使用的地址信号ADD优选地相对较低(即，ADD在读取操作过程中比在写入操作过程中小)，以改进存储器单元的读取容限。

在图11中，存储器单元包含逻辑1(即，N1是0并且认为该存储器单元是已编程的)。

如图11中的第一条(最上一条)迹线所示，为了准备进行数据读取操作，信号DATA_IN的电压初始时为高电平电压Vcc(例如1.2伏特)。在t₁之前的时间，DATA_IN信号无效。在时间t₁处，图6的数据加载和读取电路96强烈地使DATA_IN为高电平。在时间t₂处，数据加载和读取电路96微弱地使DATA_IN保持高电平。在时间t₃处，如图11中的第二条迹线所示，通过使ADD从0伏特变为Vadd-low，宣称了地址信号ADD。作为示例，Vadd-low的值可以是1.2伏特的电压(Vcc)。在数据读取操作过程中，如图11中的第三条迹线所示，可以使用升高的正电源电压Vcchg-high(例如1.6伏特)向存储器单元82供电。

在时间t₃处使ADD为高电平，会使晶体管132(图7)导通。在t₃与t₅之间的时间，晶体管132保持导通，因此将在DATA_IN线108上微弱地保持的高电平电压暴露给反相器118的输出。节点N2处于高电平，因此晶体管126导通，并且反相器118的输出将低电平电压驱动到节点N1上。晶体管126(图7)比DATA_IN线108上微弱地保持的“1”更强，因此DATA_IN信号的值下降到约0伏特，如图11中的第一条迹线所示。在时间t₄处，数据加载和读取电路96(图1)检测到DATA_IN信号的低电平电压，从而可以推断出N1上的电压低并且该存储器单元包含逻辑1(在本示例中)。

如图11中的第四条迹线所示，当在时间t₃处由ADD信号使地址晶体管132导通时，节点N1上的电压立即升高。图11中的第四条迹线所示的N1处的上升是不期望的。假如该上升太大，则反相器116会将“0”驱动到节点N2上，从而使存储器单元82的状态翻转。由于ADD信号的电压(即，在本示例中的1.2伏特的信号Vadd-low)相对较低，所以晶体管132不会太强烈地导通。结果，很好地控制住了节点N1处的不期望上升的峰值并且不会出现翻转。

在图12中，存储器单元包含逻辑0(即，N1处于高电平，N2处于低电平，并且认为存储器单元已被清零)。

在t₁之前的时间，如图12中的第一条(最上一条)迹线所示，DATA_IN信号是无效的。在时间t₁处，图6的数据加载和读取电路96强烈地使DATA_IN保持高电平。在时间t₂处，数据加载和读取电路96微弱地使DATA_IN保持高电平。在时间t₃处，如图12中的第二条迹线所示，通过使ADD从0伏特变为Vadd-low(例如Vcc)来宣称地址信号ADD。如图12中的第三条迹线所示，可以使用升高的正电源电压Vcchg-high(例如，1.6伏特)来向存储器单元82供电。在时间t₃处使ADD为高电平，会使晶体管132(图7)导通。

当在t₃与t₅之间的时间使n沟道金属氧化物半导体地址晶体管132导通时，允许信号从节点N1流到节点133(图7)。由于将Vcchg升高为Vcchg-high，所以在时间t₃处节点N1的电压是Vcchg-high，这比在DATA_IN线108上微弱地保持的电压Vcc高。将地址晶体管132的栅极G保持为地址信号电压Vadd-low(Vcc)。由于诸如晶体管132的金属氧化物半导体晶体管的特性，所以当节点N1和133处的电压比地址线112(栅极G)处的电压减去NMOS晶体管132的阈值电压Vt高时，晶体管132截止并隔断了节点N1与133。在t₃之前的时间微弱地保持的DATA_IN线108的电压电平因此在时间t₃处保持不变，使得在时间t₃处节点N1的电压不会发生变化。在时间t₄处，数据加载和读取电路96(图6)检测到DATA_IN信号的高电平电压，从而可以推断出N1上的电压为高电平并且该存储器单元包含逻辑0。如图12中的第二条迹线所示，在时间t₅处去宣称了地址信号。

如图12中的第四条迹线所示，即使地址信号是高电平，在时间t₃到t₅期间节点N1上的电压也保持恒定为Vcchg-high。这是因为将栅极电压G的上限限定为相对低的地址信号电压Vadd-low(Vcc)。对栅极电压G施加的上限限制了由反相器118驱动到输出节点133中的最大电压，因此在读取操作过程中很好地控制住了电压N1。

图13示出了对可编程逻辑器件集成电路10中的存储器单元82进行操作时涉及的步骤的流程图。

在步骤138处，使用清零线104对存储器单元进行清零，以准备进行数据加载。

在步骤140处，可以使用诸如Vcchg-low(例如，1.2伏特)的电源电压向存储器单元82供电。如图9和10中的第一条迹线所示，该值可能是从已有的相对较高的值Vcchg-high降低得来的，以准备进行配置数据加载操作。另选的是，可以使用正电源电压Vcchg-low对阵列88上电。如果使用Vcchg-low对阵列88上电，则在数据加载操作过程中可以保持该相对低的正电源电压，以便于进行编程。

在步骤142处，通过输入106(图6)将配置数据移位到读写电路115的寄存器117中。

在步骤144处，在输入110处向图6的地址译码器102施加控制信号。该控制信号指示地址译码器102宣称期望的地址线112，以对阵列88中的存储器单元列进行寻址。作为响应，宣称了阵列中的一条地址线112，以对阵列88中的存储器单元82的对应列进行寻址。如结合图9和10所描述的，优选的是，使地址信号ADD从低电平值Vss(例如，0伏特)变为升高值Vcchg-high(例如，1.6伏特)。

在步骤144期间使用的升高ADD信号电压的相对高的值(例如Vcchg-high)和存储器单元阵列正电源电压的相对低的值(例如Vcchg-low)，有助于减小针对地址晶体管132的占用面积需求，并且/或者增大针对存储器单元的写入容限。

在步骤146处，在将针对被寻址的存储器单元列的配置数据通过数据线108加载到阵列88中之后，去宣称地址线112(例如，如结合图9和10所描述的，通过将地址线的电压从其升高电平Vcchg-high降低到接地电压Vss)。

如线148所示，配置数据加载过程持续至，数据加载和读取电路96系统地宣称了阵列88中的所有地址线112并且对阵列88的所有存储器单元82进行了加载。

一旦对阵列88完全地加载了配置数据，功率调节器电路84就可以将存储器单元正电源电压升高到Vcchg-high，以准备进行数据确认操作。

在步骤150处，数据加载和读取电路96对一条地址线112进行宣称。优选的是，使该地址线112的电压从Vss上升到相对低的值Vadd-low(例如，Vcc)，以帮助改进存储器单元82的读取容限。由数据加载和读取电路96将已加载到被寻址的存储器单元列中的数据从这些存储器单元中读出来，如结合图11和12所描述的(步骤152)。

在步骤154处，通过将所宣称的地址线的电压从Vadd-low降低到Vss，来对该地址线进行去宣称。

如线156所示，数据读取操作持续至，数据加载和读取电路96从阵列88系统地读出了所有加载的配置数据。将已读出的数据与所加载的数据进行比较。如果在所加载的数据与所读出的数据之间存在差异，则可以采取修正动作。

如果数据确认过程成功，则可以在系统的正常操作中使用该可编程逻辑器件集成电路10(步骤158)。在正常操作过程中，功率调节器电路84按相对于用来向可编程核心逻辑18供电的电源电平而升高的电源电平向阵列88供电。例如，可以按Vcchg-high和Vss向存储器单元82供电。当按此方式供电时，包含逻辑0的存储器单元82在它们的DATA_OUT端子处按Vss产生控制信号，而包含逻辑1的存储器单元82在它们的DATA_OUT端子处按Vcchg-high产生控制信号。Vcchg-high的大小比用来向可编程核心逻辑18供电的电压Vcc大，这增强了性能。

在结合图13描述的例示性布置中，由提供时变正电源电压Vcchg和接地电压Vss的动态功率调节器电路来向存储器阵列88供电。在正常操作过程中和在数据读取操作过程中将电源电压Vcchg升高为Vcchg-high。在数据写入操作过程中将电源电压Vcchg降低到Vcchg-low。通常，Vcchg-high和Vcchg-low可以是任何合适的电压。Vcchg-low的一个合适电压是容易获得的电源电压Vcc。然而，如果需要，Vcchg-low可以低于或高于Vcc。Vcchg-low的值例如可以是1.2伏特，或者可以使用更低或更高的值。Vcchg-high可以是1.6伏特(例如，当Vcc为1.2伏特时)，可以在1.2伏特到1.4伏特的范围内，可以在1.2伏特到1.6伏特的范围内，可以高于1.6伏特，或者可以低于1.2伏特(即，当Vcc低于1.2伏特时)。

根据需要升高和降低Vcchg的值提供了诸如降低针对阵列中的地址晶体管的占用面积需求和增大写入容限的有益效果。然而，如果需要，可以使用固定值Vcchg。例如，可以将Vcchg的值固定为Vcc或者可以固定为升高电平(例如，当将Vcc固定为1.2伏特时将Vcchg的值固定为1.6伏特)。无论使用哪种类型的存储器单元电源电压方案，都可以获得在数据写入操作和数据读取操作过程中针对地址信号使用不同的最大电压电平的有益效果。

正确的寻址操作要求地址信号落在特定范围内。在数据写入操作过程中使用升高的地址信号Vcchg-high和在数据读取操作过程中使用低电平信号Vcc仅仅是例示性的。

通常，当使用双电平电源电压Vcchg(Vcchg-high/Vcchg-low)时，升高的地址信号电压Vcchg-high是有利的，因为在集成电路10上已经可以提供Vcchg-high。如果需要，可以使用比Vcchg-high低或高的高地址电压Vadd-high。类似地，当Vcchg-low的值和数据线信号为Vcc时，使用数据读取地址信号电压Vcc是有利的。如果需要，Vadd-low可以低于或高于Vcc。Vadd-low通常低于Vadd-high，从而可以同时改进写入容限(和/或地址晶体管占用面积需求)和读取容限。

使用正电源电压Vcchg-high和接地电压Vss来升高存储器单元电源电压通常是令人满意的。然而，如果需要，可以使用其他布置由功率调节器电路84提供升高的电源电压。例如，可以使用处于Vcc的正电源电压和比Vss低的接地电源电压来提供升高的电源电平。根据该类型的布置，由于存储器单元正电源电压与存储器单元接地电压之差大于Vcc与Vss(用来向可编程核心逻辑18的电路供电的电源电平)之差，所以升高了存储器单元电源电压。如果需要，可以调节在集成电路10中使用的金属氧化物晶体管(例如，存储器单元晶体管)的阈值电压，以适应改变的正电源电压和接地电源电压。

当针对存储器阵列使用固定的单电平电源电压Vcchg时，升高的地址信号Vadd-high可以比Vcchg高或者比Vcchg低。如果将存储器单元电源电压固定为Vcc，则在数据写入操作过程中使用的地址信号Vadd-high可以比Vcc高。地址信号Vadd-low通常比Vadd-high低。Vadd-low电平Vcc通常是合适的，因为在集成电路上容易获得电压Vcc。然而，如果需要，Vadd-low可以比Vcc低或高。

针对DATA_IN线108上的数据信号使用的电压通常是Vcc，因为这是核心逻辑18中的逻辑信号使用的电压。如果需要，该数据信号可以使用更高或更低的值。

在存储器单元的反相器中存在与n沟道和p沟道金属氧化物半导体晶体管相关联的阈值电压Vtn和Vtp。反相器的正确操作要求反相器电压超过Vtn与Vtp之和。有时将Vtn与Vtp之和称为Vfunction。通常，为了使存储器单元正确地操作，Vcchg-low必须高于Vfunction。优选的是，Vadd-low的值高于Vfunction而低于Vcchg-high。

以上说明仅仅是对本发明原理的例示，而本领域的技术人员在不脱离本发明的范围和精神的情况下可以进行各种修改。

本申请要求2005年11月17日提交的美国临时专利申请第60/737,868号的优先权，通过引用将其全部内容并入于此。

Claims (6)

1.一种集成电路，该集成电路包括：

可编程核心逻辑，其被按可编程核心逻辑电源电压供电；

多个存储器单元，所述存储器单元具有对所述可编程核心逻辑进行配置的输出；

多条地址线，其用于对所述存储器单元进行寻址；以及

数据加载和读取电路，其向所述地址线施加具有比所述可编程核心逻辑电源电压高的电压电平的地址信号，以把配置数据加载到所述存储器单元中。

2.根据权利要求1所述的集成电路，该集成电路还包括：

功率调节器电路，其提供对所述存储器单元供电的时变存储器单元电源电压，其中，当所述数据加载和读取电路向所述地址线施加所述地址信号以加载所述配置数据时，所述时变存储器单元电源电压等于所述可编程核心逻辑电源电压，并且其中，在正常操作过程中，所述时变存储器单元电源电压高于所述可编程核心逻辑电源电压。

3.根据权利要求1所述的集成电路，该集成电路还包括功率调节器电路，该功率调节器电路在所述存储器单元的正常操作过程中按高于所述可编程核心逻辑正电源电压的存储器单元电源电压对所述存储器单元供电。

4.根据权利要求1所述的集成电路，其中，每个所述存储器单元都包括多个交叉耦合反相器，并且其中，所述数据加载和读取电路向所述地址线施加地址信号，以从所述存储器单元读取配置数据，其中，用来读取所述配置数据的地址信号所具有的电压电平，低于在将所述配置数据加载到所述存储器单元中时使用的地址信号的电压电平。

5.根据权利要求1所述的集成电路，该集成电路还包括多个地址晶体管，其中，每个所述地址晶体管都与所述多个存储器单元中的相应存储器单元相关联并且具有栅极，其中，所述栅极由所述地址线来控制，其中，在将所述配置数据加载到所述存储器单元中的数据写入操作过程中，所述栅极接收第一电压电平的地址信号，而在由所述数据加载和读取电路从所述存储器单元读取所述配置数据的数据读取操作过程中，所述栅极接收第二电压电平的地址信号，其中，所述第一电压电平高于所述可编程核心逻辑电源电压，并且其中，所述第二电压电平等于所述可编程核心逻辑电源电压。

6.根据权利要求1所述的集成电路，该集成电路还包括：

多个地址晶体管，其中，每个所述地址晶体管都与所述多个存储器单元中的相应存储器单元相关联并且具有栅极，其中，所述栅极由所述地址线来控制，其中，在将所述配置数据加载到所述存储器单元中的数据写入操作过程中，所述栅极接收第一电压电平的地址信号，而在由所述数据加载和读取电路从所述存储器单元读取所述配置数据的数据读取操作过程中，所述栅极接收第二电压电平的地址信号，其中，所述第一电压电平高于所述可编程核心逻辑电源电压，其中，所述第二电压电平等于所述可编程核心逻辑电源电压；和

功率调节器电路，其在所述存储器单元的正常操作过程中，按等于所述第一电压电平的电源电压对所述存储器单元供电。

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