JP2019050407A - 半導体装置 - Google Patents
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図1を参照して、半導体装置100は、ロジック回路50と、メモリセルを有するメモリ回路10と、外部から供給される外部電源電圧VCCQを受けて、外部電源電圧VCCQを降圧して第1の内部電源電圧(電圧VDD)を生成するVDD用電源レギュレータ60と、外部電源電圧VCCQを降圧して第2の内部電源電圧(電圧SVDD)を生成するSVDD用電源レギュレータ80と、電源遮断制御回路40と、スイッチ70とを含む。
VDD用電源レギュレータ60は、電線線VLに電圧VDDを供給する。
PチャネルMOSトランジスタ71,72は、電源線SVLおよび電源線VLとの間に直列に接続される。
スイッチ30は、PチャネルMOSトランジスタ31,32を含む。
I/O回路2は、メモリセル列毎に設けられたプリチャージ回路3と、選択回路4と、ライトドライバ5と、センスアンプ6とを含む。I/O回路2は、電源線VLと接続され、電圧VDDが供給される。
本例においては、図示しないコラムデコーダにより、1ビットのコラムアドレスデータに基づいてデコード信号Y1,Y0が生成される。
インバータ25Aは、制御信号PWSSPの信号の入力を受け付ける。
電源線駆動回路14は、電圧SVDDと接地電圧VSSとの間に設けられたPチャネルMOSトランジスタ14Aと、NチャネルMOSトランジスタ14Bとを含む。
インバータ41は、電源線SVLの電圧レベルに応じてその反転信号を制御信号PWSPPとして出力する。具体的には、インバータ41は、電源線SVLの電圧レベルが「H」レベルとなった場合に制御信号PWSPPを「L」レベルに設定する。
図3に示されるように、電圧SVDDを先に投入した場合の動作について説明する。
これにより、電圧SVDDが接続されたトランジスタのN−Wellに電圧が印加され、電圧SVDDが接続された回路の信号が伝搬する。
電源遮断制御回路40は、電圧SVDDの立ち上げに従って制御信号PWSPPを「L」レベルに設定する。一方、電圧VDDは、「L」レベルの状態を維持しているため制御信号PWSSPを「H」レベルに設定する。
なお、仮に、ワード線WLの電位が不定となった場合について説明する。電圧SVDDが投入されると、メモリセル1のインバータクロスカップルの働きに従って、内部ノードのいずれか一方に電圧SVDDが印加される。
ここで、ワード線WLの電位が不定となるとアクセストランジスタを介して、メモリセル1の内部ノードに印加された電圧SVDDと、電気的に接続された周辺回路用の電圧VDD(「L」レベル)が接続されたプリチャージ回路3のPチャネルMOSトランジスタのバックゲートあるいは選択回路4のPチャネルMOSトランジスタのバックゲート間で貫通電流が流れる可能性がある。
図4に示されるように、電圧VDDを遮断した場合の動作について説明する。
これにより、電源遮断制御回路40は、制御信号PWSSPを「H」レベルに設定する。一方、電圧SVDDは、「H」レベルの状態を維持しているため制御信号PWSPPは、「L」レベルの状態を維持する。
これにより、電源遮断制御回路40は、制御信号PWSSPを「L」レベルに設定する。一方、電圧SVDDは、「H」レベルの状態を維持しているため制御信号PWSPPは、「L」レベルの状態を維持する。
図5は、実施形態に基づくスイッチ70の構成を模式的に示す断面図である。
図6に示されるように、本例においては、一例としてメモリアレイMAのメモリセル領域の周辺にスイッチを設けた構成が示されている。
本例においては、スイッチ30がメモリアレイMAのメモリセル領域の周辺に複数設けられた構成が示されている。
図7に示されるように、メモリアレイMAの周囲に複数のスイッチ30が配置される。この点で、そして、メモリアレイMAの外周(上下と右)を囲むようにしてスイッチ30を構成するPチャネルMOSトランジスタ31と、PチャネルMOSトランジスタ32とが設けられる。
<変形例>
図8は、実施形態の変形例に基づく半導体装置100#の全体構成を示す図である。
スイッチ30A〜30Cは、スイッチ30と同様の機能を有する。
Claims (8)
- 第1モード、および前記第1モードとは異なる第2モードを有する半導体装置であって、
第1スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、
前記周辺回路のI/O回路と電気的に接続され、かつ、前記第1モード時に第1電圧が供給される第1電源線と、
前記メモリアレイのメモリセルと電気的に接続され、かつ、前記第2モード時に、前記第1電圧よりも低い第2電圧が供給される第2電源線と、を含み、
前記第1スイッチは、第1電界効果トランジスタと、第2電界効果トランジスタと、から成り、
前記第1電界効果トランジスタのソースは、前記第1電源線と電気的に接続されており、
前記第2電界効果トランジスタのソースは、前記第2電源線と電気的に接続されており、
前記第1電界効果トランジスタは、前記メモリセルが形成された領域内に位置する第1ウェル上に形成されており、
前記第2電界効果トランジスタは、前記I/O回路が形成された領域内に位置する第2ウェル上に形成されている、半導体装置。 - 平面視において、前記第1電界効果トランジスタおよび前記第2電界効果トランジスタは、前記メモリアレイと前記I/O回路との間に位置している、請求項1記載の半導体装置。
- 平面視において、前記第1電界効果トランジスタは、前記第2電界効果トランジスタと前記I/O回路との間に位置している、請求項2記載の半導体装置。
- 前記メモリ回路が形成される領域外には、第2スイッチが形成されており、
前記第2スイッチは、前記第1電源線と電気的に接続されたソースを有する第3電界効果トランジスタと、前記第2電源線と電気的に接続されたソースを有する第4電界効果トランジスタと、から成る、請求項1記載の半導体装置。 - 前記第1モードは、アクティブモードであり、
前記第2モードは、アクティブモードおよびスタンバイモードである、請求項1記載の半導体装置。 - 前記第1電界効果トランジスタおよび前記第2電界効果トランジスタのそれぞれは、p型の電界効果トランジスタである、請求項1記載の半導体装置。
- 前記第1ウェルおよび前記第2ウェルのそれぞれは、n型の不純物領域である、請求項6記載の半導体装置。
- 前記第1電界効果トランジスタのドレインと、前記第2電界効果トランジスタのドレインとは、互いに電気的に接続される、請求項1記載の半導体装置。
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