JP2012175012A

JP2012175012A - 半導体装置

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Publication number: JP2012175012A
Application number: JP2011037776A
Authority: JP
Inventors: Takumi Takagi; 拓見高城; Daisuke Sasaki; 大輔佐々木; Masahiko Nishiyama; 雅彦西山; Masatoshi Hasegawa; 雅俊長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2011-02-24
Filing date: 2011-02-24
Publication date: 2012-09-10
Anticipated expiration: 2031-02-24
Also published as: US20120218812A1; US8638593B2; KR20120097317A; KR101311084B1; JP5645708B2

Abstract

【課題】電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に半導体装置内部での電力供給を制御する半導体装置に関する。

スタティック型ランダムアクセスメモリ（ＳＲＡＭ）を有する半導体記憶装置における、ＳＲＡＭのスケーリングに伴うオフ時リーク電流の増大への対策として、電源とメモリセルとの接続を遮断するスイッチを設け、ＳＲＡＭが動作しないスタンバイ状態において電源とメモリセルとの接続を遮断し、オフ時リーク電流を低減して半導体記憶装置を低消費電力化する技術が提案されている（特許文献１）。

特開２００７−２５０５８６号公報

本願発明者らは、ＳＲＡＭを含む半導体装置の設計のレイアウトをするに際し、メモリマクロの記憶容量を増やすために、図２に示すＳＲＡＭマクロのレイアウト２００を検討した。

レイアウト２００には、ＳＲＡＭのメモリセルが複数配置されているメモリアレイ２０１および直接周辺回路２０２を有する機能ブロックである繰り返し単位２０３と、間接周辺回路２０４と、レイアウトの上下の位置に集中配置されている電源スイッチ群２０５および２０６とが含まれる。

ＳＲＡＭのメモリセルが複数配置されているメモリアレイを大規模化すると、メモリセルから信号を読み出すビット線の負荷容量が増大し、メモリマクロの性能が悪化することから、レイアウト２００ではメモリアレイを分割して上下方向に並べて配置し、ビット線の負荷を一定以下にしてビット線の負荷容量が増大することによる性能悪化を抑制する。また、繰り返し単位２０３にはそれぞれに含まれるメモリアレイ２０１へのデータの書き込みおよびメモリアレイ２０１からのデータの読み出しの動作に必要な直接周辺回路２０２が設けられ、複数の繰り返し単位２０３で共通に用いることができる回路は間接周辺回路２０４にまとめられている。

さらに、ＳＲＡＭマクロのレイアウト２００では、低消費電力化のため、メモリアレイ２０１、直接周辺回路２０２および間接周辺回路２０４と電源線との間で電源遮断できるようレイアウト２００の上下の位置に電源スイッチ群２０５および群２０６を配置している。通常のレイアウトの設計では、マクロに必要な電力を見積もってから、マクロに必要な電力を供給するに足る駆動力を得るスイッチ群を配置する。したがって、必要な数の繰り返し単位２０３および間接周辺回路２０４を配置した後に、配置した繰り返し単位２０３および間接周辺回路２０４を駆動するためのスイッチ群を配置する手順となる。よって、レイアウト２００に示したようにスイッチ群２０５および２０６はレイアウト２００の上下の位置に集中配置される。

しかしながら、ＳＲＡＭマクロのレイアウト２００では、繰り返し単位２０３の増減変更をしながら設計をしていくときに、ＳＲＡＭマクロで必要とされる電力やスイッチ群２０５および２０６からの各繰り返し単位２０３への配線の長さに応じた電圧ドロップを考慮に入れなくてはならず、増減変更のたびにスイッチ群２０５および２０６の駆動力や、スイッチ群２０５および２０６に接続される配線の設計を見直すことになり、設計の効率が著しく低下することに気がついた。

本発明の目的は、電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供することにある。

上記課題を解決するために、本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。または、本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイと電源線との接続を遮断する第１のスイッチ群と、第１の周辺回路と電源線との接続を遮断する第２のスイッチ群とを含むレイアウトの単位が複数配置されている。

本発明の半導体装置は、繰り返し単位の増減変更で容易に記憶容量を変更して設計することができる。

本発明のＳＲＡＭマクロのレイアウト例の概略図である。本願発明者らが検討したＳＲＡＭマクロのレイアウトである。本発明の一実施例のＳＲＡＭマクロに含まれるメモリアレイ、直接周辺回路および間接周辺回路の主要部を示すブロック図である。電源スイッチ群と内部電源線の配線レイアウトの実施例である。本発明の半導体装置の一実施例を示す図である。電源スイッチ群の接続関係の例を示す回路接続図である。本発明のＳＲＡＭマクロの通常動作状態から電源遮断状態へのタイミングチャート及び電源遮断状態から通常動作状態への復帰のタイミングチャートの例を示す図である。電源スイッチ群と内部電源線の配線レイアウトの実施例である。本発明の半導体装置の一実施例を示す図である。電源スイッチ群の接続関係の例を示す回路接続図である。本発明のＳＲＡＭマクロの通常動作状態から電源遮断状態へのタイミングチャート及び電源遮断状態から通常動作状態への復帰のタイミングチャートの例を示す図である。本発明のＳＲＡＭマクロの通常動作状態からリテンション状態へのタイミングチャート及びリテンション状態から通常動作状態への復帰のタイミングチャートの例を示す図である。電源スイッチ群と内部電源線の配線レイアウトの実施例である。電源スイッチ群の接続関係の例を示す回路接続図である。電源スイッチ群と内部電源線の配線レイアウトの実施例である。電源スイッチ群の接続関係の例を示す回路接続図である。メモリセルＭＣの例を示す回路図である。

本実施例では、スタティック型のメモリセルを持つＳＲＡＭマクロを例として説明する。

図５は、本実施例の半導体装置５００のレイアウト配置図である。半導体装置５００には、複数の回路ブロック５０１〜５０４と、電源遮断制御ブロック５０５とが含まれる。回路ブロック５０１にはメモリマクロであるＳＲＡＭマクロ５０６が含まれる。電源遮断制御ブロック５０５とＳＲＡＭマクロ５０６とは、電源遮断の制御を行うための電源遮断信号ＳＷＤを送信するために電源遮断信号線５０７で接続されている。また、その他の回路ブロック５０２〜５０４のＳＲＡＭマクロ５０６や同様に電源遮断を行うマクロに対しても電源遮断信号ＳＷＤを送信するために、図５に示したように、電源遮断制御ブロック５０５と回路ブロック５０２〜５０４が電源遮断信号線で接続されている。

電源遮断制御ブロック５０５によって電源遮断信号ＳＷＤが生成され、電源遮断信号ＳＷＤに従いＳＲＡＭマクロ５０６の電源遮断が行われる。例としてＳＲＡＭマクロ５０６の電源遮断のための電源スイッチとしてＰＭＯＳトランジスタを用いる場合には、電源遮断制御ブロック５０５は、通常動作時には電源遮断信号ＳＷＤをＶＳＳ電位であるロウレベルの信号にして、電源線からＳＲＡＭマクロ５０６に電力を供給できるようにし、半導体装置５００の省電力化のための電源遮断状態に移行するためには電源遮断信号ＳＷＤをＶＤＤＣ電位であるハイレベルの信号にして、ＳＲＡＭマクロ５０６と電源線の接続を遮断する。

図１に、ＳＲＡＭマクロ５０６のレイアウトの一例として、ＳＲＡＭマクロのレイアウト１００の概略図を示す。レイアウト１００には、メモリアレイ１０１、直接周辺回路１０２、および電源スイッチ群１０５を有する機能ブロックである繰り返し単位１０３と、間接周辺回路１０４とが含まれる。各繰り返し単位１０３の上下の位置に電源スイッチ群１０５が含まれる。本実施例での説明では、図１に示したように、繰り返し単位１０３は、電源スイッチ群１０５の図１の縦方向の繰り返しの配置の位置を境界として区切った領域とする。また、間接周辺回路１０４の上下にも電源スイッチ群１０５が配置されている。間接周辺回路１０４にも同様に電源スイッチ群１０５が配置されているのは、間接周辺回路１０４が必要とする電力は繰り返し単位１０３が必要とする電力と同程度以下であるため、間接周辺回路１０４のために新たに電源スイッチ群を設計する必要はないからである。

ＳＲＡＭのメモリセルを複数配置したメモリアレイを大規模化すると、メモリセルから信号を読み出すビット線の負荷容量が増大し、メモリマクロの性能が悪化することから、レイアウト１００では、メモリアレイを分割して上下方向に並べて配置し、ビット線の負荷を一定以下にしてビット線の負荷容量が増大することによる性能悪化を抑制している。また、繰り返し単位１０３にはそれぞれに含まれるメモリアレイ１０１へのデータの書き込みおよびメモリアレイ１０１からのデータの読み出しの動作に必要な直接周辺回路１０２が設けられ、複数の繰り返し単位１０３で共通に用いることができる回路は間接周辺回路１０４にまとめられている。複数の繰り返し単位１０３で共通に用いる回路を間接周辺回路１０４にまとめることで、ＳＲＡＭマクロ５０６の繰り返し単位１０３を増やしたときの面積の増大を抑えることができる。

電源スイッチ群１０５は、半導体装置５００からＳＲＡＭマクロ５０６に対して電力を供給するための外部電源線ＶＤＤＣと、ＳＲＡＭマクロ５０６の内部電源線ＶＤＤとの間の接続を電源遮断信号ＳＷＤに基づいて遮断するためのスイッチである。電源スイッチ群１０５のスイッチには、例えば複数のＰＭＯＳトランジスタが用いられる。

以下にＳＲＡＭマクロ５０６の周辺回路の一例について説明する。図３に、図１でレイアウト１００として例示したＳＲＡＭマクロの繰り返し単位１０３および周辺回路１０４の主要部のブロック図を示した。

メモリセル（ＭＣ）の配列であるメモリアレイ１０１には、それぞれがロウ方向（図１、図３および図４の横方向）に延在するように複数のワード線ＷＬが配設され、メモリセルの配列と接続されている。また、メモリアレイ１０１には、それぞれがカラム方向（図１、図３および図４の縦方向）に延在するように複数のビット線対ＢＬ、ＢＲが配設され、メモリセルの配列と接続されている。メモリアレイ１０１の行の選択は、ワード線ＷＬにより行われる。メモリアレイ１０１の列の選択はビット線対ＢＬ，ＢＲによって行われる。

図１７にメモリセル（ＭＣ）の例を示した。メモリセルは負荷用ＰチャネルＭＯＳトランジスタＬＭ１と駆動用ＮチャネルＭＯＳトランジスタＤＭ１から構成される第１インバータ回路と、負荷用ＰチャネルＭＯＳトランジスタＬＭ２と駆動用ＮチャネルＭＯＳトランジスタＤＭ２から構成される第２インバータ回路から構成される。第１インバータ回路の出力が第２インバータ回路の入力に接続され、第２インバータ回路の出力は第１インバータ回路の入力に接続されることで、入力された情報を保持している。情報の読み出しあるいは書き込みは、第１インバータおよび第２インバータの出力ノードに接続されるトランスファゲートのＮＭＯＳトランジスタＴＭ１，ＴＭ２を介してビット線ＢＬ，ＢＲから行われる。読み出しあるいは書き込みを行うメモリセルはワード線ＷＬによって選択される。

図３に示すように、複数のワード線ＷＬには、ワード線ドライバ回路３０１を介してロウデコーダ３０２が接続されている。ロウデコーダ３０２は、ロウアドレス信号に基づいて、複数のワード線ＷＬの内の対応する１つを選択する。複数のビット線対ＢＬ，ＢＲには、カラムデコーダ回路３０３が接続されている。カラムデコーダ回路３０３はカラムアドレス信号に基づいて、複数のビット線対ＢＬ，ＢＲの内の対応する１対を選択する。

センスアンプ回路３０４は、複数のセンスアンプＳＡから構成されている。センスアンプ回路３０４は、メモリアレイ１０１からカラムデコーダ回路３０３を介して読み出されたデータを検知増幅し、この増幅したデータを出力データＤＯ_０〜ＤＯ_ｎ−１として出力する。

プリチャージ回路３０５は、読み出し及び書き込み動作をする前に、ビット線対ＢＬ，ＢＲを例えば電源電位にプリチャージする。プリチャージ回路３０５は、プリチャージ信号ＹＳＲに基づいてプリチャージ動作を実行する。１例としては、プリチャージ回路３０５はプリチャージ信号ＹＳＲがロウレベルの場合にビット線対ＢＬ，ＢＲを電源電位にプリチャージし、一方プリチャージ信号ＹＳＲがハイレベルの場合にプリチャージを解除する。プリチャージ信号は直接制御回路３０６からプリチャージドライバ３０７を介してプリチャージ回路３０５に供給される。

直接制御回路３０６はＳＲＡＭマクロ５０６の中で繰り返し並べて配置される機能ブロックである繰り返し単位１０３内の各回路を制御する。直接制御回路３０６には、間接制御回路３０８からアドレスデコード信号Ａや制御信号ＣＮＴ等が入力される。直接制御回路３０６は、間接制御回路３０８から入力されたアドレスデコード信号Ａに基づいて、ロウデコーダ３０２に供給されるロウアドレス信号およびカラムデコーダ回路３０３に供給されるカラムアドレス信号を生成する。また、直接制御回路３０６は例えば制御信号ＣＮＴに基づいて、プリチャージ回路３０５に供給されるプリチャージ信号ＹＳＲ等を生成する。直接周辺回路１０２から読み出された出力データＤＯ_０〜ＤＯ_ｎ−１は、間接周辺回路１０４に入力される。

間接制御回路３０８には、ＳＲＡＭマクロ５０６の外部からアドレス入力信号ＡＤＤや、制御入力信号ＣＮＴＬ等が入力される。間接制御回路３０８はアドレス入力信号ＡＤＤをデコードし、アドレスデコード信号Ａを直接制御回路３０６に供給する。また、間接制御回路３０８は例えばＳＲＡＭマクロ５０６に入力された制御入力信号ＣＮＴＬに対して、論理を取った制御信号ＣＮＴを直接制御回路３０６に供給する。更に、アドレス入力信号ＡＤＤに基づいた出力選択信号を出力セレクタ回路３０９に供給する。出力セレクタ回路３０９は複数の直接周辺回路１０２のセンスアンプ回路３０４からの出力データＤＯ_０〜ＤＯ_ｎ−１の内の一を出力選択信号に基づき選択し、ＳＲＡＭマクロ５０６の出力データとして出力する。

以上説明した図３に示したＳＲＡＭマクロ５０６の周辺回路の主要部について、ワードドライバ回路３０１、ロウデコーダ３０２、カラムデコーダ回路３０３、センスアンプ回路３０４、プリチャージ回路３０５、直接制御回路３０６、プリチャージドライバ３０７は直接周辺回路１０２に属し、間接制御回路３０８、出力セレクタ回路３０９は間接周辺回路１０４に属する。

図４は、図１で示したＳＲＡＭマクロ５０６における電源スイッチ群１０５、並びにメモリアレイ１０１、直接周辺回路１０２、および間接周辺回路１０４への給電のための内部電源線ＶＤＤの配線レイアウト図である。電源スイッチ群１０５は上記繰り返し単位１０３毎に分散配置され、電源配線はビット線が配設される方向と同じ縦方向に配設される。電源スイッチ群１０５を機能ブロックである繰り返し単位１０３毎に分散配置することで、繰り返し単位１０３の数を増やしたとしても電源スイッチを介した後の内部電源線ＶＤＤの配線長を繰り返し単位の長さの範囲内に短くすることができる。したがって、メモリ容量の変更毎に配線の仕様の変更を行う手間が省け、図２のように電源スイッチを上下に集中配置した場合と比較して、半導体装置の設計が容易になる。また、レイアウト１００では、メモリアレイ１０１と、直接周辺回路１０２と、メモリアレイ１０１および直接周辺回路１０２と半導体装置５００からの電源線との接続を遮断するスイッチ群１０５とを含む機能ブロック１０３をレイアウトの単位としているので、電源インピーダンスを考慮し直して電源スイッチの設計を改めて行う必要がない。したがって、繰り返し単位１０３の増減変更で記憶容量を変更できるＳＲＡＭマクロの設計を容易にすることができる。すなわち、本発明の半導体装置は、繰り返し単位の増減変更で容易に記憶容量を変更して設計することができる。

ＳＲＡＭマクロ５０６に半導体装置５００から接続される外部電源線ＶＤＤＣは、図４のように縦方向に配設され、電源スイッチ群１０５を介して内部電源線ＶＤＤに接続される。図４では、縦方向、すなわちビット線の配設される方向のみに外部電源線ＶＤＤＣを配設しているが、外部電源線ＶＤＤＣの配線は例えばメッシュ状であってもよく、図４の例に限定するものではない。例えば、外部電源線ＶＤＤＣに使用する配線層は内部電源線ＶＤＤと同一でもよい。また、外部電源線ＶＤＤＣに、ＳＲＡＭマクロ５０６で使用している配線よりも上層の配線を用いてもよい。

本実施例では、ＳＲＡＭマクロ５０６において、データ幅１ビットの入出力に対応する回路と、その回路にビット線を介して接続されたメモリアレイとを１ビット構成単位４０１と呼ぶ。本実施例においては、図４の１ビット構成単位４０１をＳＲＡＭマクロ５０６の左右方向、すなわちワード線が配設される方向に複数配置することで、任意のビット幅構成を実現する。各１ビット構成単位４０１に対応して、内部電源線ＶＤＤが配置される。ＳＲＡＭマクロの記憶容量は、ワード長と、データ幅に対応するビット幅とで決定される。本実施例では、ワード長は図４の縦方向の構成に対応し、ビット幅は横方向に複数配置された１ビット構成単位４０１の個数に対応する。ＳＲＡＭマクロ５０６の消費電力について、ワード長の大小と、ビット幅の大小とを比較すると、ビット幅の大小の方が活性化する素子の増減が大きい。そのためＳＲＡＭマクロ５０６の消費電力は、ワード長の依存性よりも、ビット幅の依存性の方が大きい。したがって、ＳＲＡＭマクロ５０６では、ワード長を伸ばすことに対応する繰り返し単位１０３の数を増やすことで、消費電力の増加を抑えつつメモリの大容量化を図ることができる。

図４の１ビット構成単位４０１に含まれる電源スイッチ群１５０は、機能ブロック１０３毎にビット線が配設される方向の両端に配置される。そのため、１ビット構成単位４０１を複数配置する際に、電源スイッチ群１０５も合わせて配置され、ＳＲＡＭマクロ５０６が任意のビット幅を実現した場合であっても、内部電源線ＶＤＤの配線及び電源スイッチ群１０５を有する１ビット構成単位４０１の電源構造は、繰り返し配置される。そのため１ビット構成単位４０１で電源インピーダンスを設計しておけば、電源スイッチの設計を改めて行うことなく１ビット構成単位４０１を複数配置することで、任意のビット幅を容易に実現できる。

図６は、電源スイッチ群１０５に着目した回路接続図である。図６に示したように、メモリアレイ１０１と直接周辺回路１０２とは、ＳＲＡＭマクロ５０６の内部電源線ＶＤＤの配線と、例えばグラウンドであるＶＳＳの電位の配線に接続される。内部電源線ＶＤＤの配線は、電源遮断信号ＳＷＤによって制御されている電源スイッチ群１０５を介して、半導体装置５００からＳＲＡＭマクロ５０６に対して電力を供給する外部電源線ＶＤＤＣの配線と接続されている。図６ではメモリアレイ１０１および直接周辺回路１０２と電源スイッチ群１０５の接続関係のみ示したが、図６には図示していない間接周辺回路１０４も含めて、電源スイッチ群１０５は電源遮断信号ＳＷＤによって一体として動作してＳＲＡＭマクロ５０６の電源を遮断する。

図６に示した回路が電源を遮断する動作について、図７のタイミングチャートを用いて説明する。通常動作状態から電源遮断状態へ移行する場合は、例えば電源スイッチ群１０５がＰＭＯＳトランジスタで構成されているならば、半導体装置５００に配置された電源遮断制御ブロック５０５で生成される電源遮断信号ＳＷＤがロウレベルからハイレベルになる。電源遮断信号ＳＷＤによって電源スイッチ群１０５を構成するＰＭＯＳトランジスタがオフ状態となることで、ＳＲＡＭマクロ５０６の内部電源線ＶＤＤは接続されている外部電源線ＶＤＤＣから切り離され、ＳＲＡＭマクロ５０６のリーク電流により電荷が引き抜かれることで、内部電源線ＶＤＤの電位は降下する。最終的にはオフ状態の電源スイッチ群１０５を介し、ＳＲＡＭマクロ５０６に流れるオフ時リーク電流により決定されるＶＳＳに近い電位までＶＤＤの電位は降下する。ＳＲＡＭマクロ５０６において、通常動作状態のスタンバイ時に流れる消費電流よりも電源遮断状態の消費電流の方が数十分の１程度に小さくなるため、半導体装置５００がＳＲＡＭマクロ５０６を使用しない期間に電源遮断を行うことで、半導体装置５００の消費電力を削減できる。半導体装置５００がＳＲＡＭマクロ５０６を使用しない期間は、電源遮断信号ＳＷＤをハイレベルに制御し、電源遮断状態を維持する。

電源遮断状態から通常動作状態へと電源を復帰する場合は、例えば上記と同じく電源遮断スイッチ群１０５がＰＭＯＳトランジスタで構成されているならば、半導体装置５００に配置された電源遮断制御ブロック５０５で生成される電源遮断信号ＳＷＤはハイレベルからロウレベルとなる。ＰＭＯＳトランジスタがオフ状態からオン状態となることで、ＳＲＡＭマクロ５０６の内部電源線ＶＤＤの電位が徐々に上昇する。最終的に内部電源線ＶＤＤは接続される外部電源線ＶＤＤＣの電位とほぼ等しい電位まで上昇し、通常動作状態となる。

本実施例では、メモリアレイ１０１と、それ以外の回路とで、独立に電源遮断を行う場合について説明する。また、実施例１と異なる点を主に説明する。

図９は、本実施例の半導体装置９００のレイアウト配置例である。半導体装置９００には、複数の回路ブロック９０１〜９０４と、電源遮断制御ブロック９０５が含まれる。回路ブロック９０１にはメモリマクロであるＳＲＡＭマクロ９０６が含まれる。電源遮断制御ブロック９０５とＳＲＡＭマクロ９０６は、電源遮断の制御を行うため、メモリアレイ用電源遮断信号ＳＷＭＡを送信するメモリアレイ電源遮断信号線９１０と、周辺回路電源遮断信号ＳＷＭＰを送信する周辺回路電源遮断信号線９１１とが、接続されている。

電源遮断制御ブロック９０５によってメモリアレイ用電源遮断信号ＳＷＭＡと周辺回路電源遮断信号ＳＷＭＰが生成される。例としてＳＲＡＭマクロ９０６の電源遮断のための電源スイッチとして、ＰＭＯＳトランジスタを用いる場合には、電源遮断制御ブロック９０５は、通常動作時にはメモリアレイ用電源遮断信号ＳＷＭＡと周辺回路電源遮断信号ＳＷＭＰをＶＳＳ電位であるロウレベルの信号にして、電源線からＳＲＡＭマクロ９０６に電力を供給できるようにする。半導体装置９００の省電力化のため電源遮断状態に移行するためには、メモリアレイ用電源遮断信号ＳＷＭＡと周辺回路電源遮断信号ＳＷＭＰをＶＤＤＣ電位であるハイレベルの信号にして、ＳＲＡＭマクロ９０６と電源線の接続を遮断する。

省電力状態に移行し、かつＳＲＡＭマクロ９０６の記憶を保持する場合には、メモリアレイ用電源遮断信号ＳＷＭＡをＶＳＳ電位であるロウレベルの信号にして、周辺回路電源遮断信号ＳＷＭＰをＶＤＤＣ電位であるハイレベルにすることで、電源線からメモリアレイ１０１に電力を供給することで、記憶されている情報を保持する。

ＳＲＡＭマクロ９０６が読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例１で説明した図３と同様であるため省略する。

図８は、実施例２に係るＳＲＡＭマクロ９０６の電源配線レイアウトの例である。メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１は、繰り返し単位８０１の上下に分散配置される。電源配線はビット線が設けられる方向と同じ方向に配設され、メモリアレイ電源スイッチ１１０と接続するメモリアレイ電源線ＶＤＤＡと、周辺回路電源スイッチ群１１１と接続する周辺回路電源線ＶＤＤＰとが設けられる。メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１を機能ブロックである繰り返し単位８０１毎に分散配置することで、繰り返し単位８０１の数を増やしたとしても電源スイッチを介した後の内部電源線である、メモリアレイ電源線ＶＤＤＡ及び周辺回路電源線ＶＤＤＰを繰り返し単位の長さの範囲内に短くすることができ、メモリ容量の変更毎に配線の仕様の変更を行う手間が省け、図２のように電源スイッチを上下に集中配置した場合と比較して、半導体装置の設計が容易になる。図８に示すように、繰り返し単位８０１では、メモリアレイ１０１と、直接周辺回路１０２と、メモリアレイ１０１及び直接周辺回路１０２と半導体装置９００からの電源線との接続を遮断する、メモリアレイ電源スイッチ１１０および周辺回路電源スイッチ群１１１とを含む機能ブロックをレイアウトの単位としているので、電源インピーダンスを考慮し直して電源スイッチの設計を改めて行う必要が無く、繰り返し単位の増減変更で記憶容量を変更できるＳＲＡＭマクロの設計を容易にすることが出来る。

図８では例として縦方向に電源を配設しているが、外部電源線ＶＤＤＣの配線は例えばメッシュ状であってもよく、図８の例に限定するものではない。また、使用する配線層はＳＲＡＭマクロ９０６で使用している内部電源線と同一でもよく、またＳＲＡＭマクロ９０６で使用している配線よりも上層の配線を用いてもよい。

図８に示した例では、図中の左端又は右端の配線直下にメモリアレイ１０１が配置されるが、図中の中央の配線直下にはメモリアレイ１０１が配置されていない。そのため、図中中央には周辺回路用電源線ＶＤＤＰと比較して、メモリアレイ電源線ＶＤＤＡの配線本数は少なくても電源を供給する上で不足を生じない。このように、必要な電源配線の密度がＳＲＡＭマクロ９０６の中でも異なるため、図８では中央の部分には周辺回路電源線ＶＤＤＰの配線を多くし、左右のメモリアレイ１０１が配置されている上方ではメモリアレイ電源線ＶＤＤＡの配線を多くするように、ＳＲＡＭマクロ９０６の内部で電源配線の密度を変えても良い。

また実施例１のように任意のビット幅を容易に実現するために、１ビット構成単位毎にメモリアレイ電源スイッチ群１１０と周辺回路電源スイッチ群１１１を配置してもよい。

図１０は、メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１に着目した回路接続図である。図１０の回路が電源を遮断する動作について、図１１のタイミングチャートを用いて説明する。通常動作状態から電源遮断状態へ移行する場合は、例えばメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１がＰＭＯＳトランジスタで構成されているならば、周辺回路電源遮断信号ＳＷＭＰ及びメモリアレイ電源遮断信号ＳＷＭＡは、ロウレベルからハイレベルになる。周辺回路電源遮断信号ＳＷＭＰ及びメモリアレイ電源遮断信号ＳＷＭＡによってメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１を構成するＰＭＯＳトランジスタがオフ状態となることで、ＳＲＡＭマクロ９０６の内部電源線であるＶＤＤＡ及びＶＤＤＰは、接続されている外部電源線ＶＤＤＣから切り離され、ＳＲＡＭマクロ９０６のリーク電流により電荷が引き抜かれることで電位が降下する。最終的にはオフ状態のメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１を介し、ＳＲＡＭマクロ９０６に流れるオフ時リーク電流により決定される、ＶＳＳに近い電位までＶＤＤＡ及びＶＤＤＰの電位は降下する。半導体装置９００がＳＲＡＭマクロ９０６を使用しない期間は、周辺回路電源遮断信号ＳＷＭＰとメモリアレイ電源遮断信号ＳＷＭＡをハイレベルに制御し、電源遮断状態を維持する。ＳＲＡＭマクロ９０６において、スタンバイ時に流れる消費電流より電源遮断状態の消費電流の方が数十分の１程度に小さくなるため、半導体装置９００がＳＲＡＭマクロ９０６を使用しない期間に電源を遮断することで消費電力を削減することができる。

電源遮断状態から通常状態へと電源を復帰する場合は、例えば上記と同じくメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１がＰＭＯＳトランジスタで構成されているならば、周辺回路電源遮断信号ＳＷＭＰ及びメモリアレイ電源遮断信号ＳＷＭＡはハイレベルからロウレベルとなる。ＰＭＯＳトランジスタがオフ状態からオン状態となることで、ＳＲＡＭマクロ９０６の内部電源線ＶＤＤＡ及びＶＤＤＰの電位が徐々に上昇する。最終的に電源線ＶＤＤＡ及びＶＤＤＰは接続される外部電源線ＶＤＤＣの電位とほぼ等しい電位まで上昇し、通常動作状態となる。

図１０の回路において、ＳＲＡＭマクロ９０６の記憶する情報を保持するために、メモリアレイ１０１への電源は遮断せず、間接周辺回路１０４及び直接周辺回路１０２の電源は遮断するリテンション動作の例について、図１２のタイミングチャートを用いて説明する。

通常動作状態からリテンション状態へ移行する場合は、例えばメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１がＰＭＯＳトランジスタで構成されているならば、周辺回路電源遮断信号ＳＷＭＰがロウレベルからハイレベルになる。この時、メモリアレイ電源遮断信号ＳＷＭＡはロウレベルのまま保持される。

周辺回路電源遮断信号ＳＷＭＰによって周辺回路電源スイッチ群１１１を構成するＰＭＯＳトランジスタがオフ状態となることで、ＳＲＡＭマクロ９０６の周辺回路電源線ＶＤＤＰは接続されている外部電源線ＶＤＤＣから切り離され、ＳＲＡＭマクロ９０６のリーク電流により電荷が引き抜かれることで、周辺回路電源線ＶＤＤＰの電位は降下する。最終的にはオフ状態の周辺回路電源スイッチ群１１１を介し、ＳＲＡＭマクロ９０６に流れるオフ時リーク電流により決定される、ＶＳＳに近い電位までＶＤＤＰの電位は降下する。

このリテンション状態の期間、メモリアレイ電源遮断信号ＳＷＭＡはロウレベルのまま保持され続け、メモリアレイ電源スイッチ群１１０はオン状態となり、メモリアレイ電源線ＶＤＤＡは接続された外部電源線ＶＤＤＣの電位を維持する。この時、ＳＲＡＭマクロ９０６は読み出し或いは書き込みの動作は行わない。そのため、接続された外部電源線ＶＤＤＣの電位を制御することで、メモリアレイ電源線ＶＤＤＡの電位をメモリアレイ１００が情報を保持できる範囲で小さくし、リーク電流を削減しても良い。また、外部電源線ＶＤＤＣの電位を変化させず、メモリアレイ電源遮断信号ＳＷＭＡをロウレベルよりも高い電位に制御することで、メモリアレイ電源線ＶＤＤＡの電位をメモリアレイ１０１が情報を保持できる範囲で変化させ、リーク電流を削減しても良い。ＳＲＡＭマクロ９０６において、スタンバイ状態に流れる消費電流よりもリテンション状態の消費電流の方が数分の１程度と小さくなるため、半導体装置９００がＳＲＡＭマクロ９０６を使用しない期間にはリテンション状態にすることで、消費電力を削減できる。

リテンション状態から通常状態へと電源を復帰する場合は、例えば上記と同じくメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１がＰＭＯＳトランジスタで構成されているならば、周辺回路電源遮断信号ＳＷＭＰがハイレベルからロウレベルになる。この時、メモリアレイ電源遮断信号ＳＷＭＡはロウレベルのまま保持される。

ＰＭＯＳトランジスタがオフ状態からオン状態となることで、ＳＲＡＭマクロ９０６の周辺回路電源線ＶＤＤＰの電位が徐々に上昇する。最終的に周辺回路電源線ＶＤＤＰは接続される外部電源線ＶＤＤＣの電位とほぼ等しい電位まで上昇し、通常動作状態となる。

リテンション状態から通常状態への復帰について、周辺回路電源遮断信号ＳＷＭＰがハイレベルからロウレベルに変化することで、接続されている外部電源線ＶＤＤＣに接続される負荷が瞬間的に変化するためノイズが発生する。このノイズを抑制するために、例えば周辺回路電源遮断信号ＳＷＭＰがＰＭＯＳトランジスタで構成されているのであれば、周辺回路電源遮断信号ＳＷＭＰをハイレベルからロウレベルへ徐々に変化させ、周辺回路電源線ＶＤＤＰを徐々に接続されているＶＤＤＣの電位へ復帰させることで、外部電源線ＶＤＤＣに発生するノイズを低減することもできる。

第３の実施例として、実施例２でのＳＲＡＭマクロ９０６に接続される電源の電位が、メモリアレイ１０１の電源と、それ以外の周辺回路の電源とで、異なる電位である場合について説明する。以下、実施例１や実施例２と異なる点を主に説明する。読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例１で説明した図３と同様であるため省略する。但し、異なる電源領域間で信号の送受信を行う場合、例えば直接周辺回路１０２に備えるワードドライバ回路３０１などには、適宜レベルシフタ回路などを用いる。

図１３は、実施例３に係るＳＲＡＭマクロ９０６における電源配線レイアウトの例である。実施例３に係るＳＲＡＭマクロ９０６における電源配線レイアウトの例は、実施例２で説明した図８と同様であり、電源配線をビット線が配設される方向と同じ縦方向に配設し、メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１を機能ブロック８０１毎に分散配置することで、各々の電源インピーダンスの低減を実現する。図１３において、メモリアレイ電源線ＶＤＤＡと周辺回路電源線ＶＤＤＰは、実施例２で説明した図８と同様に配設される。

半導体装置９００から接続されるメモリアレイ用の外部電源線ＶＤＭＡは、メモリアレイ電源スイッチ群１１０を介してメモリアレイ電源線ＶＤＤＡに接続される。メモリアレイ電源スイッチ群１１０はメモリアレイ電源遮断信号ＳＷＭＡによって制御される。周辺回路用の外部電源線ＶＤＭＰは周辺回路電源スイッチ群１１１を介して周辺回路電源線ＶＤＤＰに接続される。周辺回路電源スイッチ群１１１は周辺回路電源遮断信号ＳＷＭＰによって制御される。図１３では、例として縦方向にメモリアレイ用の外部電源線ＶＤＭＡ及び周辺回路用の外部電源線ＶＤＭＰを配設しているが、使用する配線層はＳＲＡＭマクロ９０６の内部電源線と同一の層でもよく、またＳＲＡＭマクロ９０６で使用している配線よりも上層の配線を用いてもよい。この時、周辺回路用の外部電源線ＶＤＭＰとメモリアレイ用の外部電源線ＶＤＭＡは異なる電位であるとする。

例として、メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１に対してＰＭＯＳトランジスタを用いると、電源スイッチを配置した際に電位の異なるＮ型ウェルが隣接する。一般的には電源ドメインの異なるＰＭＯＳトランジスタを形成するＮ型ウェル間には必ず素子分離を行う必要があり、Ｎ型ウェルの境界部分は通常の配線間隔に比べて数十倍もの素子の分離領域が必要となる。素子分離を行わない場合、異なる電位のＮ型ウェルが接触し電気的には異電位のＮ型ウェルが短絡した状態となる。そのため実施例２と比較して、素子の分離領域が必要となる分だけ面積効率が悪化する。

本実施例ではＳＲＡＭマクロ９０６に接続されている２種の電源について、常にメモリアレイ用の外部電源線ＶＤＭＡの電位が、周辺回路用の外部電源線ＶＤＭＰ以上の電位であり、Ｎ型ウェルを共通化することで素子の分離領域を不要とすることができる。したがって、ＳＲＡＭマクロ９０６の面積を小さくすることができる。

図１４に示す、メモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１に着目した回路接続図を用いてＮ型ウェルの共通化について説明する。本実施例では図１３のように機能ブロック８０１毎にメモリアレイ電源スイッチ群１１０及び周辺回路電源スイッチ群１１１が配置される。その際に、図１４で示したように、隣接したＮ型ウェルを共通にし、半導体装置９００から接続されたメモリアレイ用の外部電源線ＶＤＭＡでＮ型ウェルの電位を固定する。一般に、ＰＭＯＳトランジスタはソース・ドレイン・ゲート・ボディの４端子素子を備える。ＰＭＯＳトランジスタを構成する基板に対して電流が流れ込まないためには、ボディはソースとドレインとの両方に関して正になるようにバイアスされなければならない。

本実施例において、メモリアレイ電源スイッチ群１１０のソースにはメモリアレイ用の外部電源線ＶＤＭＡが接続され、周辺回路電源スイッチ群１１１のソースには周辺回路用の外部電源線ＶＤＭＰが接続される。Ｎ型ウェルを共通化することはボディを接続することに相当し、電源スイッチを構成するＰＭＯＳトランジスタが、常にソースとドレインとの両方に関して正になるようにバイアスされるには、２種の電源のうち常に電位の高い、メモリアレイ用の外部電源線ＶＤＭＡを接続すればよい。そのため、メモリアレイ用の外部電源線ＶＤＭＡをボディに対して接続することで、双方の電源スイッチのＮ型ウェルに対しては電流が流出しないため、素子の分離領域が不要となり、ＳＲＡＭマクロ９０６の面積を削減できる。

上記の面積が削減できる利点に加えて、周辺回路電源ドメインより高い電位でＮ型ウェルを固定するため、周辺回路電源スイッチ群１１１にはバックバイアスが印加されることと等価となり、周辺回路電源スイッチ群１１１をオフした際に流れるオフ時リーク電流が減少し、電源遮断状態とリテンション状態において、半導体装置９００の消費電流を低減することができる。

本実施例では、複数配置する機能ブロック毎に電源遮断を行う場合について説明する。以下、実施例１と異なる点について主に説明する。読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例１で説明した図３と同様であるため省略する。

図１５は、実施例４に係るＳＲＡＭマクロ５０６における電源配線レイアウトの例である。実施例４に係るＳＲＡＭマクロ５０６における電源配線レイアウトにおいて、メモリアレイ１０１および周辺回路１０２を有する機能ブロックである繰り返し単位１５０１であることと、間接周辺回路１０４を有することは実施例１と同じである。但し、繰り返し単位１５０１の領域は、図１５に示すように、２つ並べられた電源スイッチ群１０５の間を境界とする範囲である。また、内部電源線ＶＤＤが機能ブロック１５０１毎に切り離され、機能ブロック１５０１毎に電源遮断を行うことを特徴とする。また、間接周辺回路１０４も機能ブロック１０３と同様に内部電源線ＶＤＤが切り離され、独立に電源遮断を行う。

図１６は、電源スイッチ群１０５に着目した回路接続図である。各機能ブロック１０３毎に独立した電源スイッチを備え、それぞれの電源スイッチを制御する電源遮断制御信号ＳＷＤ_１〜ＳＷＤ_ｎが接続される。図１６で電源遮断信号ＳＷＤ_１が接続される電源スイッチは、図１５の間接周辺回路１０４の上下に配置されている電源スイッチ群１０５であり、電源遮断信号ＳＷＤ_２が接続される電源スイッチは、図１５の機能ブロック１５０１の上下に配置されている電源スイッチ群１０５である。

本実施例では、電源遮断制御ブロック５０５によって電源遮断制御信号ＳＷＤ_１〜ＳＷＤ_ｎが生成され、ＳＲＡＭマクロ５０６に接続される。図１６に示すように、本実施例の半導体装置では、ＳＲＡＭマクロ５０６は各電源スイッチ群１０５に接続される電源遮断信号ＳＷＤ_１〜ＳＷＤ_ｎに従い、対応する電源スイッチ群１０５をオフ状態にすることで電源遮断を行う。

例として、ＳＲＡＭマクロ５０６を構成する複数の機能ブロック１０３の一つである、機能ブロックＡのみ電源遮断へ移行する場合を説明する。例えば電源スイッチ群１０５がＰＭＯＳトランジスタで構成されているならば、半導体装置に配置された電源遮断制御ブロック５０６で生成される電源遮断信号ＳＷＤ_１〜ＳＷＤ_ｎの中で、機能ブロック１の電源を遮断する信号である電源遮断信号ＳＷＤ_２がロウレベルからハイレベルになる。電源スイッチ群１０５を構成するＰＭＯＳトランジスタは電源遮断信号ＳＷＤ_２がハイレベルになることでオフ状態となり、電源を遮断する機能ブロック１の内部電源線ＶＤＤは、接続されている外部電源線ＶＤＤＣから切り離され、リーク電流により電荷が引き抜かれることで、内部電源線ＶＤＤの電位は降下する。最終的にはオフ状態の電源スイッチを介し、オフ時リーク電流により決定される、ＶＳＳに近い電位までＶＤＤの電位は降下する。この時、他の電源遮断を行わない機能ブロックについては、対応する電源遮断信号ＳＷＤ_１〜ＳＷＤ_ｎはロウレベルのままであり、通常状態のままとなる。スタンバイ時に流れる消費電流より電源遮断状態の消費電流の方が小さいため、半導体装置が使用しない機能ブロック１の電源を遮断することで、消費電力を削減できる。ＳＲＡＭマクロ５０６の中で該当の機能ブロック１を使用しない期間は、対応する電源遮断信号ＳＷＤ_２をハイレベルに制御し、電源遮断状態を維持する。

電源遮断状態から通常動作状態へと電源を復帰する場合は、例えば上記と同じく電源遮断スイッチ群１０５がＰＭＯＳトランジスタで構成されているならば、半導体装置に配置された電源遮断制御ブロック５０５で生成される電源遮断信号ＳＷＤ_１〜ＳＷＤ_ｎの中で、機能ブロック１の電源を復帰させる信号である電源遮断信号ＳＷＤ_２がハイレベルからロウレベルになる。この時、電源を遮断していない機能ブロック１０３の電源遮断信号ＳＷＤ_１〜ＳＷＤ_ｎはロウレベルのまま保持される。ＰＭＯＳトランジスタがオフ状態からオン状態となることで、電源が遮断されていた機能ブロック１の内部電源線ＶＤＤの電位が徐々に上昇する。最終的に内部電源線ＶＤＤは接続される外部電源線ＶＤＤＣの電位とほぼ等しい電位まで上昇し、通常動作状態となる。

本実施例は、ＳＲＡＭマクロ５０６に要求される記憶容量が時間的に変化し、例えばある時間は最大の記憶容量が求められるが、それ以外の時間は最大の記憶容量を要求されないアプリケーションで使用される場合に、大容量が要求されない時間は必要無い機能ブロック１０３の電源を遮断することで、ＳＲＡＭマクロ５０６の消費電力を効率的に抑制することができる。

また、複数のアプリケーションを実現する半導体装置において、アプリケーション毎に要求される記憶容量が異なる場合であっても、要求される最大の容量を持つＳＲＡＭマクロ５０６を搭載し、大容量が要求されないアプリケーションでは、必要無い機能ブロック１０３の電源を遮断することで、ＳＲＡＭマクロ５０６の消費電力を抑制することができる。

本実施例は機能ブロック１０３毎に電源遮断を行う例を示しているが、実施例２にあるようにメモリアレイ１０１と、それ以外の回路とで、独立に電源を遮断してもよいし、実施例３にあるようにメモリアレイ１０１とそれ以外の回路で異なる電位の電源が接続されてもよい。

ＳＷＤ…電源遮断信号、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ，ＢＲ…ビット線対、ＳＷ…電源スイッチ群、ＳＷ１…周辺回路電源スイッチ群、ＳＷ２…メモリアレイ電源スイッチ群、１００…レイアウト、１０１…メモリアレイ、１０２…直接周辺回路、１０３…繰り返し単位（機能ブロック）、１０４…間接周辺回路、１０５…電源スイッチ群、１１０…メモリアレイ電源スイッチ群、１１１…周辺回路電源スイッチ群、２００…レイアウト、２０１…メモリアレイ、２０２…直接周辺回路、２０３…繰り返し単位（機能ブロック）、２０４…間接周辺回路、２０５〜２０６…集中配置された電源スイッチ群、３０１…ワード線ドライバ回路、３０２…ロウデコーダ、３０３…カラムデコーダ回路、３０４…センスアンプ回路、３０４…プリチャージ回路、３０５…プリチャージ回路、３０６…直接制御回路、４０１…１ビット構成単位、５００…半導体装置、５０１〜５０４…回路ブロック、５０５…電源遮断制御ブロック、５０６…ＳＲＡＭマクロ。

Claims

ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、
前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第１の周辺回路と、
前記メモリアレイおよび前記第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数配置されているメモリセルは共通のビット線に接続されており、
前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。
請求項２に記載の半導体装置において、
前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。
請求項４に記載の半導体装置において、
前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第２の周辺回路を有することを特徴とする半導体装置。
ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、
前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第１の周辺回路と、
前記メモリアレイと電源線との接続を遮断する第１のスイッチ群と、
前記第１の周辺回路と前記電源線との接続を遮断する第２のスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。
請求項６に記載の半導体装置において、
前記複数配置されているメモリセルは共通のビット線に接続されており、
前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。
請求項７に記載の半導体装置において、
前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。
請求項６に記載の半導体装置において、
前記第１の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。
請求項９に記載の半導体装置において、
前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第２の周辺回路を有することを特徴とする半導体装置。
ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、
前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第１の周辺回路と、
前記メモリアレイと第１の電源線との接続を遮断する第１のスイッチ群と、
前記第１の周辺回路と第２の電源線との接続を遮断する第２のスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。
請求項１１に記載の半導体装置において、
前記複数配置されているメモリセルは共通のビット線に接続されており、
前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。
請求項１２に記載の半導体装置において、
前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。
請求項１１に記載の半導体装置において、
前記第１の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。
請求項１４に記載の半導体装置において、
前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第２の周辺回路を有することを特徴とする半導体装置。