JP2007250586A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、セルアレイ領域内に配置され、かつメモリセルが複数配列されたメモリセルアレイ11と、メモリセルにソース電位を供給するソース電位線と、セルアレイ領域内でメモリセルアレイ11に隣接して配置され、かつメモリセルのスリープ状態時にソース電位線と接地電位とを電気的に非接続にするスイッチ素子群21と、ソース電位線と接地電位との間に接続され、かつスリープ状態時にソース電位をクランプするP型の第1のMISトランジスタ23と、セルアレイ領域外の周辺回路領域に配置され、第1のMISトランジスタ23のゲート端子にバイアス電位を供給するバイアス生成回路22とを具備し、第1のMISトランジスタは、周辺回路領域に配置される。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係るSRAM10の概略図である。SRAM10は、セルアレイ領域と周辺回路領域とを有している。セルアレイ領域には、それぞれがスタティック型の複数のメモリセルMCを含む複数のメモリセルアレイ11が配置される。周辺回路領域には、メモリセルアレイ11にデータを書き込み、或いはメモリセルアレイ11からデータを読み出す動作に必要な周辺回路が配置される。
第2の実施形態は、メモリセルMCの電源電位VDD側のソース電位のレベルを制御することでリーク電流を低減するようにしている。なお、クランプ回路23をバイアス生成回路22の近傍に配置し、スイッチ素子群21をメモリセルアレイ11端に沿って分散配置する構成は、上記第1の実施形態と同様である。
Claims (5)
- セルアレイ領域内に配置され、かつMIS(Metal Insulator Semiconductor)トランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルにソース電位を供給するソース電位線と、
複数のスイッチ素子を含み、かつ前記セルアレイ領域内で前記メモリセルアレイに隣接して配置され、かつ前記メモリセルの動作状態時に前記ソース電位線と接地電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース電位線と前記接地電位とを電気的に非接続にするスイッチ素子群と、
前記ソース電位線と前記接地電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース電位をクランプするP型の第1のMISトランジスタと、
前記セルアレイ領域外の周辺回路領域に配置され、前記第1のMISトランジスタのゲート端子にバイアス電位を供給するバイアス生成回路と
を具備し、
前記第1のMISトランジスタは、前記周辺回路領域に配置されることを特徴とする半導体記憶装置。 - セルアレイ領域内に配置され、かつMISトランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルにソース電位を供給するソース電位線と、
複数のスイッチ素子を含み、かつ前記セルアレイ領域内で前記メモリセルアレイに隣接して配置され、かつ前記メモリセルの動作状態時に前記ソース電位線と電源電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース電位線と前記電源電位とを電気的に非接続にするスイッチ素子群と、
前記ソース電位線と前記電源電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース電位をクランプするN型の第1のMISトランジスタと、
前記セルアレイ領域外の周辺回路領域に配置され、前記第1のMISトランジスタのゲート端子にバイアス電位を供給するバイアス生成回路と
を具備し、
前記第1のMISトランジスタは、前記周辺回路領域に配置されることを特徴とする半導体記憶装置。 - 前記第1のMISトランジスタは、前記メモリセルアレイと前記バイアス生成回路との間に配置されることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記メモリセルは、N型の駆動MISトランジスタとP型の負荷MISトランジスタとを含み、
前記バイアス生成回路は、前記駆動MISトランジスタ或いは前記負荷MISトランジスタと同じ閾値電圧を有する第1のレプリカトランジスタを含み、かつ前記駆動MISトランジスタ或いは前記負荷MISトランジスタの閾値電圧の変動を反映するように前記バイアス電位を生成することを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。 - 前記スイッチ素子は、第2のMISトランジスタからなり、
前記第1のMISトランジスタのゲート長は、前記第2のMISトランジスタのゲート長より大きいことを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
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