JP5288391B2 - 半導体記憶装置 - Google Patents

Description

この発明は半導体記憶装置に関し、特に、メモリセルと書込／読出回路が別の電源電圧で駆動され、スタンバイ電流の低減化を図るため、書込／読出回路の電源電圧がスタンバイ時に遮断される半導体記憶装置に関する。

従来より、ＳＲＡＭ（Static Randam Access Memory）では、スタンバイ電流の低減化が進められている。あるＳＲＡＭでは、メモリセル用の電源電圧ＳＶＤＤと周辺回路用の電源電圧ＶＤＤとを別々に供給し、周辺回路用の電源電圧ＶＤＤをスタンバイ時に遮断することにより、スタンバイ電流の低減化を図っている。なお、メモリセル用の電源電圧ＳＶＤＤは、記憶データを保持するため、スタンバイ時も遮断されない。

また、他のＳＲＡＭでは、スタンバイ時に、メモリセルのドライバ・トランジスタのソース電圧を接地電圧ＶＳＳよりも少しだけ高い電圧（０．３Ｖ）に上げることにより、記憶データを保持しつつ、メモリセルのサブスレッショルドリーク電流の低減化を図っている（非特許文献１参照）。
ISSCC 2004/SESSION 27/SRAM/27.2"A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor"Yamamoto et al.

しかし、従来のＳＲＡＭでは、スタンバイ電流の低減化が十分ではなかった。
それゆえに、この発明の主たる目的は、スタンバイ電流が小さな半導体記憶装置を提供することである。

この発明の一実施例による半導体記憶装置は、第１の電圧発生回路と、第２の電圧発生回路と、スタティック型のメモリセルと、書込／読出回路を備えたものである。メモリセルは、第１の電源電圧によって駆動され、データを記憶する。書込／読出回路は、第２の電源電圧によって駆動され、通常動作時にメモリセルのデータの書込／読出を行なう。メモリセルは、バックゲートおよびソースが第１の電源電圧を受け、ドレインが記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタを含む。書込／読出回路は、バックゲートが第１の電源電圧を受け、ソースが第２の電源電圧を受け、ドレインがメモリセルに接続された第２のＰチャネルＭＯＳトランジスタを含む。この半導体記憶装置では、スタンバイ時に、第１のＰチャネルＭＯＳトランジスタのソースから第２のＰチャネルＭＯＳトランジスタのソースに流れるリーク電流を低減させる。

この発明の一実施例による半導体記憶装置では、メモリセルは、バックゲートおよびソースが第１の電源電圧を受け、ドレインが記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタを含む。また、書込／読出回路では、ソースが第２の電源電圧を受け、ドレインがメモリセルに接続された第２のＰチャネルＭＯＳトランジスタのバックゲートが第１の電源電圧を受ける。したがって、スタンバイ時に第２の電源電圧が遮断されても、第２のＰチャネルＭＯＳトランジスタのしきい値電圧は高く維持されるので、スタンバイ電流が小さくて済む。

図１は、この発明の実施の形態１による携帯情報端末の要部を示すブロック図である。図１において、この携帯情報端末は、ＶＲＥＦ発生回路１、ＶＤＤ発生回路２、ＳＶＤＤ発生回路３、ＷＬＰＤ発生回路４、マイクロコンピュータ部（ＭＣＵ）５、フラッシュメモリ６、およびＳＲＡＭ７を備える。

ＶＲＥＦ発生回路１は、バッテリーなどから供給される外部電源電圧ＶＣＣ（たとえば３Ｖ）によって駆動され、参照電圧ＶＲＥＦ（たとえば１．５Ｖ）を発生する。ＶＤＤ発生回路２は、外部電源電圧ＶＣＣによって駆動され、携帯情報端末の通常動作時は参照電圧ＶＲＥＦと同レベルの内部電源電圧ＶＤＤを発生し、携帯情報端末のスタンバイ時は、スタンバイ電流の低減化を図るため、内部電源電圧ＶＤＤの供給を停止する。ＳＶＤＤ発生回路３は、外部電源電圧ＶＣＣによって駆動され、参照電圧ＶＲＥＦと同レベルの内部電源電圧ＳＶＤＤを発生する。ＷＬＰＤ発生回路４は、ＳＲＡＭの通常動作時は制御信号ＷＬＰＤを非活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にし、ＳＲＡＭのスタンバイ時は制御信号ＷＬＰＤを活性化レベルの「Ｈ」レベル（外部電源電圧ＶＣＣ）にする。

マイクロコンピュータ部５は、内部電源電圧ＶＤＤによって駆動され、携帯情報端末全体を制御する。フラッシュメモリ６は、内部電源電圧ＶＤＤによって駆動される不揮発性半導体記憶装置であって、データを記憶する。ＳＲＡＭ７は、内部電源電圧ＶＤＤ，ＳＶＤＤによって駆動される揮発性半導体記憶装置であり、制御信号ＷＬＰＤなどによって制御され、データを記憶する。

図２は、ＶＤＤ発生回路２の構成を示す回路図である。図２において、ＶＤＤ発生回路２は、演算増幅器１０およびＰチャネルＭＯＳトランジスタ１１を含む。ＰチャネルＭＯＳトランジスタ１１は、外部電源電圧ＶＣＣのラインと内部電源ノードＮ１１との間に接続される。演算増幅器１０は、制御信号ＡＣＴによって制御される。制御信号ＡＣＴは、携帯情報端末の通常動作時に活性化レベルにされ、携帯情報端末のスタンバイ時に非活性化レベルにされる。

演算増幅器１０は、制御信号ＡＣＴが活性化レベルにされると、電源ノードＮ１１の電圧ＶＤＤが参照電圧ＶＲＥＦに一致するようにＰチャネルＭＯＳトランジスタ１１のゲート電圧を制御し、制御信号ＡＣＴが非活性化レベルにされると、ＰチャネルＭＯＳトランジスタ１１を非導通にする。したがって、携帯情報端末の通常動作時には内部電源電圧ＶＤＤは参照電圧ＶＲＥＦに等しい電圧（１．５Ｖ）に維持され、携帯情報端末のスタンバイ時には内部電源電圧ＶＤＤの供給が遮断される。

図３は、ＳＶＤＤ発生回路３の構成を示す回路図である。図３において、ＳＶＤＤ発生回路３は、演算増幅器１２およびＰチャネルＭＯＳトランジスタ１３を含む。ＰチャネルＭＯＳトランジスタ１３は、外部電源電圧ＶＣＣのラインと内部電源ノードＮ１３との間に接続される。演算増幅器１２は、電源ノードＮ１３の電圧ＳＶＤＤが参照電圧ＶＲＥＦに一致するようにＰチャネルＭＯＳトランジスタ１３のゲート電圧を制御する。したがって、内部電源電圧ＳＶＤＤは、常時、参照電圧ＶＲＥＦに等しい電圧（１．５Ｖ）に維持される。

図４は、ＳＲＡＭ７の構成を示すブロック図である。図４において、このＳＲＡＭ７は、メモリセルアレイＭＡ、行デコーダ２０、およびＶＳＳＭ発生回路２１を含む。メモリセルアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のソース線ＳＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。なお、実際には多数のメモリセルＭＣが設けられているが、図４では図面の簡単化のため４つのメモリセルＭＣのみが示されている。

メモリセルＭＣは、図５に示すように、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）３１，３２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）３３，３４、およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）３５，３６を含む。負荷トランジスタ３１，３２のソースはともに内部電源電圧ＳＶＤＤのラインに接続され、それらのドレインはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのゲートはそれぞれ記憶ノードＮ３２，Ｎ３１に接続される。ドライバトランジスタ３３，３４のソースはともに対応のソース線ＳＬに接続され、それらのドレインはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのゲートはそれぞれ記憶ノードＮ３２，Ｎ３１に接続される。アクセストランジスタ３５，３６のソースはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのドレインはそれぞれ対応のビット線ＢＬ，／ＢＬに接続され、それらのゲートはともに対応のワード線ＷＬに接続される。

トランジスタ３１，３３は、インバータを構成し、記憶ノードＮ３２に書き込まれた信号の反転信号を記憶ノードＮ３１に出力する。トランジスタ３２，３４は、インバータを構成し、記憶ノードＮ３１に書き込まれた信号の反転信号を記憶ノードＮ３２に出力する。したがって、トランジスタ３１〜３４は、記憶ノードＮ３１，Ｎ３２に書き込まれたデータ信号をラッチするラッチ回路を構成する。

書込動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベル（内部電源電圧ＶＤＤ）にされてアクセストランジスタ３５，３６が導通状態にされ、ビット線ＢＬと記憶ノードＮ３１が接続されるとともに、ビット線／ＢＬと記憶ノードＮ３２が接続される。この状態で、書込データ信号に応じて、ビット線ＢＬ，／ＢＬのうちのいずれか一方のビット線が「Ｈ」レベル（内部電源電圧ＶＤＤ）にされるとともに他方のビット線が「Ｌ」レベル（接地電圧ＶＳＳ）にされ、書込データ信号が記憶ノードＮ３１，Ｎ３２に書き込まれる。

たとえば、書込データ信号が“１”の場合は記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、書込データ信号が“０”の場合は記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。ワード線ＷＬが非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされてアクセストランジスタ３５，３６が非導通状態にされると、記憶ノードＮ３１，Ｎ３２に書き込まれたデータ信号がトランジスタ３１〜３４によってラッチされる。

読出動作時は、ビット線ＢＬ，／ＢＬがともに内部電源電圧ＶＤＤにプリチャージされた後、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタ３５，３６が導通状態にされる。記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされている場合は、トランジスタ３１，３４が導通しているので、ビット線／ＢＬからトランジスタ３６，３４を介してソース線ＳＬに電流が流出し、ビット線／ＢＬの電圧が低下する。逆に、記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされている場合は、トランジスタ３２，３３が導通しているので、ビット線ＢＬからトランジスタ３５，３３を介してソース線ＳＬに電流が流出し、ビット線ＢＬの電圧が低下する。したがって、ビット線ＢＬ，／ＢＬ間の電圧を増幅して検出することにより、メモリセルＭＣの記憶データを読み出すことができる。

また、行デコーダ２０は、内部電源電圧ＶＤＤによって駆動され、通常動作時に、行アドレス信号ＲＡに従って複数のワード線ＷＬのワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルにしてそのワード線ＷＬに対応する各メモリセルＭＣを活性化させる。

また、ＶＳＳＭ発生回路２１は、ＮチャネルＭＯＳトランジスタ４０〜４４およびＰチャネルＭＯＳトランジスタ４５を含む。ＮチャネルＭＯＳトランジスタ４０は、ソース線ＳＬと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは内部電源電圧ＶＤＤを受け、抵抗素子を構成する。ＮチャネルＭＯＳトランジスタ４１は、ソース線ＳＬと接地電圧ＶＳＳのラインとの間に接続され、そのゲートはソース線ＳＬに接続され、ダイオードを構成する。ＮチャネルＭＯＳトランジスタ４２は、ソース線ＳＬと接地電圧ＶＳＳのラインとの間に接続され、ソース線ＳＬの電圧ＶＳＳＭを０Ｖ（接地電圧ＶＳＳ）および０．３Ｖ（ＮチャネルＭＯＳトランジスタ４１のしきい値電圧）のうちのいずれかの電圧に切換えるためのスイッチング素子を構成する。

ＮチャネルＭＯＳトランジスタ４３は、ＮチャネルＭＯＳトランジスタ４２のゲートと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは制御信号ＷＬＰＤを受ける。ＮチャネルＭＯＳトランジスタ４４は、各ワード線ＷＬに対応して設けられて対応のワード線ＷＬと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは制御信号ＷＬＰＤを受ける。ＰチャネルＭＯＳトランジスタ４５は、内部電源電圧ＶＤＤのラインとＮチャネルＭＯＳトランジスタ４２のゲートとの間に接続され、そのゲートは制御信号ＷＬＰＤを受ける。

ＳＲＡＭの通常動作時は、制御信号ＷＬＰＤが非活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされる。これにより、ＮチャネルＭＯＳトランジスタ４４が非導通になり、ワード線ＷＬを選択レベルにすることが可能となる。また、ＮチャネルＭＯＳトランジスタ４３が非導通になり、ＰチャネルＭＯＳトランジスタ４５が導通してＮチャネルＭＯＳトランジスタ４２が導通し、ソース線ＳＬの電圧ＶＳＳＭが０Ｖにされる。これにより、メモリセルＭＣの駆動電圧がＳＶＤＤ−ＶＳＳＭ＝１．５Ｖとなり、メモリセルＭＣの書込／読出速度が速くなる一方、消費電力が大きくなる。

ＳＲＡＭのスタンバイ時は、制御信号ＷＬＰＤが活性化レベルの「Ｈ」レベル（外部電源電圧ＶＣＣ）にされる。これにより、ＮチャネルＭＯＳトランジスタ４４が導通し、ワード線ＷＬが非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）に固定される。また、ＮチャネルＭＯＳトランジスタ４３が導通し、ＰチャネルＭＯＳトランジスタ４５が非導通になってＮチャネルＭＯＳトランジスタ４２が非導通にされる。したがって、ソース線ＳＬの電圧ＶＳＳＭが０．３Ｖにされ、メモリセルＭＣの駆動電圧がＳＶＤＤ−ＶＳＳＭ＝１．２Ｖとなることに加え、メモリセルＭＣのトランジスタ３３〜３６のしきい値電圧が基板効果によって上昇し、スタンバイ電流が低減されて消費電力が小さくなる。

なお、３Ｖが印加されるトランジスタ１１，１３，４３，４４，４５のゲート絶縁膜は、１．５Ｖ以下の電圧が印加される他のトランジスタ４０〜４２のゲート絶縁膜よりも厚く設定されている。このため、トランジスタ１１，１３，４３，４４，４５には、ゲート絶縁膜が厚いことを示すシンボルが使用されている。

図４に戻って、このＳＲＡＭ７は、制御回路２２と、各ビット線対ＢＬ，／ＢＬに対応して設けられたイコライザ２３、ライトドライバ２４、および列選択ゲート２５と、複数のビット線対ＢＬ，／ＢＬに共通に設けられたデータ線対ＤＬ，／ＤＬおよびセンスアンプ２６とを含む。

制御回路２２は、内部電源電圧ＶＤＤによって駆動され、列アドレス信号ＣＡ、書込データ信号ＤＩ、および制御信号ＷＥ，ＲＥに従って、イコライザ２３、ライトドライバ２４、列選択ゲート２５、およびセンスアンプ２６を制御する。

イコライザ２３は、図６に示すように、制御回路２２によって制御されるＰチャネルＭＯＳトランジスタ５０を含む。ＰチャネルＭＯＳトランジスタ５０は、対応のビット線ＢＬ，／ＢＬ間に接続され、そのバックゲートは内部電源電圧ＳＶＤＤを受ける。ＰチャネルＭＯＳトランジスタ５０が導通すると、ビット線ＢＬと／ＢＬが接続され、ビット線ＢＬと／ＢＬの電圧がイコライズされる。

ライトドライバ２４は、制御回路２２によって制御されるＰチャネルＭＯＳトランジスタ５１，５２およびＮチャネルＭＯＳトランジスタ５３，５４を含む。ＰチャネルＭＯＳトランジスタ５１，５２のソースはともに内部電源電圧ＶＤＤを受け、それらのドレインはそれぞれ対応のビット線ＢＬ，／ＢＬに接続され、それらのバックゲートはともに内部電源電圧ＳＶＤＤを受ける。ＮチャネルＭＯＳトランジスタ５３，５４のソースはともに接地電圧ＶＳＳを受け、それらのドレインはそれぞれ対応のビット線ＢＬ，／ＢＬに接続され、それらのバックゲートはともに接地電圧ＶＳＳを受ける。

トランジスタ５１，５４が導通すると、ビット線ＢＬ，／ＢＬを介して記憶ノードＮ３１，Ｎ３２にそれぞれ「Ｈ」レベル（内部電源電圧ＶＤＤ）および「Ｌ」レベル（接地電圧ＶＳＳ）が書き込まれる。トランジスタ５３，５２が導通すると、ビット線ＢＬ，／ＢＬを介して記憶ノードＮ３１，Ｎ３２にそれぞれ「Ｌ」レベル（接地電圧ＶＳＳ）および「Ｈ」レベル（内部電源電圧ＶＤＤ）が書き込まれる。トランジスタ５１，５２が導通すると、ビット線ＢＬ，／ＢＬが内部電源電圧ＶＤＤにプリチャージされる。

列選択ゲート２５は、制御回路２２によって制御されるＰチャネルＭＯＳトランジスタ５５，５６を含む。ＰチャネルＭＯＳトランジスタ５５は、対応のビット線ＢＬとデータ線ＤＬとの間に接続され、そのバックゲートは内部電源電圧ＳＶＤＤを受け、そのゲートは制御回路２２に接続される。ＰチャネルＭＯＳトランジスタ５６は、対応のビット線／ＢＬとデータ線／ＤＬとの間に接続され、そのバックゲートは内部電源電圧ＳＶＤＤを受け、そのゲートはＰチャネルＭＯＳトランジスタ５５のゲートに接続される。ＰチャネルＭＯＳトランジスタ５５，５６が導通すると、ビット線ＢＬ，／ＢＬの電圧がそれぞれデータ線ＤＬ，／ＤＬに伝達される。

センスアンプ２６は、ＰチャネルＭＯＳトランジスタ６１，６２およびＮチャネルＭＯＳトランジスタ６３〜６５を含む。ＰチャネルＭＯＳトランジスタ６１，６２のソースはともに内部電源電圧ＶＤＤを受け、それらのドレインはそれぞれ入出力ノードＮ６１，Ｎ６２に接続され、それらのゲートはそれぞれ入出力ノードＮ６２，Ｎ６１に接続される。

ＮチャネルＭＯＳトランジスタ６３，６４のソースはともにノードＮ６５に接続され、それらのドレインはそれぞれ入出力ノードＮ６１，Ｎ６２に接続され、それらのゲートはそれぞれ入出力ノードＮ６２，Ｎ６１に接続される。ＮチャネルＭＯＳトランジスタ６５は、ノードＮ６５と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは制御回路２２から出力される制御信号ＳＥを受ける。入出力ノードＮ６１，Ｎ６２は、それぞれデータ線ＤＬ，／ＤＬに接続される。

制御信号ＳＥが非活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）の場合は、ＮチャネルＭＯＳトランジスタ６５が非導通になり、センスアンプ２６は非活性化される。制御信号ＳＥが活性化レベルの「Ｈ」レベル（内部電源電圧ＶＤＤ）にされると、ＮチャネルＭＯＳトランジスタ６５が導通し、センスアンプ２６が活性化される。

データ線ＤＬの電圧がデータ線／ＤＬの電圧よりも高い場合は、トランジスタ６１，６４の抵抗値がトランジスタ６２，６３の抵抗値よりも小さくなり、データ線ＤＬ，／ＤＬ間の電圧が内部電源電圧ＶＤＤに増幅される。逆に、データ線／ＤＬの電圧がデータ線ＤＬの電圧よりも高い場合は、トランジスタ６２，６３の抵抗値がトランジスタ６１，６４の抵抗値よりも小さくなり、データ線／ＤＬ，ＤＬ間の電圧が内部電源電圧ＶＤＤに増幅される。データ線ＤＬの電圧が読出データ信号ＤＯとして出力される。

次に、このＳＲＡＭの動作について簡単に説明する。制御信号ＷＥが活性化レベルにされると、書込動作が実行される。行デコーダ２０は、行アドレス信号ＲＡによって指定されたワード線ＷＬを選択レベルの「Ｈ」レベルにし、そのワード線ＷＬに対応する各メモリセルＭＣを活性化させる。

制御回路２２は、たとえば、書込データ信号ＤＩが「Ｈ」レベルの場合は、列アドレス信号ＣＡによって指定された列に対応するトランジスタ５１〜５４のうちのトランジスタ５１，５４を導通させてビット線ＢＬ，／ＢＬをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにし、書込データ信号ＤＩが「Ｌ」レベルの場合はトランジスタ５１〜５４のうちのトランジスタ５２，５３を導通させてビット線ＢＬ，／ＢＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。これにより、アドレス信号ＲＡ，ＣＡによって指定されたメモリセルＭＣにデータ信号ＤＩが書き込まれる。

また、制御信号ＲＥが活性化レベルにされると、読出動作が実行される。制御回路２２は、全列のトランジスタ５１，５２を導通させてビット線ＢＬ，／ＢＬを内部電源電圧ＶＤＤにプリチャージするとともに、トランジスタ５０を導通させてビット線ＢＬ，／ＢＬの電圧をイコライズする。行デコーダ２０は、行アドレス信号ＲＡによって指定されたワード線ＷＬを選択レベルの「Ｈ」レベルにし、そのワード線ＷＬに対応する各メモリセルＭＣを活性化させる。これにより、各ビット線対ＢＬ，／ＢＬの電圧が、活性化されたメモリセルＭＣの記憶データに応じて変化する。

制御回路２２は、列アドレス信号ＣＡによって指定された列のトランジスタ５５，５６を導通させ、その列のビット線ＢＬ，／ＢＬの電圧をそれぞれデータ線ＤＬ，／ＤＬに伝達させ、さらに、制御信号ＳＥを活性化レベルの「Ｈ」レベルにしてセンスアンプ２６を活性化させる。これにより、データ線対ＤＬ，／ＤＬ間の電圧がセンスアンプ２６によって増幅され、データ線ＤＬの電圧が読出データ信号ＤＯとして出力される。

このＳＲＡＭ７の特徴は、イコライザ２３、ライトドライバ２４、および列選択ゲート２５に含まれるＰチャネルＭＯＳトランジスタ５０〜５２，５５，５６の各々のバックゲートに、周辺回路用の内部電源電圧ＶＤＤの代わりにメモリセルＭＣ用の内部電源電圧ＳＶＤＤが印加されている点である。これにより、スタンバイ時に周辺回路用の内部電源電圧ＶＤＤが０Ｖにされた場合でも、トランジスタ５０〜５２，５５，５６のしきい値電圧が比較的大きな値に維持されるので、内部電源電圧ＳＶＤＤのラインからメモリセルＭＣのトランジスタ３１，３２，３５，３６、ビット線ＢＬ，／ＢＬ、およびトランジスタ５０〜５２，５５，５６を介して内部電源電圧ＶＤＤのラインに流れるリーク電流を小さくすることができる。

図７（ａ）（ｂ）は、本願発明と従来を比較する図である。図７（ａ）（ｂ）では、トランジスタ５０〜５２，５５，５６のうちのトランジスタ５１，５２のみが代表的に示されている。本願のＳＲＡＭ７では、トランジスタ５１，５２のバックゲートにメモリセル用の内部電源電圧ＳＶＤＤが印加されているのに対し、従来のＳＲＡＭでは、トランジスタ５１，５２のバックゲートに周辺回路用の内部電源電圧ＶＤＤが印加されている。いずれのＳＲＡＭにおいても、スタンバイ時には消費電流の低減化を図るため、内部電源電圧ＶＤＤは０Ｖにされる。

本願のＳＲＡＭでは、トランジスタ５１，５２のバックゲートにメモリセル用の内部電源電圧ＳＶＤＤが印加されているので、内部電源電圧ＶＤＤは０Ｖにされてもトランジスタ５１，５２のしきい値電圧は高いレベルに維持され、リーク電流ＩＬは小さくて済む。一方、従来のＳＲＡＭでは、トランジスタ５１，５２のバックゲートに周辺回路用の内部電源電圧ＶＤＤが印加されているので、内部電源電圧ＶＤＤが０Ｖにされるとトランジスタ５１，５２のしきい値電圧が低下し、リーク電流ＩＬが増大する。

図８（ａ）（ｂ）は、ＰチャネルＭＯＳトランジスタのバックゲート電圧Ｖｂとしきい値電圧Ｖｔｈとの関係を示す図である。図８（ａ）（ｂ）において、Ｖｇｓはゲート電圧Ｖｇとソース電圧Ｖｓの差の電圧Ｖｇ−Ｖｓを示し、Ｖｂｓはバックゲート電圧Ｖｂとソース電圧Ｖｓの差の電圧Ｖｂ−Ｖｓを示し、Ｉｄｓはソースからドレインに流れる電流を示している。図８（ａ）（ｂ）から分かるように、電圧（−Ｖｇｓ）が上昇すると、電流Ｉｄｓが増加する。また、電圧Ｖｂｓが上昇すると、しきい値電圧Ｖｔｈの絶対値が高くなる。本願発明のＳＲＡＭでは、スタンバイ時のＶｂｓがＳＶＤＤ−ＶＤＤ＝１．５Ｖ−０Ｖ＝１．５Ｖであるのに対し、従来のＳＲＡＭでは、スタンバイ時のＶｂｓがＶＤＤ−ＶＤＤ＝０Ｖである。したがって、本願発明のＳＲＡＭのトランジスタ５１，５２のしきい値電圧の方が従来のＳＲＡＭのトランジスタ５１，５２のしきい値電圧よりも高くなる。

［実施の形態２］
図９は、この発明の実施の形態２によるＳＲＡＭの要部を示す回路ブロック図であって、図６と対比される図である。図９を参照して、このＳＲＡＭが実施の形態１のＳＲＡＭと異なる点は、トランジスタ５０〜５６がそれぞれトランジスタ７０〜７６で置換され、トランジスタ７０〜７２，７５，７６のバックゲートに周辺回路用の内部電源電圧ＶＤＤが印加されている点である。図６の全トランジスタ３１〜３６，５０〜５６，６１〜６５のしきい値電圧の絶対値が０．３Ｖであるのに対し、トランジスタ７０〜７６のしきい値電圧の絶対値は０．５Ｖに設定されている。

この実施の形態２では、トランジスタ７０〜７６のしきい値電圧が高いレベルに設定されているので、スタンバイ時に内部電源電圧ＶＤＤが０Ｖにされてもリーク電流ＩＬは小さくて済む。

［実施の形態３］
図１０は、この発明の実施の形態３によるＳＲＡＭの要部を示す回路ブロック図であって、図６と対比される図である。図１０を参照して、このＳＲＡＭが実施の形態１のＳＲＡＭと異なる点は、ＰチャネルＭＯＳトランジスタ５０〜５２，５５，５６のバックゲートに内部電源電圧ＶＤＤが印加され、プルアップ回路（ＰＵ）８０〜８３が追加されている点である。プルアップ回路８０〜８２はそれぞれＰチャネルＭＯＳトランジスタ５０〜５２のゲートに接続され、プルアップ回路８３はＰチャネルＭＯＳトランジスタ５５，５６のゲートに接続されている。プルアップ回路８０〜８３の各々は、スタンバイ時に対応のＰチャネルＭＯＳトランジスタのゲートを「Ｈ」レベル（内部電源電圧ＳＶＤＤ）にプルアップして対応のＰチャネルＭＯＳトランジスタを非導通状態に固定する。

プルアップ回路８０は、図１１に示すように、ＰチャネルＭＯＳトランジスタ８４，８５およびＮチャネルＭＯＳトランジスタ８６を含む。ＰチャネルＭＯＳトランジスタ８４のソースおよびバックゲートは周辺回路用の内部電源電圧ＶＤＤを受け、そのゲートは接地電圧ＶＳＳを受ける。ＰチャネルＭＯＳトランジスタ８４は抵抗素子を構成する。ＮチャネルＭＯＳトランジスタ８６のソースおよびバックゲートは接地電圧ＶＳＳを受け、そのドレインはＰチャネルＭＯＳトランジスタ８４のドレインに接続され、そのゲートは制御信号ＷＬＰＤを受ける。ＰチャネルＭＯＳトランジスタ８５のソースおよびバックゲートはメモリセルＭＣ用の内部電源電圧ＳＶＤＤを受け、そのゲートはＰチャネルＭＯＳトランジスタ８４のドレインに接続され、そのドレインは出力ノードＮ８５に接続される。出力ノードＮ８５は、対応のＰチャネルＭＯＳトランジスタ５０のゲートに接続される。

通常動作時は、制御信号ＷＬＰＤが非活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされ、ＮチャネルＭＯＳトランジスタ８６が非導通になる。これにより、ＰチャネルＭＯＳトランジスタ８５のゲートが「Ｈ」レベル（内部電源電圧ＶＤＤ）に充電され、ＰチャネルＭＯＳトランジスタ８５が非導通にされて、出力ノードＮ８５がフローティング状態にされる。したがって、対応のＰチャネルＭＯＳトランジスタ５０は、制御回路２２によって制御可能となる。

スタンバイ時は、制御信号ＷＬＰＤが活性化レベルの「Ｈ」レベル（外部電源電圧ＶＣＣ）にされ、ＮチャネルＭＯＳトランジスタ８６が導通する。これにより、ＰチャネルＭＯＳトランジスタ８５のゲートが「Ｌ」レベル（接地電圧ＶＳＳ）に放電され、ＰチャネルＭＯＳトランジスタ８５が導通し、出力ノードＮ８５が「Ｈ」レベル（内部電源電圧ＳＶＤＤ）にされる。したがって、対応のＰチャネルＭＯＳトランジスタ５０は非導通状態に固定される。なお、スタンバイ時は、周辺回路用の内部電源電圧ＶＤＤが遮断されるので、制御回路２２の各制御信号の出力端子はフローティング状態になる。他のプルアップ回路８１〜８３の各々もプルアップ回路８０と同じ構成である。

この実施の形態３では、スタンバイ時にＰチャネルＭＯＳトランジスタ５０〜５２，５５，５６を非導通状態に固定するので、リーク電流は小さくて済む。

図１２は、この実施の形態３の変更例を示す回路図である。この変更例では、プルアップ回路８０〜８３の各々がプルアップ回路９０で置換される。プルアップ回路９０は、ＮチャネルＭＯＳトランジスタ９１を含む。ＮチャネルＭＯＳトランジスタ９１のドレインは周辺回路用の内部電源電圧ＳＶＤＤを受け、そのバックゲートは接地電圧ＶＳＳを受け、そのゲートは制御信号ＷＬＰＤを受け、そのソースは出力ノードＮ９１に接続される。出力ノードＮ９１は、ＰチャネルＭＯＳトランジスタ５０〜５２，５５，５６のうちの対応のＰチャネルＭＯＳトランジスタのゲートに接続される。

通常動作時は、制御信号ＷＬＰＤが非活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされ、ＮチャネルＭＯＳトランジスタ９１が非導通し、出力ノードＮ９１がフローティング状態にされる。したがって、対応のＰチャネルＭＯＳトランジスタは、制御回路２２によって制御可能となる。

スタンバイ時は、制御信号ＷＬＰＤが活性化レベルの「Ｈ」レベル（外部電源電圧ＶＣＣ）にされ、ＮチャネルＭＯＳトランジスタ９１が導通し、出力ノードＮ９１が「Ｈ」レベル（内部電源電圧ＳＶＤＤ）にされる。したがって、対応のＰチャネルＭＯＳトランジスタは非導通状態に固定される。

この変更例では、実施の形態３と同じ効果が得られる他、プルアップ回路の素子数が少なくて済む。

なお、以上の実施の形態１〜３では、本願発明が６つのトランジスタ３１〜３６を含むメモリセルＭＣを備えたＳＲＡＭに適用された場合について説明したが、本願発明はドライバトランジスタ３１，３２の各々を抵抗素子で置換したタイプのＳＲＡＭにも適用可能である。また、上記実施の形態１〜３を適宜組み合わせてもよいことは言うまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による携帯情報端末の要部を示すブロック図である。 図１に示したＶＤＤ発生回路の構成を示す回路図である。 図１に示したＳＶＤＤ発生回路の構成を示す回路図である。 図１に示したＳＲＡＭの構成を示すブロック図である。 図４に示したメモリセルおよびＶＳＳＭ発生回路の構成を示す回路ブロック図である。 図４に示したイコライザ、ライトドライバ、列選択ゲート、およびセンスアンプの構成を示す回路ブロック図である。 実施の形態１の効果を説明するための回路図である。 図７に示したＰチャネルＭＯＳトランジスタのバックゲート電圧としきい値電圧の関係を示す図である。 この発明の実施の形態２によるＳＲＡＭの要部を示す回路ブロック図である。 この発明の実施の形態３によるＳＲＡＭの要部を示す回路ブロック図である。 図１０に示したプルアップ回路の構成を示す回路図である。 実施の形態３の変更例を示す回路図である。

符号の説明

１ ＶＲＥＦ発生回路、２ ＶＤＤ発生回路、３ ＳＶＤＤ発生回路、４ ＷＬＰＤ発生回路、５ マイクロコンピュータ部、６ フラッシュメモリ、７ ＳＲＡＭ、１０，１２ 演算増幅器、１１，１３，３１，３２，４５，５０〜５２，５５，５６，６１，６２，７０〜７２，７５，７６，８４，８５ ＰチャネルＭＯＳトランジスタ、ＭＡ メモリセルアレイ、ＭＣ メモリセル、ＷＬ ワード線、ＳＬ ソース線、ＢＬ，／ＢＬ ビット線、ＤＬ／ＤＬ データ線、２０ 行デコーダ、２１ ＶＳＳＭ発生回路、２３ イコライザ、２４ ライトドライバ、２５ 列選択ゲート、２６ センスアンプ、３３〜３６，４０〜４４，５３，５４，６３〜６５，７３，７４，８６，９１ ＮチャネルＭＯＳトランジスタ、８０〜８３，９０ プルアップ回路。

Claims (4)

1. 外部電源電圧に基づいて第１の電源電圧を生成する第１の電圧発生回路と、
   通常動作時は前記外部電源電圧に基づいて第２の電源電圧を生成し、スタンバイ時は前記第２の電源電圧の出力を停止する第２の電圧発生回路と、
   前記第１の電源電圧によって駆動され、データを記憶するスタティック型のメモリセルと、
   前記第２の電源電圧によって駆動され、前記通常動作時に前記メモリセルのデータの書込／読出を行なう書込／読出回路とを備え、
   前記メモリセルは、バックゲートおよびソースが前記第１の電源電圧を受け、ドレインが記憶ノードに接続された第１のＰチャネルＭＯＳトランジスタを含み、
   前記書込／読出回路は、バックゲートが前記第１の電源電圧を受け、ソースが前記第２の電源電圧を受け、ドレインが前記メモリセルに接続された第２のＰチャネルＭＯＳトランジスタを含み、
   前記スタンバイ時に、前記第１のＰチャネルＭＯＳトランジスタのソースから前記第２のＰチャネルＭＯＳトランジスタのソースに流れるリーク電流を低減させる、半導体記憶装置。
2. さらに、前記メモリセルに接続されたビット線対を備え、
   前記書込／読出回路は、
   書込動作時に、前記メモリセルを活性化させるデコーダと、
   書込データ信号に従って前記ビット線対のうちのいずれか一方のビット線を前記第２の電源電圧にするとともに他方のビット線を接地電圧にし、前記デコーダによって活性化された前記メモリセルに前記書込データ信号を書込む書込回路とを含み、
   前記書込回路は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記第２のＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体記憶装置。
3. さらに、前記メモリセルに接続されたビット線対を備え、
   前記書込／読出回路は、
   読出動作時に、前記ビット線対を前記第２の電源電圧に充電する充電回路と、
   前記メモリセルを活性化させるデコーダと、
   前記デコーダによって活性化された前記メモリセルの記憶データに応じて前記ビット線対に生ずる電位差を入出力ノード対間に伝達させるゲート回路と、
   前記入出力ノード対間の電位差を増幅するセンスアンプとを含み、
   前記充電回路および前記ゲート回路の各々は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記第２のＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体記憶装置。
4. 前記センスアンプは、前記入出力ノード対間の電位差を前記第２の電源電圧に増幅する、請求項３に記載の半導体記憶装置。

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