JP2005293751A - 半導体メモリ - Google Patents

Abstract

【課題】 半導体メモリの高速化と低消費電力化を図る。
【解決手段】 メモリセル１０と、擬似電源線ＶＰと、一対の擬似ＧＮＤ線ＶＧ，／ＶＧと、一対のビット線ＢＬ，／ＢＬに接続された一対の書込みバッファ２と、電流センス回路５とを有する半導体メモリにおいて、ＶＤＤとＶＬＬ（ＶＤＤ＞ＶＬＬ）の電源をもち、書込みバッファ２のＨｉｇｈ出力レベルを読み出し時はＶＤＤに、書込み時はＶＬＬに切り替え、擬似電源線ＶＰのレベルを読み出し時はＶＤＤに、書込み時はＶＬＬに切り替える。
【選択図】 図１

Description

本発明は、極微細ＬＳＩ製造プロセスを用いた半導体メモリに関するものであり、特に高速なスタティツク形ランダムアクセスメモリ（Static Random Access Memory;SRAM)に適用して有効な低消費電力化技術に関する。

上記の技術分野に属する従来の半導体メモリとして、例えば、特許文献１に記載のものがある。図１０はその特許文献１に記載された半導体メモリの回路図である。以下の説明において、特に断らない限り、Ｈｉｇｈ状態とはＶＤＤもしくはＶＤＤ近傍の高レベルのことであり、Ｌｏｗ状態とはＧＮＤもしくはＧＮＤ近傍の低レベルのことを示す。

メモリセル１０は、フリップフロップ回路を構成する一対の負荷用ｐＭＯＳＦＥＴＱ１，Ｑ２と一対の駆動用ｎＭＯＳＦＥＴＱ３，Ｑ４に、セル選択用のｎＭＯＳトランスファゲートＱ５，Ｑ６を組み合わせて構成される。フリップフロップ回路の一対の回路節点Ｎ１，Ｎ２は何れか一方がＨｉｇｈレベル状態、他方がＬｏｗレベル状態となり、その状態の違いによってメモリセル１０は１ビットのデータを記憶する。ＷＬはワード線、ＢＬ，／ＢＬは対となるビット線、ＶＧ，／ＶＧは対となる擬似ＧＮＤ線である。

ワード線ＷＬはメモリセル１０の選択信号を伝送する線路であり、非選択状態でＧＮＤレベル、選択状態でＶＤＤレベルに制御される。一対のビット線ＢＬ，／ＢＬは、書込み時に入力データに対応した電圧信号を差動信号の形態で当該メモリセル１０まで伝送する線路である。このビット線ＢＬ，／ＢＬは、非書込み期間中は共にＶＤＤもしくはＶＤＤ近傍の高レベルに制御されており、メモリセル１０にデータを書き込む時のみ、入力データに応じて何れか一方のビット線だけがＧＮＤもしくはＧＮＤ近傍の低レベルに制御される。一対の擬似ＧＮＤ線ＶＧ，／ＶＧは、読出し時にメモリセル１０の記憶内容に応じた電流信号を差動信号の形態で電流センス回路５まで伝送する線路である。擬似ＧＮＤ線ＶＧ，／ＶＧのレベルは、ＧＮＤもしくはＧＮＤ近傍の低レベルである。

なお、通常は複数のワード線と複数のビット線ペア（および擬似ＧＮＤ線ペア）を用意し、それらの交点にメモリセル１０を配置してメモリセルアレイが構成される。図１０では説明図の煩雑さを避ける意味で、着目しているワード線、ビット線ペア、擬似ＧＮＤ線ペア、そしてメモリセルだけを図示し、その他のワード線、ビット線ペア、擬似ＧＮＤ線ペア、メモリセルについては省略している。

図１０において、ＤＩ、Ｙ、ＷＥ、ＳＡＥは入力端子、ＤＯは出力端子である。入力端子ＤＩには入力データＤＩ、入力端子Ｙには当該ビット線ペアに対応したコラム選択信号Ｙ、入力端子ＷＥには書込要求信号ＷＥ、入力端子ＳＡＥには当該擬似ＧＮＤ線ペアに対応した電流センス回路活性化信号ＳＡＥを入力する。出力端子ＤＯからは読出しデータＤＯが出力される。これらの入力信号又は出力信号は、何れも２値の電圧信号（ＶＤＤ又はＧＮＤレベル）である。その他、図１０では省略しているが、半導体メモリの入力信号のひとつにチップ選択信号ＣＳがある。チップ選択信号ＣＳは半導体メモリをスタンバイ状態もしくは動作状態に切り替える特別な制御信号である。データの読出し又は書込みを行う際は、当該半導体メモリを事前に動作状態に制御する必要があるが、以下で述べる読出し動作もしくは書込み動作に直接関与しないので、記述を省略する。

図１０の構成要素の内、１’は入力データＤＩの書込み動作を制御する書込制御回路、２’はビット線ＢＬ，／ＢＬをドライブする反転形の一対の書込みバッファであり、これらで書込み回路を構成している。データの非書込み時は、書込みバッファ２’はビット線ＢＬ，／ＢＬをＶＤＤもしくはＶＤＤ近傍のＨｉｇｈレベルにプルアップする。３’は固定電源であり、メモリセル１０に電圧ＶＤＤを供給する。４は擬似的に定電流源として機能する高抵抗、５は電流センス回路であり、これらで読出し回路を構成している。電流センス回路５は、入力端子から流出する電流（ＩＳ１，ＩＳ２）の大小比較を行い、その結果を２値の電圧信号（ＶＤＤ又はＧＮＤレベル）の形態で出力端子ＤＯに出力する。

図１１は図１０における反転型の書込みバッファ２’の回路図である。この書込みバッファ２’はｐＭＯＳＦＥＴＱ１５とｎＭＯＳＦＥＴＱ１６より構成されるインバータからなり、入力端子ＰＤがＨｉｇｈ状態（ＶＤＤレベル）のとき出力端子ＯＵＴはＧＮＤレベルである。逆に、入力端子ＰＤがＬｏｗ状態（ＧＮＤレベル）のとき出力端子ＯＵＴはＶＤＤレベルである。

半導体メモリに対して、データを書き込む又は読み出す操作を以下に概説する。図１０のメモリセル１０にはデータ“１”が記憶されており、回路節点Ｎ１はＨｉｇｈレベル状態、Ｎ２はＬｏｗレベル状態にあるとする。

＜読み出し動作＞
図１０の従来例において、メモリセル１０に記憶されたデータ“１”を出力端子ＤＯに読み出す動作は以下の通りである。読出し動作を通じて、書込要求信号ＷＥは非書込み状態（ＧＮＤレベル）である。

図１２は図１０の半導体メモリの主要な回路節点の動作波形である。一連の読出し動作の初期状態として、活性化信号ＳＡＥは非活性状態（ＧＮＤレベル）とする。ワード線ＷＬは非選択状態（ＧＮＤレベル）、ビット線ＢＬ，／ＢＬはＶＤＤレベル、擬似ＧＮＤ線ＶＧ，／ＶＧはＧＮＤレベルである。メモリセル１０内のＭＯＳＦＥＴに関しては、Ｑ１，Ｑ４は導通状態、Ｑ２，Ｑ３，Ｑ５，Ｑ６は非導通状態である。

読出し動作は、当該コラムの活性化信号ＳＡＥをＶＤＤレベルに制御して、電流センス回路５を活性状態にすることから始まる。その際、電流センス回路５から擬似ＧＮＤ線ＶＧ，／ＶＧに定常的に流出する電流によって高抵抗４の両端に逆起電力が発生し、擬似ＧＮＤ線ＶＧ，／ＶＧのレベルがＧＮＤからＧＮＤ近傍の低レベルまで上昇する。しかる後、ワード線ＷＬを選択状態（ＶＤＤレベル）に制御する。このとき、記憶内容を反映してＭＯＳＦＥＴＱ６が導通し、ビット線／ＢＬから擬似ＧＮＤ線ＶＧへの電流経路が形成される。ＭＯＳＦＥＴＱ５については非導通状態を維持するので、対となるビット線ＢＬから擬似ＧＮＤ線／ＶＧへの電流経路は形成されない。メモリセル１０から擬似ＧＮＤ線へ流出した読出し電流は、定電流源として機能する高抵抗４で折り返されて、電流センス回路５に入力される。議論を簡単にする為に、高抵抗４を理想定電流源と見なすと、メモリセル１０から擬似ＧＮＤ線／ＶＧ，ＶＧへ流出する読出し電流ＩＲ１，ＩＲ２と電流センス回路５から流出する電流ＩＳ１，ＩＳ２には、以下の関係がある。
ＩＲ１＋ＩＳ１＝ＩＲ２＋ＩＳ２
上述の例では、「ＩＲ２＞０かつＩＲ１＝０」であるので、電流センス回路５の入力信号には「ＩＳ１＞ＩＳ２＞０」の関係がある。これを電流センス回路５は検出して、データ“１”に相当するＶＤＤレベルの信号を出力端子ＤＯから出力する。

一方、メモリセル１０にデータ“０”が記憶されている場合は、回路節点Ｎ１がＬｏｗ状態、Ｎ２がＨｉｇｈ状態になるので、電流センス回路５はデータ“０”に相当するＧＮＤレベルの信号を出力端子ＤＯから出力する。

図１０では省略されているが、ビット線ペアが複数ある場合は、出力端子ＤＯからの読出しデータＤＯを多重化して外部へ出力する為のマルチプレクサが電流センス回路５の後段に設けられる。その際、非選択コラムについては、電流センス回路５が活性化されないので、ワード線ＷＬが選択されてもデータは読み出されない。

＜書込み動作＞
データ“１”が記憶された図１０のメモリセル１０に、入力端子ＤＩから入力された逆データ“０”を書き込む動作について以下に述べる。書込み動作を通じて、活性化信号ＳＡＥは非活性状態（ＧＮＤレベル）である。

図１３は図１０の半導体メモリの主要な回路節点の動作波形である。一連の書込み動作の初期状態として、コラム選択信号Ｙは非選択状態（Ｌｏｗレベル）、ワード線ＷＬは非選択状態（ＧＮＤレベル）、書込要求信号ＷＥは非書込み状態（ＧＮＤレベル）とする。ビット線ＢＬ側の書込みバッファ２’の入力とビット線／ＢＬ側の書込みバッファ２’の入力は共にＬｏｗレベルであり、ビット線ＢＬ，／ＢＬは共にＶＤＤレベルに設定されている。擬似ＧＮＤ線ＶＧ，／ＶＧはＧＮＤレベルである。メモリセル１０内のＭＯＳＦＥＴに関しては、Ｑ１，Ｑ４は導通状態、Ｑ２，Ｑ３，Ｑ５，Ｑ６は非導通状態である。

入力端子ＤＩに入力されたデータ“０”の書込み動作は、入力端子Ｙの当該コラム選択信号Ｙを選択状態（ＶＤＤレベル）にして、ビット線ペアを特定することから始まる。しかる後、ワード線ＷＬを選択状態（ＶＤＤレベル）、書込要求信号ＷＥを書込み状態（ＶＤＤレベル）に制御する。その際、書込制御回路１’の動作により、ビット線ＢＬ側の書込みバッファ２’の入力がＨｉｇｈレベル状態に制御されるので、ビット線ＢＬはＧＮＤレベルにドライブされる。ビット線／ＢＬ側の書込みバッファ２’については、その入力はＬｏｗレベル状態から変化しないので、ビット線／ＢＬはＶＤＤレベルを維持する。ビット線ＢＬの電位の低下と共に、ＭＯＳＦＥＴＱ５のゲート・ソース（ビット線ＢＬ側のＭＯＳＦＥＴ節点）間にはＭＯＳＦＥＴの閾値電圧を超える十分大きな電圧が印加されることになり、ＭＯＳＦＥＴＱ５は導通状態になる。その結果、回路節点Ｎ１の電位は低下し、ＭＯＳＦＥＴＱ２，Ｑ４で構成されるインバータの論埋閾値を下回ると、フリップフロップ回路の状態は反転し、回路節点Ｎ１がＬｏｗレベル状態、回路節点Ｎ２がＨｉｇｈレベル状態に変化して、メモリセル１０は更新データを保持可能になる。しかる後、書込要求信号ＷＥを非書込み状態（ＧＮＤレベル）に制御し、それに続いてワード線ＷＬを非選択状態（ＧＮＤレベル）に復帰させる。書込要求信号ＷＥを非書込み状態に制御することにより、書込制御回路１’はビット線ＢＬ側および／ＢＬ側の書込みバッファ２’の入力を共にＬｏｗレベルに制御するので、書込みバッファ２’の動作により、ビット線ＢＬは初期のＶＤＤレベルまで回復する。書込要求信号ＷＥを非書込み状態（Ｌｏｗレベル）に制御するタイミングは、メモリセル１０内のフリップフロップ回路の状態が反転した後であれば、特に制約はない。入力データＤＩ、コラム選択信号Ｙ、ワード線ＷＬに関しては、ビット線ＢＬが初期のレベルに回復した後であれは、状態を変化させるタイミングに特に制約はない。

なお、非選択コラムのビット線については、書込み動作を通じて、ビット線ＢＬ側も／ＢＬ側も書込みバッファ２’によってＶＤＤ又はその近傍の高レベルにプルアップされている。

特開２０００−０５７７７８号公報

ところで、半導体メモリの動作速度と消費電力、そして使用するＭＯＳＦＥＴのゲート長には密接な関係がある。ゲート長の短いＭＯＳＦＥＴを利用可能な極微細ＬＳＩ製造プロセスを適用することは、半導体メモリの動作速度を改善する有効な手段ではあるが、同時にＭＯＳＦＥＴのサブスレッショルドリーク電流の増大を招く。サブスレッショルドリーク電流とは、オフ状態のＭＯＳＦＥＴに流れるゲート・ソース間のリーク電流のことであり、スタンバイ状態／動作状態の別なく、半導体メモリの消費電力増の原因になる。その為、大規模な半導体メモリでは、高速化手段としての極微細ＬＳＩプロセスの適用が制限されてしまうという問題があった。

また、サブスレッショルドリーク電流にはゲート長の他に、ソース・ドレイン間に印加される電圧にも依存する性質があるので、電源電圧を下げることである程度低減可能である。しかし、電源電圧を下げると、オン状態のＭＯＳＦＥＴのゲート・ソース間に印加される電圧が低下する為に、ＭＯＳＦＥＴのオン電流（ドレイン電流）が減少し、ディジタル回路、アナログ回路を問わず遅延時間は増大する。これは、半導体メモリの動作速度の低下に繋がるので、動作電圧の低電圧化だけでは解決できないという問題があった。

本発明の目的は、上述の問題点を解決するべく、極微細ＬＳＩ製造プロセスを適用して有効な、動作速度の低下のない、低消費電力な半導体メモリを提供することにある。

請求項１にかかる発明は、一対の負荷用ＭＯＳＦＥＴおよび一対の駆動用ＭＯＳＦＥＴからなるフリップフロップ回路並びに該フリップフロップ回路の一方と他方の入出力側にそれぞれ接続した一対のセル選択用ＭＯＳＦＥＴからなるメモリセルと、前記一対のセル選択用ＭＯＳＦＥＴの前記フリップフロップ回路に接続される側と反対のドレイン又はソースにそれぞれ接続した一対のビット線と、前記一対の負荷用ＭＯＳＦＥＴのソースに共通接続した擬似電源線と、前記一対の駆動用ＭＯＳＦＥＴのソースにそれぞれ接続した一対の擬似ＧＮＤ線と、前記一対のビット線にそれぞれ接続した一対の書込みバッファと、前記一対の擬似ＧＮＤ線に共通接続した電流センス回路とを有する半導体メモリにおいて、出力電圧が異なる第１および第２の電源と、前記各書込みバッファのＨｉｇｈ出力レベルを前記第１又は第２の電源の電圧に対応する電圧に個々に切り替える手段と、前記擬似電源線のレベルを前記第１又は第２電源の電圧に対応する電圧に切り替える手段を設けたことを特徴とする。

請求項２にかかる発明は、請求項１に記載の半導体メモリにおいて、前記擬似電源線を開放状態にする手段を設けたことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の半導体メモリにおいて、スタンバイ状態時に、前記擬似電源線と前記一対のビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする。

請求項４にかかる発明は、請求項１又は２に記載の半導体メモリにおいて、メモリセルからのデータの読み出しの際に、当該メモリセルの擬似電源線と一対のビット線を、前記第１および第２の電源のうちの高い電圧の電源に対応する第２のＨｉｇｈレベルに制御し、非選択状態のメモリセルの擬似電源線と一対のビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする。

請求項５にかかる発明は、請求項１に記載の半導体メモリにおいて、メモリセルへのデータの書き込みの際に、当該メモリセルの擬似電源線と一対のビット線のうちのＨｉｇｈ側ビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする。

請求項６にかかる発明は、請求項１に記載の半導体メモリにおいて、前記擬似電源線を開放状態にする手段を設け、メモリセルへのデータの書込みの際に、当該メモリセルの擬似電源線を開放状態に制御し、かつ当該メモリセルの一対のビット線のうちのＨｉｇｈ側ビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする。

請求項７にかかる発明は、請求項３乃至６のいずれか１つに記載の半導体メモリにおいて、前記第１のＨｉｇｈレベルに制御する手段に前記第１の電源を使用し、前記第２のＨｉｇｈレベルに制御する手段に前記第２の電源を使用することを特徴とする。

本発明によれば、出力電圧の異なる第１および第２の電源を使用するので、動作速度を低下させることなく、サブスレッショルドリーク電流によるメモリセルアレイの消費電力と、書込み時のビット線の充放電による消費電力を下げることができる利点がある。その為、大規模で高速なメモリを必用とする際に本発明の半導体メモリを適用すれば、ゲート長の短いＭＯＳＦＥＴを利用可能な極微細ＬＳＩ製造プロセスを適用しても消費電力の増大を極力抑えることができ効果大である。

本発明では、出力電圧が異なる第１および第２の電源を使用することにより、非選択状態のメモリセルに印加される電圧を下げられるので、サブスレッショルドリーク電流による無駄な消費電力を低減できること、また書込み時のビット線の振幅を下げられるので、ビット線の寄生容量の充放電による消費電力を低減できることが、従来技術と異なる。

図１は、出力電圧が異なる第１および第２の高電位電源ＶＤＤ，ＶＬＬ（ＶＤＤ＞ＶＬＬ）を使用した本発明の実施例１の半導体メモリの構成を示す図である。以下の説明において、特に断らない限り、Ｈｉｇｈ状態とはＶＤＤもしくはＶＤＤ近傍の高レベルのことであり、Ｌｏｗ状態とはＧＮＤもしくはＧＮＤ近傍の低レベルのことを示す。

図１において、６トランジスタ構成（Ｑ１〜Ｑ６）のメモリセル１０を使用すること、入力データＤＩの書込みを制御する書込制御回路１と一対のビット線ＢＬ，／ＢＬをドライブする一対の書込みバッファ２で書込み回路を構成すること、擬似的な定電流源として機能する高抵抗４と電流センス回路５で読出し回路を構成することは、基本的に図１０の従来例と同じである。但し、書込制御回路１と書込みバッファ２の機能は従来例よりも拡張されており、書込制御回路１の制御によって、書込みバッファ２の出力はＶＤＤとＧＮＤレベルの他に、第３の状態としてＶＬＬレベル（ＶＤＤとＧＮＤの中間レベル）をとれることが異なる。さらに、メモリセル１０の高電位側電源端子を擬似電源線ＶＰに接続すること、擬似電源線ＶＰに接続された擬似電源線ドライバ３の出力電圧（ＶＤＤもしくはＶＬＬ）を書込制御回路１によって制御できることことが異なる。

図２（ａ）は書込みバッファ２の回路図、図３（ａ）〜（ｆ）は図２（ａ）中の低電圧プルアップ回路６の構成例である。図３（ａ）のｐＭＯＳＦＥＴＱ１０を使う構成、図３（ｄ）のｎＭＯＳＦＥＴＱ１０’を使う構成の何れも適用可能である。また、図３（ｂ），（ｃ），（ｅ），（ｆ）のように、ＭＯＳＦＥＴＱ１０又はＱ１０’のオン電流を制限する手段として、ＭＯＳＦＥＴのソース又はドレインに直列に抵抗８を設けた構成も適用可能である。抵抗８は、抵抗素子の他、ＭＯＳＦＥＴのチャネル抵抗でも代用できる。図２（ａ）に示す書込みバッファ２の３個の制御入力（ＰＤ、／ＰＵＨ、／ＰＵＬ）は、Ｈｉｇｈ状態でＶＤＤレベル、Ｌｏｗ状態でＧＮＤレベルをとる。これらの入力信号ＰＤ、／ＰＵＨ、／ＰＵＬと出力信号ＯＵＴの関係は、図１４に示す通りである。

図５は擬似電源線ドライバ３の構成例である。２個の制御入力（／ＳＨ、／ＳＬ）は、Ｈｉｇｈ状態でＶＤＤレベル、Ｌｏｗ状態でＧＮＤレベルをとる。これらの入力信号／ＳＨ、／ＳＬと出力電圧ＶＰの関係は、図１５に示す通りである。

上記の半導体メモリに対して、データを書き込む又は読み出す動作を以下に概説する。図１のメモリセル１０にはデータ“１”が記憶されており、回路節点Ｎ１はＨｉｇｈレベル状態、回路節点Ｎ２はＬｏｗレベル状態にあるとする。

＜スタンバイ状態＞
図１の実施例１において、スタンバイ状態すなわちメモリセルアレイに対してデータの読出しも書込みも行わない状態における各部の電位関係について、以下に説明する。書込要求信号ＷＥは非書込み状態（ＧＮＤレベル）、活性化信号ＳＡＥは非活性状態（ＧＮＤレベル）、凝似電源線ＶＰはＶＬＬレベルである。ワード線ＷＬは非選択状態（ＧＮＤレベル）、ビット線ＢＬ，／ＢＬはＶＬＬレベル、擬似ＧＮＤ線ＶＧ，／ＶＧはＧＮＤレベルである。メモリセル１０内のＭＯＳＦＥＴに関しては、Ｑ１，Ｑ４は導通状態、Ｑ２，Ｑ３，Ｑ５，Ｑ６は非導通状態である。

スタンバイ状態では、ビット線ペアＢＬ，／ＢＬと擬似電源線ＶＰが共にＶＬＬレベルに制御される。それ故、ＶＤＤが印加される従来例に比べると、ＭＯＳＦＥＴのサブスレッショルドリーク電流による無駄な消費電力は減少する。

＜読出し動作＞
図１の実施例１において、メモリセル１０に記憶されたデータ“１”を出力端子ＤＯに読み出す動作は以下の通りである。読出し動作を通じて、書込要求信号ＷＥは非書込み状態（ＧＮＤレベル）である。

図６は図１の半導体メモリの主要な回路節点の動作波形である。一連の読出し動作の初期状態として、活性化信号ＳＡＥは非活性状態（ＧＮＤレベル）、凝似電源線ＶＰはＶＬＬレベルとする。ワード線ＷＬは非選択状態（ＧＮＤレベル）、ビット線ＢＬ，／ＢＬは共にＶＬＬレベル、擬似ＧＮＤ線ＶＧ，／ＶＧはＧＮＤレベルである。メモリセル１０内のＭＯＳＦＥＴに関しては、Ｑ１，Ｑ４は導通状態、Ｑ２，Ｑ３，Ｑ５，Ｑ６は非導通状態である。

読出し動作は、当該コラムの活性化信号ＳＡＥをＶＤＤレベルに制御して、電流センス回路５を活性状態にすると共に、擬似電源線ドライバ３を用いて当該コラムの擬似電源線ＶＰの電位をＶＬＬからＶＤＤに昇圧することから始まる。その際、電流センス回路５から擬似ＧＮＤ線に定常的に流出する電流によって高抵抗４の両端に逆起電力が発生し、擬似ＧＮＤ線のレベルがＧＮＤからＧＮＤ近傍の低レベルまで上昇する。しかる後、ワード線ＷＬを選択状態（ＶＤＤレベル）に制御する。以降の動作は、図１２の従来例の説明と同じであり、重複を避ける為に説明を省略する。読出し対象のメモリセル１０の擬似電源線ＶＰには、従来例と同じくＶＤＤなる電圧が印加されるので、本実施例によって動作速度は低下しない。

図１の半導体メモリでは省略されているが、ビット線ペアが複数ある場合は、出力端子ＤＯの読出しデータＤＯを多重化して外部へ出力する為のマルチプレクサが電流センス回路５の後段に設けられる。その際、非選択コラムについては、電流センス回路が活性化されないので、ワード線が選択されてもデータは読み出されない。また、非選択コラムの擬似電源線ＶＰは、ＶＤＤに昇圧されることはなく、ＶＬＬレベルを維持する。

＜書込み動作＞
データ“１”が記憶された図１のメモリセル１０に、入力端子ＤＩから入力された逆データ“０”を書き込む動作について以下に述べる。書込み動作を通じて、活性化信号ＳＡＥは非活性状態（ＧＮＤレベル）、擬似電源線ＶＰはＶＬＬレベルである。

図７は図１の半導体メモリの主要な回路節点の動作波形である。一連の書込み動作の初期状態として、コラム選択信号Ｙは非選択状態（Ｌｏｗレベル）、ワード線ＷＬは非選択状態（ＧＮＤレベル）、書込要求信号ＷＥは非書込み状態（ＧＮＤレベル）とする。ビット線ＢＬ側の書込みバッファ２の入力とビット線／ＢＬ側の書込みバッファ２の入力は共にＬｏｗレベルであり、ビット線ＢＬ，／ＢＬは共にＶＬＬレベルに設定されている。凝似ＧＮＤ線ＶＧ，／ＶＧはＧＮＤレベルである。メモリセル１０内のＭＯＳＦＥＴに関しては、Ｑ１，Ｑ４は導通状態、Ｑ２，Ｑ３，Ｑ５，Ｑ６は非導通状態である。

入力端子ＤＩに入力されたデータ“０”の書込み動作は、コラム選択信号Ｙを選択状態（ＶＤＤレベル）にして、ビット線ペアを特定することから始まる。しかる後、ワード線ＷＬを選択状態（ＶＤＤレベル）、書込要求信号ＷＥを書込み状態（ＶＤＤレベル）に制御する。その際、書込制御回路１の動作により、ビット線ＢＬ側の書込みバッファ２の入力がＨｉｇｈレベル状態に制御されるので、ビット線ＢＬはＧＮＤレベルにドライブされる。ビット線／ＢＬ側の書込みバッファ２については、その入力はＬｏｗレベル状態から変化しないので、ビット線／ＢＬはＶＬＬレベルを維持する。ビット線ＢＬの電位の低下と共に、ＭＯＳＦＥＴＱ５のゲート・ソース（ビット線ＢＬ側のＭＯＳＦＥＴ節点）間にはＭＯＳＦＥＴの閾値電圧を超える十分大きな電圧が印加されることになり、ＭＯＳＦＥＴＱ５は導通状態になる。その結果、回路節点Ｎ１の電位は低下し、Ｑ２，Ｑ４で構成されるインバータの論理閾値を下回ると、フリップフロップ回路の状態は反転し、回路節点Ｎ１がＬｏｗレベル状態、回路節点Ｎ２がＨｉｇｈレベル状態に変化して、メモリセル１０は更新データを保持可能になる。上記の動作は、電源電圧が異なるだけで、書込み動作そのものは図１３の従来例と同じある。重複を避ける為に、以降の動作説明を省略する。

書込み期間に続くリカバリ期間（図７参照）において、擬似電源線ＶＰとビット線（ＢＬ，／ＢＬ）をＶＬＬもしくはＶＬＬ近傍のレベルに制御できるのは、例えばＯＥ信号とＷＥ信号間で論理をとることで、リカバリ動作と読出し動作を区別できることによる。ここで、ＯＥ信号とは、入出力ピンを共通化したデータＩ／Ｏバッファに関して、データ入力モードとデータ出力モードを切り替える信号である。書込み期間とリカバリ期間は共にでデータ入力モード、読出し期間はデータ出力モードに制御する。

ビット線ＢＬ，／ＢＬには大きな寄生容量があり、その充放電電流が書き込み時の消費電力の大半を占める。従って、実施例１のように、書込み時のビット線ＢＬ，／ＢＬの振幅をＶＤＤ（従来例）からＶＬＬに低減することで、書込み時の消費電力を（ＶＬＬ／ＶＤＤ）²に低減できる。

なお、非選択コラムのビット線については、書込み動作を通じて、ＢＬ側も／ＢＬ側も書込みバッファ２によってＶＬＬ又はその近傍の中間レベルにプルアップされている。

本発明の実施例１の変形例として、書込みバッファ２の別構成を図２（ｂ）〜（ｄ）に示す。これらの変形例は、選択状態のワード線ＷＬの電位がＶＤＤの場合、ビット線ＢＬ，／ＢＬのレベルを「ＶＤＤ−Ｖｔｈｎ」以上に昇圧してもデータ読出し時の動作速度の改善に寄与しないという理論限界に着目して低電力化を図ったものである。書込みバッファ２の出力のＨｉｇｈレベルをＶＤＤから「ＶＤＤ−Ｖｔｈｎ」に低減することで、データ読出し時のビット線の充放電による消費電力を
（ＶＤＤ−Ｖｔｈｎ）／ＶＤＤ
に低減できる。ここで、ＶｔｈｎはｎＭＯＳＦＥＴの閾値電圧である。

書込みバッファ２の出力のＨｉｇｈレベルを「ＶＤＤ−Ｖｔｈｎ」に抑える手段として、図２（ｂ）はダイオード接続されたｎＭＯＳＦＥＴＱ９をＭＯＳＦＥＴＱ７に直列に接続している。また、図２（ｃ）は、ＭＯＳＦＥＴＱ７をｐＭＯＳからｎＭＯＳＦＥＴＱ７’に置き換えている。構成は異なるが、図２（ｂ）と（ｃ）は同等の効果がある。さらに、図２（ｄ）は、図２（ｂ）のＭＯＳＦＥＴＱ９の挿入位置を変えた変形例であり、ＭＯＳＦＥＴＱ７だけではなく低電圧プルアップ回路６に対しても直列になる位置にＭＯＳＦＥＴＱ９’を配置していることに特徴がある。データ読出し時に出力ＯＵＴのＨｉｇｈレベルを「ＶＤＤ−Ｖｔｈｎ」に抑えることは、図２（ｂ）又は（ｃ）の構成と同じである。差異はデータ書込み時の出力ＯＵＴのＨｉｇｈレベルにあり、図２（ｂ）および（ｃ）の構成がＶＬＬであるのに対して、図２（ｄ）の構成は「ＶＬＬ−Ｖｔｈｎ」となる。その結果、書込み時の消費電力を、図２（ｂ）又は（ｃ）の構成に比べて
（ＶＬＬ−Ｖｔｈｎ）／ＶＬＬ
に低減できる。

また、図２（ｄ）の第２の特徴として、ダイオード接続されたＭＯＳＦＥＴＱ９’の両端に、書込制御回路１からのリセット信号／ＲＳＴで制御されるリセット回路７を具備することが挙げられる。ＶＤＤ近傍に昇圧された擬似電源線ＶＰのレベルをＶＬＬもしくはＶＬＬ近傍に復帰させる際に、リセット信号／ＲＳＴをＧＮＤレベルに制御してＭＯＳＦＥＴＱ９’のソースとドレインを短絡させる。

図４（ａ）と（ｂ）はリセット回路７の具体例であり、ｐＭＯＳＦＥＴＱ１１、ｎＭＯＳＦＥＴＱ１１’の何れも適用可能である。その他、図４（ｃ）、（ｄ）のようにダイオード接続されたｎＭＯＳＦＥＴＱ１１”又はｐＭＯＳＦＥＴＱ１１’”も利用可能である。復帰される電圧は、ダイオード接続されたｎＭＯＳ用いる場合は「ＶＬＬ＋Ｖｔｈｎ」、ダイオード接続されたｐＭＯＳを用いる場合は「ＶＬＬ＋｜Ｖｔｈｐ｜」になる。ここで、ＶｔｈｐはｐＭＯＳＦＥＴの閾値電圧（負値）である。

本発明の実施例２として、特に低消費電力化を追求する場合の構成について以下に述べる。サブスレッショルドリーク電流によるメモリセルアレイの消費電力を低減するには、ＶＬＬの値をできる限り低く設定することが有効である。ＶＬＬの理論上の下限は、
ＶＬＬ＞ｍａｘ（Ｖｔｈｎ，｜Ｖｔｈｐ｜）
で与えられる。このような低動作電圧条件では、書込みバッファ２の駆動力が低下する為に、ビット線ＢＬ，／ＢＬをＬｏｗレベルに制御してもメモリセル１０内のフリップフロップ回路を反転できないという現象が発生する。実施例２は、上記の問題に対処するものである。

半導体メモリの構成は、図１に示す実施例１と同じである。実施例１とは、書込制御回路１および凝似電源線ドライバ３の機能が拡張されていることが異なり、データ書込み時の擬似電源線ＶＰを開放状態（フローティング状態）に制御可能である。図８（ａ）〜（ｃ）は、機能拡張された擬似電源線ドライバ３の回路図である。図８（ａ）はＭＯＳＦＥＴＱ１３のドレイン側、図８（ｂ）はＭＯＳＦＥＴＱ１３のソース側にｐＭＯＳＦＥＴＱ１４を付加している。当該コラムの読出し時を除いて、／ＳＨ節点はＶＤＤレベルに制御されているので、データを書き込む際は、ＳＦ入力をＶＤＤレベルに制御することで出力ＶＰをハイインピーダンス状態に設定できる。その結果、擬似電源線ＶＰは開放状態になる。図８（ｃ）は、論理ゲートＯＲ１を使用した別構成であり、機能上は図８（ａ）又は（ｂ）と同じである。

図９は、機能拡張された擬似電源線ドライバ３を使用した際の半導体メモリの書込み動作波形である。データ書込み期間中、凝似電源線ＶＰを開放状態に制御して電源からの電荷の供給を遮断することで、メモリセル１０内のフリップフロップ回路の回路節点Ｎ１の電位をＧＮＤレベルまで低下させられる。図７に示した実施例１の書込み動作波形との違いは、擬似電源線ＶＰとメモリセル１０内の回路節点Ｎ２の波形である。擬似電源線ＶＰが開放状態の期間は、メモリセル１０内のフリップフロップ回路のＨｉｇｈ側節点の電位は（ＶＬＬ−Ｖｔｈ）であり、擬似電源線ＶＰの開放状態が解除された時点で、ＶＬＬまで上昇する。このように機能拡張された擬似電源線ドライバ３を用いることで、書込みバッファ２の駆動力が低下する低電圧動作条件においても、データの確実な書込みを保証できる。

本発明の実施例１の半導体メモリの回路図である。 （ａ）〜（ｄ）は実施例１における書込みバッファの構成例を示す回路図である。 （ａ）〜（ｆ）は図２の書込みバッファ内の低電圧プルアップ回路６の構成例を示す回路図である。 （ａ）〜（ｄ）は図２（ｄ）の書込みバッファ内のリセット回路７の構成例を示す回路図である。 実施例１における擬似電源線ドライバの構成例を示す回路図である。 実施例１における読出し動作波形図である。 実施例１における書込み動作波形図である。 （ａ）〜（ｃ）は実施例２における擬似電源線ドライバの構成例を示す回路図である。 実施例２における書込み動作波形図である。 従来の半導体メモリの回路図である。 従来の半導体メモリで使用されている書込みバッファの回路図である。 従来の半導体メモリの読出し動作波形図である。 従来の半導体メモリの書込み動作波形である。 実施例１における書込バッファの入出力関係の説明図である。 実施例１における擬似電源線ドライバの入出力関係の説明図である。

符号の説明

１，１’：書込み制御回路
２，２’：書込みバッファ
３：擬似電源線ドライバ
３’：固定電源
４：高抵抗
５：電流センス回路
６：低電圧プルアップ回路
７：リセット回路
８：電流制限抵抗
１０：メモリセル
ＷＬ：ワード線
ＢＬ，／ＢＬ：ビット線ペア
ＶＧ，／ＶＧ：擬似ＧＮＤ線ペア
ＶＰ：擬似電源線
Ｑ１，Ｑ２，Ｑ７，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５：ｐＭＯＳＦＥＴ
Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７’，Ｑ８，Ｑ９，Ｑ９’，Ｑ１０’，Ｑ１１’，Ｑ１１”，Ｑ１１”’，Ｑ１６：ｎＭＯＳＦＥＴ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３：インバータ
ＯＲ１：オアゲート
Ｙ：コラム選択信号、入力端子、
ＳＡＥ：活性化信号、入力端子
ＷＥ：書込要求信号、入力端子
ＤＩ：データの入力端子
ＤＯ：出力データ、出力端子
／ＰＵＨ：ビット線のＨｉｇｈレベルプルアップ信号
／ＰＵＬ：ビット線のＬｏｗレベルプルアップ信号
ＰＤ：ビット線のプルダウン信号
／ＲＳＴ：リセット信号
／ＳＨ：擬似電源線のＨｉｇｈレベル制御信号
／ＳＬ：擬似電源線のＬｏｗレベル制御信号
ＳＦ：擬似電源線の開放（フローティング）制御信号
Ｎ１，Ｎ２，Ｇ１，Ｇ２，Ｔ１，Ｔ２，Ｔ３，Ｔ４：回路節点

Claims (7)

1. 一対の負荷用ＭＯＳＦＥＴおよび一対の駆動用ＭＯＳＦＥＴからなるフリップフロップ回路並びに該フリップフロップ回路の一方と他方の入出力側にそれぞれ接続した一対のセル選択用ＭＯＳＦＥＴからなるメモリセルと、前記一対のセル選択用ＭＯＳＦＥＴの前記フリップフロップ回路に接続される側と反対のドレイン又はソースにそれぞれ接続した一対のビット線と、前記一対の負荷用ＭＯＳＦＥＴのソースに共通接続した擬似電源線と、前記一対の駆動用ＭＯＳＦＥＴのソースにそれぞれ接続した一対の擬似ＧＮＤ線と、前記一対のビット線にそれぞれ接続した一対の書込みバッファと、前記一対の擬似ＧＮＤ線に共通接続した電流センス回路とを有する半導体メモリにおいて、
   出力電圧が異なる第１および第２の電源と、前記各書込みバッファのＨｉｇｈ出力レベルを前記第１又は第２の電源の電圧に対応する電圧に個々に切り替える手段と、前記擬似電源線のレベルを前記第１又は第２電源の電圧に対応する電圧に切り替える手段を設けたことを特徴とする半導体メモリ。
2. 請求項１に記載の半導体メモリにおいて、
   前記擬似電源線を開放状態にする手段を設けたことを特徴とする半導体メモリ。
3. 請求項１又は２に記載の半導体メモリにおいて、
   スタンバイ状態時に、前記擬似電源線と前記一対のビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする半導体メモリ。
4. 請求項１又は２に記載の半導体メモリにおいて、
   メモリセルからのデータの読み出しの際に、当該メモリセルの擬似電源線と一対のビット線を、前記第１および第２の電源のうちの高い電圧の電源に対応する第２のＨｉｇｈレベルに制御し、非選択状態のメモリセルの擬似電源線と一対のビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする半導体メモリ。
5. 請求項１に記載の半導体メモリにおいて、
   メモリセルへのデータの書き込みの際に、当該メモリセルの擬似電源線と一対のビット線のうちのＨｉｇｈ側ビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする半導体メモリ。
6. 請求項１に記載の半導体メモリにおいて、
   前記擬似電源線を開放状態にする手段を設け、
   メモリセルへのデータの書込みの際に、当該メモリセルの擬似電源線を開放状態に制御し、かつ当該メモリセルの一対のビット線のうちのＨｉｇｈ側ビット線を、前記第１および第２の電源のうちの低い電圧の電源に対応する第１のＨｉｇｈレベルに制御する手段を設けたことを特徴とする半導体メモリ。
7. 請求項３乃至６のいずれか１つに記載の半導体メモリにおいて、
   前記第１のＨｉｇｈレベルに制御する手段に前記第１の電源を使用し、前記第２のＨｉｇｈレベルに制御する手段に前記第２の電源を使用することを特徴とする半導体メモリ。

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