JPH1031888A

JPH1031888A - 半導体メモリ回路

Info

Publication number: JPH1031888A
Application number: JP8204329A
Authority: JP
Inventors: Toshiteru Yamanaka; 俊輝山中
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-07-15
Filing date: 1996-07-15
Publication date: 1998-02-03

Abstract

(57)【要約】【課題】本発明は特別なプリチャージ回路を別途設け
ることなく、書込みサイクルが終了する時点で、データ
ラインの充電を行なって、常に、読出しサイクルが継続
的に行われているときと同程度のアクセスタイムを確保
する。【解決手段】書込み回路６によって、ライトイネーブ
ル信号ＷＥ^* を遅延させて得られたライトイネーブル信
号ＷＥ^* ’で、ＰチャネルＭＯＳトランジスタ２３、２
４をオン／オフさせながら、ライトイネーブル信号ＷＥ
^* で開閉される２つのノアゲート回路２５、２９によ
り、各ＰチャネルＭＯＳトランジスタ２６、３０、各Ｎ
チャネルＭＯＳトランジスタ２７、３１をオン／オフさ
せて、データ信号ＤＬ、ＤＬ^* を生成させ、書込みサイ
クルの終了時点で、データライン１３ａ、１３ｂをプリ
チャージさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書込み動作を終了
した後プリチャージを行なって書込み後の読出し動作時
におけるアクセスタイムを短くする半導体メモリ回路に
関する。

【０００２】

【従来の技術】各種の電子機器で使用される半導体メモ
リ回路として、従来、図５に示す回路が知られている。
この図に示す半導体メモリ回路１０１は、各行選択ライ
ン１０２ａ〜１０２ｎ上の行選択信号ＷＬ₁ 〜ＷＬ_n が
“Ｈｉ”レベルになったとき、ビットライン１０３ａ、
１０３ｂ上のビット信号ＢＬ、ＢＬ^* を取り込んで記憶
したり、記憶している信号を前記ビットライン１０３
ａ、１０３ｂ上に出力する第１〜第ｎメモリセル回路１
０４ａ〜１０４ｎと、読出し動作が指定されて、ライト
イネーブルライン１０５上のライトイネーブル信号ＷＥ
が“Ｌｏ”レベルにされたとき、導通状態になって、前
記各ビットライン１０３ａ、１０３ｂを電源ライン１０
６の電源電圧Ｖ_DDに対応した値にプリチャージするプル
アップ用のＰチャネルＭＯＳトランジスタ１０７ａ、１
０７ｂと、書込み動作や読出し動作が指定されて、列選
択ライン１０８、１０９上の列選択信号ＣＮ、ＣＰによ
り選択されたとき、導通状態になって前記各ビットライ
ン１０３ａ、１０３ｂと各データライン１１０ａ、１１
０ｂとを電気的に接続する２つのアナログゲート１１１
ａ、１１１ｂとを備えている。

【０００３】さらに、この半導体メモリ回路１０１は、
読出し動作が指定されて、ライトイネーブルライン１１
２上のライトイネーブルライン信号ＷＥ^* が“Ｈｉ”レ
ベルにされたとき、前記各データライン１１０ａ、１１
０ｂ上に出力されているデータ信号ＤＬ、ＤＬ^* を取り
込んで増幅した後、増幅済みの信号を出力ライン１１３
から出力信号Ｄ_OUT として出力する読出し回路１１４
と、書込み動作が指定されて、ライトイネーブルライン
１１２上のライトイネーブル信号ＷＥ^* が“Ｌｏ”レベ
ルにされたとき、入力ライン１１５上の入力信号Ｄ_INを
取り込んで、前記各データライン１１０ａ、１１０ｂ上
に出力し、前記第１〜第ｎメモリセル回路１０４ａ〜１
０４ｎのうち、前記各行選択ライン１０２ａ〜１０２ｎ
上の行選択信号ＷＬ₁ 〜ＷＬ_n で動作状態にされている
メモリセル回路に記憶させる書込み回路１１６とを備え
ている。そして、書込み動作が指定されて、アドレスデ
ータが変化したとき、ライトイネーブルライン１０５上
のライトイネーブル信号ＷＥが“Ｈｉ”レベルにされ
て、各ＰチャネルＭＯＳトランジスタ１０７ａ、１０７
ｂが非導通状態になり、各ビットライン１０３ａ、１０
３ｂがフロー状態にされるとともに、各行選択ライン１
０２ａ〜１０２ｎ上の行選択信号ＷＬ₁ 〜ＷＬ_n が選択
的に“Ｈｉ”レベルにされて、第１〜第ｎメモリセル回
路１０４ａ〜１０４ｎのいずれかが選択され、これが書
込み可能な状態にされる。

【０００４】この状態でライトイネーブルライン１１２
上のライトイネーブル信号ＷＥ^* が“Ｌｏ”レベルにさ
れたとき、書込み回路１１６によって入力ライン１１５
を介して入力されている入力信号Ｄ_INが取り込まれて増
幅されるとともに、反転増幅されて２つの信号にされ、
各データライン１１０ａ、１１０ｂ上にデータ信号Ｄ
Ｌ、ＤＬ^* が送出される。列選択ライン１０８、１０９
上の列選択信号ＣＮ、ＣＰにより各アナログゲート回路
１１１ａ、１１１ｂが導通状態にされて、前記データラ
イン１１０ａ、１１０ｂ上のデータ信号ＤＬ、ＤＬ^* が
ビットライン１０３ａ、１０３ｂ上に導かれてビット信
号ＢＬ、ＢＬ^* にされ、書込み可能な状態になっている
メモリセル回路に書き込まれる。また、読出し動作が指
定されてアドレスデータが変化したとき、ライトイネー
ブルライン１０５上のライトイネーブル信号ＷＥが“Ｌ
ｏ”レベルにされて、各ＰチャネルＭＯＳトランジスタ
１０７ａ、１０７ｂが導通状態にされ、前記各ビットラ
イン１０３ａ、１０３ｂが電源ライン１０６の電源電圧
Ｖ_DDに対応した値にプリチャージされるとともに、各行
選択ライン１０２ａ〜１０２ｎ上の行選択信号ＷＬ₁ 〜
ＷＬ_n が選択的に“Ｈｉ”レベルにされて、第１〜第ｎ
メモリセル回路１０４ａ〜１０４ｎのいずれかが選択さ
れ、選択されたメモリセル回路に記憶されていた信号が
ビット信号ＢＬ、ＢＬ^* として各ビットライン１０３
ａ、１０３ｂ上に送出される。各列選択ライン１０８、
１０９上の列選択信号ＣＮ、ＣＰにより各アナログゲー
ト回路１１１ａ、１１１ｂが導通状態にされて、各ビッ
トライン１０３ａ、１０３ｂ上に送出された各ビット信
号ＢＬ、ＢＬ^* が各データライン１１０ａ、１１０ｂ上
に導かれて、読出し回路１１４に入力され、ここでこれ
ら各データライン１１０ａ、１１０ｂ上のデータ信号Ｄ
Ｌ、ＤＬ^* が“１”か、“０”か判定され、この判定結
果が出力ライン１１３から出力信号Ｄ_OUT として出力さ
れる。

【０００５】

【発明が解決しようとする課題】ところで、このような
半導体メモリ回路１０１においては、次に述べるような
問題があった。すなわち、このような半導体メモリ回路
１０１に設けられている書込み回路１１６として、従
来、図６に示す如くライトイネーブルライン１１２上の
ライトイネーブル信号ＷＥ^* が“Ｌｏ”レベルにされた
とき、２つのアンドゲート回路１２０が開状態になっ
て、入力ライン１１５を介して入力された入力信号Ｄ_IN
やインバータ回路１２２によって前記入力信号Ｄ_INを反
転した信号を通過させて、電源ライン１２３と接地点と
の間に介挿された４つのトランジスタ１２４〜１２７の
うち、２つのトランジスタ、例えばトランジスタ１２
４、１２７を導通状態にして残りのトランジスタ１２
５、１２６を非導通状態にし、各データライン１１０
ａ、１１０ｂのいずれか一方を電源電圧Ｖ_DDより少し低
い電圧にし、他方を接地電圧にして、第１〜第ｎメモリ
セル回路１０４ａ〜１０４ｎのうち、行選択信号ＷＬ₁
〜ＷＬ_n で書込み可能状態にされているメモリセル回路
に前記入力信号Ｄ_INを記憶させるようにしているので、
第１〜第ｎメモリセル回路１０４ａ〜１０４ｎに入力信
号Ｄ_INの内容を書き込むとき、各データライン１１０
ａ、１１０ｂの一方が電源電圧Ｖ_DDの近辺までフルスイ
ングさせられるとともに、他方が“０Ｖ”までフルスイ
ングさせられてしまう。

【０００６】このため、第１〜第ｎメモリセル回路１０
４ａ〜１０４ｎに対する入力信号Ｄ_INの書き込みが終了
した時点で、図７に示す如く各データライン１１０ａ、
１１０ｂのいずれか一方の電圧が下がり過ぎてしまい、
読出し回路１１４内に設けられたセンスアンプ回路が検
知することができる電位状態、すなわち電源電圧Ｖ_DDに
対応した値までプルアップされた状態になるまで、時間
がかかり過ぎて、書込み動作後の読出しサイクルが特別
に遅くなるという問題があった。そこで、このような問
題を解決する方法として、従来、特開昭６０−２６３３
９０号公報記載の「半導体メモリ」や特開平７−７０２
４号公報記載の「同期式スタティックランダムアクセス
メモリ」などが提案されている。この場合、特開昭６０
−２６３３９０号公報記載の「半導体メモリ」は、図８
に示す如く読出し動作が指定された状態で、アドレスデ
ータが変化したとき、アドレスデータの変化を検知し
て、第１プリチャージ線１３１上の第１プリチャージ信
号φ_PAをオン状態にして、プリチャージ回路１３２のＰ
チャネルＭＯＳトランジスタ１３３、１３４、１３５を
オン状態にし、電源線１４３の電源電圧Ｖ_DDによって各
ビット線１３６ａ、１３６ｂの電位を上昇させて、同電
位にした後、前記第１プリチャージ線１３１上の第１プ
リチャージ信号φ_PAをオフ状態にする。この後、行選択
線１３７上の行選択信号φ_W を選択的にオン状態にし
て、メモリセル回路１３７に記憶されていた信号をビッ
ト信号Ｂ、Ｂ^* として各ビット線１３６ａ、１３６ｂ上
に送出させるとともに、列選択線１３８、１３９上の列
選択信号φ_CN、φ_CPをオン状態にして、トランスファゲ
ート回路１４０を開状態にし、前記各ビット線１３６
ａ、１３６ｂ上に送出された前記各ビット信号Ｂ、Ｂ^*
をセンスアンプ回路１４１に転送させて、入出力線１４
２ａ、１４２ｂから入出力信号Ｓ、Ｓ^* として外部に出
力させる。

【０００７】また、書込み動作が指定された状態でアド
レスデータが変化したとき、アドレスデータの変化を検
知して、第１プリチャージ線１３１上の第１プリチャー
ジ信号φ_PAをオン状態にして、プリチャージ回路１３２
のＰチャネルＭＯＳトランジスタ１３３〜１３５をオン
状態にし、各ビット線１３６ａ、１３６ｂの電位を上昇
させて同電位にした後、前記第１プリチャージ線１３１
上の第１プリチャージ信号φ_PAをオフ状態にする。次い
で、行選択線１３７上の行選択信号φ_W を選択的にオン
状態にしてメモリセル回路１３７を書込み可能な状態に
するとともに、列選択線１３８、１３９上の列選択信号
φ_CN、φ_CPをオン状態にして、トランスファゲート回路
１４０を開状態にした後、センスアンプ回路１４１によ
って入出力線１４２ａ、１４２ｂを介して入力された入
出力信号Ｓ、Ｓ^* を増幅して、これらを各ビット線１３
６ａ、１３６ｂ上に送出させて、書込み可能な状態にな
っているメモリセル回路１３７に記憶させる。そして、
この動作が終了した時点で、第２プリチャージ線１４４
上の第２プリチャージ信号φ_PWをオン状態にして、プリ
チャージ回路１４５内のＰチャネルＭＯＳトランジスタ
１４６をオン状態にし、前記各ビット線１３６ａ、１３
６ｂの電位を平均化させて、電源電圧Ｖ_DDに対応する値
と、接地電圧との中間電位にする。

【０００８】これによって、この半導体メモリ１３０で
は、書込み動作が終了した時点で、各ビット線１３６
ａ、１３６ｂの電位をセンスアンプ回路１４１の読出し
に必要な電位まで自動的に上昇させ、書込み動作後に読
出し動作を行なっても読出し動作ミスが発生しないよう
にしている。また、特開平７−７０２４号公報記載の
「同期式スタティックランダムアクセスメモリ」では、
図９に示す如く読出し動作が指定された状態でアドレス
データが変化したとき、アドレスデータの変化を検知
し、プリチャージ線１５１上のプリチャージ信号ＰＣを
オン状態にして、３つのＮチャネルＭＯＳトランジスタ
１５２〜１５４をオン状態にし、電源線の電源電圧Ｖ_DD
によって各ビット線１５５ａ、１５５ｂの電位を上昇さ
せて、同電位にした後、前記プリチャージ信号ＰＣをオ
フ状態にする。この後、各ワード線１５６ａ〜１５６ｎ
上のワード信号ＷＬ₁ 〜ＷＬ_n を選択的にオン状態にし
て、第１〜第ｎメモリセル回路１５７ａ〜１５７ｎのい
ずかを動作状態にし、記憶されていた信号をビット信号
ＢＬ、ＢＬ^*として各ビット線１５５ａ、１５５ｂ上に
送出させ、読出し回路（図示は省略する）でこれを読み
取らせて出力信号を出力させる。

【０００９】また、書込み動作が指定された状態でアド
レスデータが変化したとき、アドレスデータの変化を検
知し、プリチャージ線１５１上のプリチャージ信号ＰＣ
をオン状態にして、３つのＮチャネルＭＯＳトランジス
タ１５２〜１５４をオン状態にし、各ビット線１５５
ａ、１５５ｂの電位を電源電圧Ｖ_DDに対応する電位まで
上昇させて同電位にした後、前記プリチャージ信号ＰＣ
をオフ状態にする。この後、各ワード線１５６ａ〜１５
６ｎ上のワード信号ＷＬ₁ 〜ＷＬ_n を選択的にオン状態
にして、第１〜第ｎメモリセル回路１５７ａ〜１５７ｎ
を選択的に書込み可能状態にし、書込み回路１５８（図
１０参照）から各ビット線１５６ａ、１５６ｂ上に送出
されたビット信号ＢＬ、ＢＬ^* を書込み可能状態にされ
ているメモリセル回路に記憶させる。この際、書込み回
路１５８は、図１０に示す如く書込み動作の前半で、ク
ロック信号ＣＬＫが“１”になる毎に、フリップフロッ
プ回路１５９によって書込み信号ＷＥをラッチし、２つ
のＮチャネルＭＯＳトランジスタ１６０、１６１をオン
可能な状態にするとともに、前記クロック信号ＣＬＫが
“１”になっている間、２つのナンドゲート回路１６
２、１６３を開状態にして、インバータ回路１６４で反
転された入力信号ＷＤを反転、再反転させた後、これら
の各信号を２つのバッファゲート回路１６５、１６６を
介して各ＮチャネルＭＯＳトランジスタ１６０、１６１
のソースに印加し、各ビット線１５５ａ、１５５ｂ上に
ビット信号ＢＬ、ＢＬ^* を送出し、これらの各ビット信
号ＢＬ、ＢＬ^* を書込み可能状態にされているメモリセ
ル回路に記憶させる。

【００１０】書込み動作の後半で、前記クロック信号Ｃ
ＬＫが“０”になったとき、フリップフロップ回路１５
９によって２つのＮチャネルＭＯＳトランジスタ１６
０、１６１をオン可能な状態に保持したまま、２つのナ
ンドゲート回路１６２、１６３を閉状態にして、これら
の各ナンドゲート回路１６２、１６３から“１”信号を
出力させ、各バッファゲート回路１６５、１６６から
“Ｈｉ”レベル信号を出力させて、各ＮチャネルＭＯＳ
トランジスタ１６０、１６１のソースを“Ｈｉ”レベル
にし、各ビット線１５５ａ、１５５ｂの電位を“Ｈｉ”
レベルにプリチャージさせる。これによって、書込み動
作が終了した時点で、各ビット線１５５ａ、１５５ｂの
電位をセンスアンプ回路（図示は省略する）の読出しに
必要な電位まで自動的に上昇させ、書込み動作後に読出
し動作を行なっても、読出し動作ミスが発生しないよう
にしている。しかしながら、これら特開昭６０−２６３
３９０号公報記載の「半導体メモリ」や特開平７−７０
２４号公報記載の「同期式スタティックランダムアクセ
スメモリ」においては、次に述べるような問題があっ
た。

【００１１】すなわち、特開昭６０−２６３３９０号の
「半導体メモリ」で示される半導体メモリ１３０では、
書込み動作時にオン状態になり、書込み終了時にオフ状
態となるライトイネーブル線上のライトイネーブル信号
ＷＥを利用して第２プリチャージ信号φ_PWをオン／オフ
するようにしているので、ライトイネーブル信号ＷＥか
ら第２プリチャージ信号φ_PWを生成するための回路が別
途、必要になるという問題があった。また、特開平７−
７０２４号公報の「同期式スタティックランダムアクセ
スメモリ」で示される同期式スタティックランダムアク
セスメモリ１５０では、外部から入力されるクロック信
号ＣＬＫに同期させて、書込み回路１５８で書込み動作
終了後における各ビット線１５５ａ、１５５ｂのプリチ
ャージを行なうようにしているので、クロック信号ＣＬ
Ｋが無い非同期式のスタティックランダムアクセスメモ
リなどで、このような対策をとれないという問題があっ
た。

【００１２】本発明は上記の事情に鑑み、請求項１で
は、特別なプリチャージ回路を別途、設けることなく、
書込みサイクルが終了する時点で、データラインの充電
を行ない、これによってデータラインの負荷容量を増や
すことなく、かつライトイネーブル信号ＷＥが変化した
ことを示すＷＥ変化検出信号などを生成することなく、
書込みサイクル直後の読出しサイクルにおいても、読出
しサイクルが継続的に行われているときと同程度のアク
セスタイムでデータの読出しを行なうことができる半導
体メモリ回路を提供することを目的としている。また、
請求項２では、書込み回路に対して、遅延回路と、２つ
のトランジスタを付加するだけで、請求項１に示す効果
を得ることができ、これによってコストアップを抑制し
ながら、最大の効果を得ることができる半導体メモリ回
路を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１では、書込みサイクルが指定されたと
き、行選択ライン、列選択ラインによって読出し、書込
み対象となるメモリセル回路をデータラインに電気的に
接続しながら、書込み回路によって前記データラインに
電気的に接続されているメモリセル回路に対し、データ
を書き込みを行ない、また読出しサイクルが指定された
とき、行選択ライン、列選択ラインによって読出し、書
込み対象となるメモリセル回路をデータラインに電気的
に接続し、読出し回路によって前記メモリセル回路から
データライン上に送出されたデータを読み出す半導体メ
モリ回路において、書込み制御信号が書込み状態から読
出し状態に変化する際、前記書込み回路によってこれを
検知して、一定期間、前記データラインを充電すること
を特徴としている。

【００１４】また、請求項２では、請求項１に記載の半
導体メモリ回路において、前記書込み回路は、書込み可
能な状態にされているとき、前記書込み制御信号ととも
に入力される入力信号に応じて電源ラインまたは接地点
のいずれかを前記データラインに接続してメモリセル回
路に前記入力信号の内容を書き込む書込み用スイッチン
グ素子と、入力された書込み制御信号を遅延させる遅延
回路と、この遅延回路によって遅延されていない書込み
制御信号と前記遅延回路から出力される遅延済み書込み
制御信号とに基づき、書込みサイクル期間中に、前記書
込み用スイッチング素子を書込み可能な状態にし、書込
みサイクルの終了時点で、前記書込み用スイッチング素
子を書込み不能な状態にして、前記データラインを充電
させる書込み制御用スイッチング素子とを備え、書込み
サイクルの終了時に、前記データラインを一定期間、充
電した後、書込み回路を前記データラインから切り離す
ことを特徴としている。

【００１５】上記の構成により、請求項１では、書込み
サイクルが指定されたとき、行選択ライン、列選択ライ
ンによって読出し、書込み対象となるメモリセル回路を
データラインに電気的に接続しながら、書込み回路によ
って前記データラインに電気的に接続されているメモリ
セル回路に対し、データを書き込みを行ない、また読出
しサイクルが指定されたとき、行選択ライン、列選択ラ
インによって読出し、書込み対象となるメモリセル回路
をデータラインに電気的に接続し、読出し回路によって
前記メモリセル回路からデータライン上に送出されたデ
ータを読み出す半導体メモリ回路において、書込み制御
信号が書込み状態から読出し状態に変化する際、前記書
込み回路によってこれを検知して、一定期間、前記デー
タラインを充電することにより、特別なプリチャージ回
路を別途、設けることなく、書込みサイクルが終了する
時点で、データラインの充電を行ない、これによってデ
ータラインの負荷容量を増やすことなく、かつライトイ
ネーブル信号ＷＥが変化したことを示すＷＥ変化検出信
号などを生成することなく、書込みサイクル直後の読出
しサイクルにおいても、読出しサイクルが継続的に行わ
れているときと同程度のアクセスタイムでデータの読出
しを行なう。

【００１６】また、請求項２では、請求項１に記載の半
導体メモリ回路において、前記書込み回路の書込み用ス
イッチング素子によって前記書込み制御信号とともに入
力される入力信号に応じて電源ラインまたは接地点のい
ずれかを前記データラインに接続して、書込み可能にさ
れているメモリセル回路に前記入力信号の内容を書き込
む際、遅延回路によって書込み制御信号を遅延させると
ともに、この遅延回路から出力される遅延済みの書込み
制御信号と、遅延されていない書込み制御信号とに基づ
き、書込み制御用スイッチング素子を制御して、書込み
サイクル期間中に、前記書込み用スイッチング素子を書
込み可能な状態にし、書込みサイクルの終了時点で、前
記書込み用スイッチング素子を書込み不能な状態にし
て、一定期間、前記データラインを充電させることによ
り、書込み回路に対して、遅延回路と、２つのトランジ
スタを付加するだけで、請求項１に示す効果を得るよう
にし、これによってコストアップを抑制しながら、最大
の効果を得る。

【００１７】

【発明の実施の形態】以下、本発明を図面に示した形態
例に基づいて詳細に説明する。《形態例の構成》図１は本発明による半導体メモリ回路
の一形態例を示すブロック図である。この図に示す半導
体メモリ回路１は、プリチャージ回路２と、第１〜第ｎ
メモリセル回路３ａ〜３ｎと、列選択回路４と、読出し
回路５と、書込み回路６とを備えており、読出し時に
は、プリチャージ回路２によって各ビットライン７ａ、
７ｂを電源電圧Ｖ_DDに対応した値にしながら、各行選択
ライン８ａ〜８ｎ上の各行選択信号ＷＬ₁ 〜ＷＬ_n と、
列選択ライン９、１０上の列選択信号ＣＮ、ＣＰとによ
って第１〜第ｎメモリセル回路３ａ〜３ｎのいずれかに
記憶されている信号をビット信号ＢＬ、ＢＬ^* として各
ビットライン７ａ、７ｂ上に出力させながら、これを読
出し回路５に導いて出力ライン１１から出力信号Ｄ_OUT
を出力させ、また書込み時には、各行選択ライン８ａ〜
８ｎ上の各行選択信号ＷＬ₁ 〜ＷＬ_n と、列選択ライン
９、１０上の列選択信号ＣＮ、ＣＰとによって第１〜第
ｎメモリセル回路３ａ〜３ｎのいずれかを書込み可能状
態にしながら、書込み回路６によって入力ライン１２を
介して入力された入力信号Ｄ_INに対応するデータ信号Ｄ
Ｌ、ＤＬ^* を生成して、これを書込み可能状態になって
いるメモリセル回路に記憶させた後、書込み回路６によ
って前記各ビットライン７ａ、７ｂをプリチャージす
る。

【００１８】この場合、前記プリチャージ回路２は、読
出し動作が指定されてライトイネーブルライン１４上の
ライトイネーブル信号ＷＥが“Ｌｏ”レベルにされたと
き、導通状態になって、前記各ビットライン７ａ、７ｂ
を電源ライン１５の電源電圧Ｖ_DDに対応した値にプリチ
ャージするプルアップ用のＰチャネルＭＯＳトランジス
タ１６、１７を備えており、読出し動作が指定され、ア
ドレスデータが変化し、ライトイネーブルライン１４上
のライトイネーブル信号ＷＥが“Ｌｏ”レベルにされた
とき、各ＰチャネルＭＯＳトランジスタ１６、１７を導
通状態にして、各ビットライン７ａ、７ｂを電源電圧Ｖ
_DDに対応した値にプリチャージする。また、第１〜第ｎ
メモリセル回路３ａ〜３ｎは、各行選択ライン８ａ〜８
ｎ上の各行選択信号ＷＬ₁ 〜ＷＬ_n のうち、対応する行
選択信号が“Ｈｉ”レベルになったとき、読出し可能な
状態や書込み可能な状態になる回路であり、読出し可能
状態になっているとき、記憶している信号をビット信号
ＢＬ、ＢＬ^* として各ビットライン７ａ、７ｂ上に出力
し、また書込み可能状態になっているとき、ビットライ
ン７ａ、７ｂ上のビット信号ＢＬ、ＢＬ^* を取り込んで
記憶する。

【００１９】また、列選択回路４は、書込み動作や読出
し動作が指定されて、列選択ライン９、１０上の列選択
信号ＣＮ、ＣＰにより選択されたとき、導通状態になっ
て前記各ビットライン７ａ、７ｂと、各データライン１
３ａ、１３ｂとを電気的に接続する２つのアナログゲー
ト回路１８、１９を備えており、読出し動作や書込み動
作が指定され、アドレスデータが変化して列選択ライン
９、１０上の列選択信号ＣＮ、ＣＰがオン状態にされた
とき、各アナログゲート回路１８、１９を導通状態にし
て、各ビットライン７ａ、７ｂと、データライン１３
ａ、１３ｂとを電気的に接続する。また、読出し回路５
は、読出し動作が指定されて前記データライン１３ａ、
１３ｂ上のデータ信号ＤＬ、ＤＬ^* を取り込んで、これ
をセンス増幅するセンスアンプ回路などを備えており、
読出し動作が指定されてライトイネーブルライン２０上
のライトイネーブル信号ＷＥ^* が“Ｈｉ”レベルにされ
たとき、前記データライン１３ａ、１３ｂ上に送出され
ているデータ信号ＤＬ、ＤＬ^* を取り込んでセンス増幅
するとともに、このセンス増幅動作で得られた出力信号
Ｄ_OUT を出力ライン１１から出力する。

【００２０】また、書込み回路６は、図２に示す如くカ
スケードに接続された複数のインバータ回路２１によっ
て構成され、ライトイネーブルライン２０を介して入力
されたライトイネーブル信号ＷＥ^* を遅延してライトイ
ネーブル信号ＷＥ^* ’を出力する遅延回路２２と、この
遅延回路２２から出力されるライトイネーブル信号ＷＥ
^* ’が“Ｌｏ”レベルになっている間、導通する２つの
ＰチャネルＭＯＳトランジスタ２３、２４と、入力ライ
ン１２を介して入力された入力信号Ｄ_INと前記ライトイ
ネーブルライン２０を介して入力されたライトイネーブ
ル信号ＷＥ^* との論理和をとるノアゲート回路２５と、
前記ＰチャネルＭＯＳトランジスタ２３が導通している
状態で、前記ノアゲート回路２５から“Ｌｏ”レベル信
号が出力されたとき導通して、前記データライン１３ａ
を電源ライン３２の電源電圧Ｖ_DDに対応する値にするＰ
チャネルＭＯＳトランジスタ２６と、前記ノアゲート回
路２５から“Ｈｉ”レベル信号が出力されたとき導通し
て、前記データライン１３ａを接地電位にするＮチャネ
ルＭＯＳトランジスタ２７とを備えている。

【００２１】さらに、書込み回路６は、前記入力ライン
１２を介して入力された入力信号Ｄ_INを反転させて入力
信号Ｄ_IN ^* を生成するインバータ回路２８と、このイン
バータ回路２８から出力される入力信号Ｄ_IN ^* とライト
イネーブルライン２０を介して入力されたライトイネー
ブル信号ＷＥ^* との論理和をとるノアゲート回路２９
と、前記ＰチャネルＭＯＳトランジスタ２４が導通して
いる状態でノアゲート回路２９から“Ｌｏ”レベル信号
が出力されたとき、導通して、前記データライン１３ｂ
を電源ライン３２の電源電圧Ｖ_DDに対応する値にするＰ
チャネルＭＯＳトランジスタ３０と、ノアゲート回路２
９から“Ｈｉ”レベル信号が出力されたとき、導通し
て、データライン１３ｂを接地電位にするＮチャネルＭ
ＯＳトランジスタ３１とを備えている。読出し動作が指
定されて、ライトイネーブルライン２０上のライトイネ
ーブル信号ＷＥ^* が“Ｌｏ”レベルにされたとき、Ｐチ
ャネルＭＯＳトランジスタ２３、２４を導通状態にする
とともに、入力ライン１２上の入力信号Ｄ_INを取り込ん
で、ＰチャネルＭＯＳトランジスタ２６、ＮチャネルＭ
ＯＳトランジスタ３１、またはＰチャネルＭＯＳトラン
ジスタ３０、ＮチャネルＭＯＳトランジスタ２７のいず
れかのペアを導通状態にしてデータ信号ＤＬ、ＤＬ^* を
生成し、これを前記データライン１３ａ、１３ｂ上に出
力し、前記第１〜第ｎメモリセル回路３ａ〜３ｎのう
ち、前記各行選択ライン８ａ〜８ｎ上の行選択信号ＷＬ
₁ 〜ＷＬ_n でによって動作状態にされているメモリセル
回路に記憶させた後、前記各ビットライン７ａ、７ｂを
プリチャージして、これら各ビットライン７ａ、７ｂの
電位を元の電位に戻す。

【００２２】《形態例の動作》次に、図３に示すタイミ
ングチャートを参照しながら、この形態例の読出し動
作、書込み動作を順次、説明する。＜読出し動作＞まず、読出し動作が指定されて図３
（ａ）に示す如くアドレスデータが変化したとき、ライ
トイネーブルライン１４上のライトイネーブル信号ＷＥ
が“Ｌｏ”レベルにされて、各ＰチャネルＭＯＳトラン
ジスタ１６、１７が導通状態にされ、各ビットライン７
ａ、７ｂが電源ライン１５の電源電圧Ｖ_DDに対応した値
にプリチャージされるとともに、行選択ライン８ａ〜８
ｎ上の行選択信号ＷＬ₁ 〜ＷＬ_n が選択的に“Ｈｉ”レ
ベルにされて、第１〜第ｎメモリセル回路３ａ〜３ｎの
いずれかが選択され、選択されたメモリセル回路に記憶
されていた信号がビット信号ＢＬ、ＢＬ^* として各ビッ
トライン７ａ、７ｂ上に送出される。また、この動作と
並行して列選択ライン９、１０上の列選択信号ＣＮ、Ｃ
Ｐによって列選択回路４の各アナログゲート回路１８、
１９が導通状態にされて、ビットライン７ａ、７ｂ上に
送出された各ビット信号ＢＬ、ＢＬ^* が各データライン
１３ａ、１３ｂ上に導かれて、読出し回路５に入力さ
れ、ここでこれらデータライン１３ａ、１３ｂ上のデー
タ信号ＤＬ、ＤＬ^* が“１”か、“０”か判定され、こ
の判定結果が出力信号Ｄ_OUT として出力ライン１１から
外部に出力される。

【００２３】＜書込み動作＞また、書込み動作が指定さ
れて図３（ａ）に示す如くアドレスデータが変化したと
き、ライトイネーブルライン１４上のライトイネーブル
信号ＷＥが“Ｈｉ”レベルにされて、各ＰチャネルＭＯ
Ｓトランジスタ１６、１７が非導通状態にされ、各ビッ
トライン７ａ、７ｂがフロー状態にされるとともに、行
選択ライン８ａ〜８ｎ上の行選択信号ＷＬ₁ 〜ＷＬ_n が
選択的に“Ｈｉ”レベルにされて、第１〜第ｎメモリセ
ル回路３ａ〜３ｎのいずれかが書込み可能な状態にされ
る。また、この動作と並行して、図３（ｂ）に示す如く
ライトイネーブルライン２０上のライトイネーブル信号
ＷＥ^* が“Ｌｏ”レベルにされたとき、書込み回路６の
ノアゲート回路２５によって入力ライン１２を介して入
力された入力信号Ｄ_INが取り込まれて、この入力信号Ｄ
_INを反転した信号がＰチャネルＭＯＳトランジスタ２６
のゲートと、ＮチャネルＭＯＳトランジスタ２７のゲー
トとに供給されるとともに、インバータ回路２８によっ
て前記入力信号Ｄ_INが反転されて入力信号Ｄ_IN ^* にされ
た後ノアゲート回路２９によってこれが取り込まれて、
ＰチャネルＭＯＳトランジスタ３０のゲートと、Ｎチャ
ネルＭＯＳトランジスタ３１のゲートとに供給される。

【００２４】これによって、入力ライン１２を介して供
給された入力信号Ｄ_INが“Ｈｉ”レベル信号であれば、
一方のノアゲート回路２９から“Ｈｉ”レベルな信号が
出力されて、ＮチャネルＭＯＳトランジスタ３１が導通
状態にされ、これによって一方のデータライン１３ｂが
接地電位にされてデータ信号ＤＬ^* が生成されるととも
に、他方のノアゲート回路２５から“Ｌｏ”レベルな信
号が出力されてＰチャネルＭＯＳトランジスタ２６が導
通状態にされる。この後、遅延回路２２によって前記ラ
イトイネーブルライン２０を介して供給されたライトイ
ネーブル信号ＷＥ^* が遅延されて、図３（ｃ）に示す如
くライトイネーブル信号ＷＥ^* ’が“Ｌｏ”レベルにな
ったとき、各ＰチャネルＭＯＳトランジスタ２３、２４
が導通状態にされて、一方のＰチャネルＭＯＳトランジ
スタ２３およびＰチャネルＭＯＳトランジスタ２６によ
って他方のデータライン１３ａが電源ライン３２の電源
電圧Ｖ_DDに対応した値までプルアップされてデータ信号
ＤＬが生成される。

【００２５】列選択ライン９、１０上の列選択信号Ｃ
Ｎ、ＣＰにより各アナログゲート回路１８、１９が導通
状態にされて、前記データライン１３ａ、１３ｂ上のデ
ータ信号ＤＬ、ＤＬ^* が各ビットライン８ａ、８ｂ上に
導かれてビット信号ＢＬ、ＢＬ^* にされ、書込み可能な
状態になっているメモリセル回路に書き込まれる。

【００２６】次いで、この書込み処理が終了してライト
イネーブルライン２０を介して供給されていたライトイ
ネーブル信号ＷＥ^* が“Ｈｉ”レベルになったとき、書
込み回路６の遅延回路２２から出力されているライトイ
ネーブル信号ＷＥ^* ’が“Ｌｏ”レベルな状態に保持さ
れ、各ＰチャネルＭＯＳトランジスタ２３、２４が導通
状態に保持されたまま、各ノアゲート回路２５、２９か
ら出力される信号が“Ｌｏ”レベルにされて、各Ｎチャ
ネルＭＯＳトランジスタ２７、３１が非導通状態にされ
るとともに、ＰチャネルＭＯＳトランジスタ２６、３０
が導通状態にされる。

【００２７】これにより、図３（ｄ）に示す如く各Ｐチ
ャネルＭＯＳトランジスタ２３、２６によって一方のデ
ータライン１３ａが電源電圧Ｖ_DDに応じた値までプルア
ップされるとともに、各ＰチャネルＭＯＳトランジスタ
２４、３０によって他方のデータライン１３ｂが電源電
圧Ｖ_DDに応じた値までプルアップされて、列選択回路４
によってこれらデータライン１３ａ、１３ｂと電気的に
接続されている各ビットライン７ａ、７ｂが電源電圧Ｖ
_DDに応じた値までプリチャージされる。この際、遅延回
路２２での遅延時間が短ければデータライン電位の回復
が不十分になり、長過ぎれば次の読出しサイクルに影響
が出てしまうことから、遅延回路２２での遅延時間の設
定値として、“０Ｖ”になっているデータライン１３
ａ、１３ｂの電位を読出し回路５のセンスアンプ回路が
反応する最適電位まで上昇させるのに必要な時間が設定
されるとともに、ライトイネーブル信号ＷＥ^* の立ち上
がりと、アドレスデータの変化とが同時に起こる場合を
考慮して、各行選択ライン８ａ〜８ｎ上の行選択信号Ｗ
Ｌ₁ 〜ＷＬ_n の値が確定するまでに、データライン電位
を最適電位まで引き上げることができるように、各Ｐチ
ャネルＭＯＳトランジスタ２３、２６、２４、３０のサ
イズなどが決定されている。

【００２８】《形態例の効果》このようにこの形態例で
は書込み回路６に設けた遅延回路２２によって、書込み
サイクル時に“Ｌｏ”レベルになり、この書込みサイク
ルが終了する時点で、“Ｈｉ”レベルに戻されるライト
イネーブル信号ＷＥ^* を遅延させて、電源ライン３２と
各データライン１３ａ、１３ｂとの間に各々、介挿され
たＰチャネルＭＯＳトランジスタ２３、２４を導通させ
ながらライトイネーブル信号ＷＥ^* によって書込み回路
６に設けた２つのノアゲート回路２５、２９から出力さ
れる信号を“Ｌｏ”レベルにして、接地点と各データラ
イン１３ａ、１３ｂとの間に各々介挿されたＮチャネル
ＭＯＳトランジスタ２７、３１を非導通状態にするとと
もに、各ＰチャネルＭＯＳトランジスタ２３、２４と前
記電源ライン３２との間に各々、介挿された各Ｐチャネ
ルＭＯＳトランジスタ２６、３０を導通状態にして、こ
れら各ＰチャネルＭＯＳトランジスタ２３、２６により
データライン１３ａの電位を電源電圧Ｖ_DDに対応する値
まで上昇させるとともに、各ＰチャネルＭＯＳトランジ
スタ２４、３０によりデータライン１３ｂの電位を電源
電圧Ｖ_DDに対応する値まで上昇させるようにしているの
で、書込み終了時点で、各データライン１３ａ、１３ｂ
および各ビットライン７ａ、７ｂの電位をプリチャージ
して、書込み終了時点で各データライン１３ａ、１３ｂ
および各ビットライン７ａ、７ｂの電位を読出し回路５
のセンスアンプ回路が反応可能な最適電位まで戻すこと
ができる。書込みサイクル終了時に、書込み回路６に設
けた遅延回路２２の遅延時間を最適に設定して、データ
ライン１３ａ、１３ｂを充電し、読出し回路５のセンス
アンプ回路が反応可能な電位までデータライン電位をい
ち早く引き上げているので、書込みサイクルの終了時点
で動作するプリチャージ回路などを別途、付加すること
なく、次の読出し状態への復帰を速くして、高速読出し
を可能にすることができる。

【００２９】《他の形態例》また、上述した形態例にお
いては、アドレスセットアップタイムｔＡＳが“０ｎ
Ｓ”を越えていることを前提として、書込み回路６を構
成しているが、アドレスセットアップタイムｔＡＳのス
ペックとして、“ｔＡＳ＜０ｎＳ”が必要なときには、
図４に示す如く遅延回路２２から出力されるライトイネ
ーブル信号ＷＥ^* ’を各ノアゲート回路２５、２９に入
力することにより、行選択ライン８ａ〜８ｎ上の行選択
信号ＷＬ₁ 〜ＷＬ_n の値が確定するまで、遅延回路２２
によって、書込み開始時期を遅らせて、誤書込みを防止
するようにしても良い。この際、ライトイネーブル信号
ＷＥ^* が“Ｈｉ”レベルから“Ｌｏ”レベルに変化する
時における遅延回路２２の遅延時間と、ライトイネーブ
ル信号ＷＥ^* が“Ｌｏ”レベルから“Ｈｉ”レベルに変
化する時における遅延回路２２の遅延時間とを別々に設
定することにより、アドレスセットアップタイムｔＡＳ
に対して要求されるスペックと、書込み終了時に行われ
るデータライン１３ａ、１３ｂに対する充電時間のスペ
ックとを同時に満たすようにすることができる。

【００３０】

【発明の効果】以上説明したように本発明によれば、請
求項１では、特別なプリチャージ回路を別途設けること
なく、書込みサイクルが終了する時点で、データライン
の充電を行ない、これによってデータラインの負荷容量
を増やすことなく、かつライトイネーブル信号ＷＥが変
化したことを示すＷＥ変化検出信号などを生成すること
なく、書込みサイクル直後の読出しサイクルにおいて
も、読出しサイクルが継続的に行われているときと同程
度のアクセスタイムでデータの読出しを行なうことがで
きる。また、請求項２では、書込み回路に対して、遅延
回路と、２つのトランジスタを付加するだけで、請求項
１に示す効果を得ることができ、これによってコストア
ップを抑制しながら、最大の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明による半導体メモリ回路の一形態例を示
すブロック図である。

【図２】図１に示す書込み回路の詳細な構成例を示す回
路図である。

【図３】（ａ）乃至（ｄ）は図１に示す半導体メモリ回
路の動作例を示すタイミングチャート図である。

【図４】本発明による半導体メモリ回路の他の形態例で
使用される書込み回路例を示す回路図である。

【図５】従来から知られている半導体メモリ回路の一例
を示すブロック図である。

【図６】図５に示す書込み回路の一例を示す回路図であ
る。

【図７】（ａ）乃至（ｃ）は図５に示す半導体メモリ回
路の動作例を示すタイミングチャート図である。

【図８】従来から知られている特開昭６０−２６３３９
０号に示す「半導体メモリ」の概要を説明するためのブ
ロック図である。

【図９】従来から知られている特開平７−７０２４号に
示す「同期式スタティックランダムアクセスメモリ」の
概要を説明するためのブロック図である。

【図１０】従来から知られている特開平７−７０２４号
に示す「同期式スタティックランダムアクセスメモリ」
で使用される書込み回路の一例を示す回路図である。

【符号の説明】

１…半導体メモリ回路、２…プリチャージ回路、３ａ〜
３ｎ…第１〜第ｎメモリセル回路、４…列選択回路、５
…読出し回路、６…書込み回路、７ａ、７ｂ…ビットラ
イン、８ａ〜８ｎ…行選択ライン、９…列選択ライン、
１０…列選択ライン、１１…出力ライン、１２…入力ラ
イン、１４…ライトイネーブルライン、１５…電源ライ
ン、１６…ＰチャネルＭＯＳトランジスタ、１７…Ｐチ
ャネルＭＯＳトランジスタ、１８…アナログゲート回
路、１９…アナログゲート回路、２０…ライトイネーブ
ルライン、２１…インバータ回路、２２…遅延回路、２
３…ＰチャネルＭＯＳトランジスタ（書込み制御用スイ
ッチング素子）、２４…ＰチャネルＭＯＳトランジスタ
（書込み制御用スイッチング素子）、２５…ノアゲート
回路、２６…ＰチャネルＭＯＳトランジスタ（書込み用
スイッチング素子）、２７…ＮチャネルＭＯＳトランジ
スタ（書込み用スイッチング素子）、２８…インバータ
回路、２９…ノアゲート回路、３０…ＰチャネルＭＯＳ
トランジスタ（書込み用スイッチング素子）、３１…Ｎ
チャネルＭＯＳトランジスタ（書込み用スイッチング素
子）、３２…電源ライン、ＢＬ…ビット信号、ＢＬ^* …
ビット信号、ＣＮ…列選択信号、ＣＰ…列選択信号、Ｄ
_IN…入力信号、Ｄ_IN ^* …入力信号、ＤＬ…データ信号、
ＤＬ^* …データ信号、Ｄ_OUT …出力信号、Ｖ_DD…電源電
圧、ＷＥ…ライトイネーブル信号、ＷＥ^* …ライトイネ
ーブル信号（書込み制御信号）、ＷＥ^* ’…ライトイネ
ーブル信号（遅延済み書込み制御信号）、ＷＬ₁ 〜ＷＬ
_n …行選択信号

Claims

【特許請求の範囲】

【請求項１】書込みサイクルが指定されたとき、行選
択ライン、列選択ラインによって読出し、書込み対象と
なるメモリセル回路をデータラインに電気的に接続しな
がら、書込み回路によって前記データラインに電気的に
接続されているメモリセル回路に対し、データを書き込
みを行ない、また読出しサイクルが指定されたとき、行
選択ライン、列選択ラインによって読出し、書込み対象
となるメモリセル回路をデータラインに電気的に接続
し、読出し回路によって前記メモリセル回路からデータ
ライン上に送出されたデータを読み出す半導体メモリ回
路において、書込み制御信号が書込み状態から読出し状態に変化する
際、前記書込み回路によってこれを検知して、一定期
間、前記データラインを充電することを特徴とする半導
体メモリ回路。
【請求項２】請求項１に記載の半導体メモリ回路にお
いて、前記書込み回路は、書込み可能な状態にされていると
き、前記書込み制御信号とともに入力される入力信号に
応じて電源ラインまたは接地点のいずれかを前記データ
ラインに接続してメモリセル回路に前記入力信号の内容
を書き込む書込み用スイッチング素子と、入力された書
込み制御信号を遅延させる遅延回路と、この遅延回路に
よって遅延されていない書込み制御信号と前記遅延回路
から出力される遅延済み書込み制御信号とに基づき、書
込みサイクル期間中に、前記書込み用スイッチング素子
を書込み可能な状態にし、書込みサイクルの終了時点
で、前記書込み用スイッチング素子を書込み不能な状態
にして、前記データラインを充電させる書込み制御用ス
イッチング素子とを備え、書込みサイクルの終了時に、前記データラインを一定期
間、充電した後、書込み回路を前記データラインから切
り離すことを特徴とする半導体メモリ回路。