JP2007066509A - Ｓｒａｍのメモリシステムおよびその制御方法 - Google Patents

Abstract

【課題】ＳＲＡＭメモリセルの消費電力を低減する。
【解決手段】ＳＲＡＭのメモリシステム１００において、メモリセル１０２は、ビットラインＢＬに接続される真ノードと、相補ビットラインＸＢＬに接続される相補ノードと、を含む。書き込みプリチャージ回路１０６は、メモリセル１０２へのデータの書き込みに先立ち、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する。
【選択図】図１

Description

本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を制御する装置および方法に関する。

ＳＲＡＭのメモリセルは、メモリセルの向かい合った位置に、相補的な低電位および高電位で表されるデータを保持する。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルが、周期的に保持されたデータをリフレッシュさせるのに対して、ＳＲＡＭは、ＤＲＡＭとは異なり、セルに電力が供給される限り、データを保持する。ＳＲＡＭセルは、あるビットラインに関連づけられる“真”ノードと、それと相補的なビットラインに関連づけられる相補的なノードを含む。真ノードが高電位として読み出される場合、そのＳＲＡＭセルの値はデジタル値の１となる。真ノードが低電位として読み出される場合、そのＳＲＡＭセルの値はデジタル値の０となる。

書き込み、読み出しサイクルの間、データがあるメモリセルに書き込まれる前に、従来のＳＲＡＭシステムは、あるビットラインとそれと相補的なビットラインを、ＳＲＡＭの電源電圧Ｖｄｄで駆動するためのプリチャージ（Ｐｒｅ−ｃｈａｒｇｅ）回路を利用する。実際にＳＲＡＭセルにデータが書き込まれる期間、書き込みバッファは、ビットラインおよび相補ビットラインを駆動する。書き込まれるデータに応じて、すなわち論理値のハイ、ローに応じて、ビットラインおよび相補ビットラインは、プリチャージレベル（Ｖｄｄ）と、共通電位レベルＶｓｓ（通常は、接地電圧）との間で、電圧レベルがフルスイングする場合がある。

比較的高い周波数のクロック信号による連続的な書き込みサイクルは、２つのビットラインにおいて連続的な電圧のフルスイングを引き起し、その結果、ＳＲＡＭのメモリシステムは電力を消費する。電力消費の問題は、クロック信号の周波数が増加するとともに顕著となる。これは、高いメモリの性能が設計の最終目標である状況において、ますます問題となる。

本発明は、係る課題に鑑みてなされたものであり、その目的は、高いクロック周波数による消費電力の増加を抑制するためのＳＲＡＭのメモリセルの制御技術の提供にある。

上記課題を解決するための本発明のある態様は、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリシステムに関する。このスタティックランダムアクセスメモリシステムは、ビットラインに接続される真ノードと、相補ビットラインに接続される相補ノードと、を含むメモリセルと、メモリセルへのデータの書き込みに先立ち、ビットラインおよび相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する書き込みプリチャージ回路と、を備える。

書き込みプリチャージ回路は、電源電圧Ｖｄｄとビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、電源電圧Ｖｄｄと相補ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、を含んでもよい。
ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、書き込みプリチャージ回路は、ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルまで充電し、相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルまで充電してもよい。

メモリシステムは、メモリセルからのデータの読み出しに先立ち、ビットラインおよび相補ビットラインを、略電源電圧Ｖｄｄの電圧レベルまで充電する読み出しプリチャージ回路をさらに備えてもよい。
読み出しプリチャージ回路は、電源電圧Ｖｄｄとビットラインの間に接続されたＰチャンネルＭＯＳＦＥＴと、電源電圧Ｖｄｄと相補ビットラインの間に接続されたＰチャンネルＭＯＳＦＥＴと、を含んでもよい。

メモリシステムは、書き込みバッファをさらに備えてもよい。この書き込みバッファは、電源電圧Ｖｄｄとビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、電源電圧Ｖｄｄと相補ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、を含んでもよい。
書き込みバッファは、ビットラインと共通接地電圧Ｖｓｓの間に接続されたＮチャンネルＭＯＳＦＥＴと、相補ビットラインと共通接地電圧Ｖｓｓの間に接続されたＮチャンネルＭＯＳＦＥＴと、をさらに含んでもよい。
ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、書き込みバッファは、書き込まれるデータがハイのとき、ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動し、相補ビットラインを略Ｖｓｓの電圧レベルに駆動してもよい。
また、ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、書き込みバッファは、書き込まれるデータがローのとき、相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動し、ビットラインを略Ｖｓｓの電圧レベルに駆動してもよい。

本発明の別の態様も、ＳＲＡＭメモリシステムに関する。このＳＲＡＭメモリシステムは、ビットラインに接続される真ノードと、相補ビットラインに接続される相補ノードと、を含むメモリセルと、メモリセルへのデータの書き込みに先立ち、ビットラインおよび相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する書き込みプリチャージ回路と、メモリセルからのデータの読み出しに先立ち、ビットラインおよび相補ビットラインを、略電源電圧Ｖｄｄの電圧レベルまで充電する読み出しプリチャージ回路と、を備える。

本発明のさらに別の態様は、スタティックランダムアクセスメモリの制御方法に関する。この制御方法は、メモリセルへのデータの書き込みに先立ち、ビットラインおよび相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに予備充電するステップを備える。
ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、電源電圧Ｖｄｄよりも低い電圧レベルは、略（Ｖｄｄ−Ｖｔｈ）であってもよい。
この制御方法は、メモリセルに書き込まれるデータがハイのとき、ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動するステップと、相補ビットラインを共通接地電圧Ｖｓｓの電圧レベルに駆動するステップと、をさらに備えてもよい。さらに、この制御方法は、メモリセルに書き込まれるデータがローのとき、相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動するステップと、ビットラインを共通接地電圧Ｖｓｓの電圧レベルに駆動するステップと、をさらに備えてもよい。

本発明のさらに別の態様もまた、制御方法である。この方法は、メモリセルからのデータの読み出しに先立ち、ビットラインおよび相補ビットラインを、電源電圧Ｖｄｄの電圧レベルまで充電するステップをさらに備える。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ＳＲＡＭメモリシステムにおける消費電力を低減することができる。

同等の構成要素に同一の符号を付したいくつかの図面を参照しながら、実施の形態について説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図１は、本発明の特徴を実現するＳＲＡＭメモリシステム１００を示す。説明の簡潔化および明確化のため、図１のブロック図は装置を示すものとして説明するが、同等の方法にも適用できることは容易に理解される。

ＳＲＡＭメモリシステム１００は、ＳＲＡＭメモリセル１０２、読み出しプリチャージ回路１０４、書き込みプリチャージ回路１０６、クランプデコード回路１０８、書き込みバッファ１１０、センスアンプ１１２を備える。説明の簡潔化および明確化のため、１個のＳＲＡＭメモリセル１０２が示されるが、ＳＲＡＭメモリシステム１００に複数のＳＲＡＭメモリセル１０２が用いられることは当業者にとって容易に理解される。

図２は、図１のＳＲＡＭメモリシステム１００に好適に使用されるＳＲＡＭメモリセル１０２の構成例を示す詳細な回路図である。ＳＲＡＭメモリセル１０２は、ビットラインＢＬおよび相補ビットラインＸＢＬにそれぞれ対応するノードＡ、Ｂの間に設けられた複数のＦＥＴを備える。説明のため、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタともいう）を経由して、ビットラインＢＬに接続されるノードＡを真のノード、相補ビットラインＸＢＬに接続されるノードＢを相補ノードとよぶ。ＮＭＯＳトランジスタは、ワードライン（ＷＬ）信号によって制御される。ＮＭＯＳトランジスタは、１ワードのデータを、複数のＳＲＡＭメモリセルにストアする際に駆動される。ＳＲＡＭメモリセル１０２は、電源電圧ＶｄｄおよびＶｓｓ（あるいは接地電圧）間に直列に接続されたＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタともいう）およびＮＭＯＳトランジスタを含む。真ノードＡは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの接続点である。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの第２の組は、相補ノードＢを形成する。

ワードラインＷＬを介してそれぞれのＮＭＯＳトランジスタをオンすることにより、ビットラインＢＬおよび相補ビットラインＸＢＬ間の電圧に応じたビットデータがＳＲＡＭメモリセル１０２に書き込まれる。たとえば、ビットラインＢＬが電圧Ｖｄｄに駆動され、相補ビットラインＸＢＬが電圧Ｖｓｓ（すなわち接地電圧）に駆動されると、真ノードＡに対応するＰＭＯＳトランジスタがオンし、真ノードＡに対応するＮＭＯＳトランジスタがオフする。また、相補ノードＢに対応するＰＭＯＳトランジスタがオフし、相補ノードＢに対応するＮＭＯＳトランジスタがオンする。その結果、真ノードＡは、実質的に電圧Ｖｄｄとなり、相補ノードＢは実質的に電圧Ｖｓｓとなる。ビットラインＢＬおよび相補ビットラインＸＢＬの駆動電圧をこれと反転することにより、反対の状態が作り出せることは当業者にとって容易に理解できる。

本実施の形態において、真ノードＡが高電圧（すなわちＶｄｄ）であり、相補ノードＢがそれより低い電圧（すなわち接地電圧）である状態は、論理値のハイレベルあるいはデジタル値の１を意味する。反対に、真ノードＡが低電圧であり、相補ノードＢが高電圧である状態は、論理値のローレベルあるいはデジタル値の０を意味する。

ＳＲＡＭメモリセル１０２へのデータの書き込みは、書き込みバッファ１１０によって行われ、ＳＲＡＭメモリセル１０２からのデータの読み出しは、センスアンプ１１２により行われる。クランプデコード回路１０８は、書き込みバッファ１１０、センスアンプ１１２、ビットラインＢＬおよび相補ビットラインＸＢＬを接続する。ＳＲＡＭメモリセル１０２にデータを書き込む際に、クランプデコード回路１０８は、書き込みバッファ１１０とビットラインＢＬおよび相補ビットラインＸＢＬを接続する。このようにして、書き込みバッファ１１０の電圧源は、ビットラインＢＬおよび相補ビットラインＸＢＬに対して適切な電圧を供給し、ビットラインＢＬおよび相補ビットラインＸＢＬを、書き込むべきデータに応じた適切な電圧レベルに駆動する。一方、ＳＲＡＭメモリセル１０２からデータを読み出す際に、クランプデコード回路１０８は、センスアンプ１１２とビットラインＢＬおよび相補ビットラインＸＢＬを接続する。このとき、ＳＲＡＭメモリセル１０２のトランジスタは、ビットラインＢＬおよび相補ビットラインＸＢＬを駆動し、その結果、センスアンプ１１２が真ノードＡおよび相補ノードＢに現れる電圧を決定する。

詳しくは後述するが、読み出しプリチャージ回路１０４および書き込みプリチャージ回路１０６は、ＳＲＡＭメモリセル１０２へのデータ書き込みあるいは読み出しに先立ち、ビットラインＢＬおよび相補ビットラインＸＢＬをある電圧に駆動する。

図３は、ＳＲＡＭメモリシステム１００の詳細な回路図およびブロック図である。説明の簡略化および明確化のため、ＳＲＡＭメモリセル１０２は省略されている。読み出しプリチャージ回路１０４は、電圧ＶｄｄとビットラインＢＬの間、あるいは電圧Ｖｄｄと相補ビットラインＸＢＬの間に接続された複数のＰＭＯＳトランジスタを含む。読み出しプリチャージ回路１０４は、動作時において、ＳＲＡＭメモリセル１０２からのデータ読み出しに先立って、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄ付近のある電圧レベルに充電する。
図３に示すように、読み出しプリチャージ回路１０４は、ＮＭＯＳトランジスタよりも、ＰＭＯＳトランジスタで構成した方が望ましい。
読み出しプリチャージ回路１０４を、ＮＭＯＳトランジスタで構成した場合、ビットラインＢＬ、相補ビットラインＸＢＬは、ＮＭＯＳトランジスタのゲートに供給する電位（Ｖｄｄ）よりも、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈだけ低い電圧でプリチャージされることになる。したがって、トランジスタのしきい値電圧Ｖｔｈのばらつきは、プリチャージ電圧のばらつきとなって現れる。ＳＲＡＭメモリシステム１００では、ビットラインＢＬおよび相補ビットラインＸＢＬの微少な電位差を、センスアンプ１１２によって読み出すため、ビットラインＢＬ、相補ビットラインＸＢＬのプリチャージ電圧が変動すると、読み出し時にエラーが発生する可能性がある。
これに対して、読み出しプリチャージ回路１０４をＰＭＯＳトランジスタで構成した場合、ＰＭＯＳトランジスタがフルの状態において、ドレイン電圧とソース電圧は等しくなるため、ビットラインＢＬ、相補ビットラインＸＢＬは、確実に電源電圧Ｖｄｄ付近にプリチャージされる。すなわち、トランジスタのしきい値電圧Ｖｔｈのばらつきが、プリチャージ電圧に影響を及ぼすことはなく、読み出し時にエラーが発生するのを防止することができる。
もっとも、半導体製造プロセスによっては、ＮＭＯＳトランジスタの能力差（しきい値電圧Ｖｔｈ）のばらつきが小さい場合や、あるいは、データが書き込まれた状態において、ビットラインＢＬと相補ビットラインＸＢＬの電位差が十分に大きい場合もありえる。このような場合には、読み出しプリチャージ回路１０４をＮＭＯＳトランジスタで構成してもよい。読み出しプリチャージ回路１０４をＮＭＯＳトランジスタで構成できれば、ＰＭＯＳトランジスタで構成した場合に比べて、回路面積の点で有利である。
さらに、回路規模の増大を許容できる場合には、読み出しプリチャージ回路１０４を、ＰＭＯＳトランジスタを複数、直列に接続した構成、あるいは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを直列に接続した構成としてもよい。

書き込みプリチャージ回路１０６は、好ましくは、電圧ＶｄｄとビットラインＢＬの間、あるいは電圧Ｖｄｄと相補ビットラインＸＢＬの間に接続された複数のＮＭＯＳトランジスタを含む。書き込みプリチャージ回路１０６は、動作時において、ＳＲＡＭメモリセル１０２へのデータ書き込みに先立って、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄ付近より低い電圧レベルに充電する。具体的には、書き込みプリチャージ回路１０６は、ビットラインＢＬを電圧レベル（Ｖｄｄ−Ｖｔｈ）付近に充電する。ここでＶｔｈは、電源電圧ＶｄｄおよびビットラインＢＬの間に接続されたＮＭＯＳトランジスタのしきい値電圧である。同様に、書き込みプリチャージ回路１０６は、相補ビットラインＸＢＬを略（Ｖｄｄ−Ｖｔｈ）に充電する。詳しくは後述するが、ビットラインＢＬおよび相補ビットラインＸＢＬを、電源電圧Ｖｄｄより低い電圧レベルまで充電することにより、ＳＲＡＭメモリシステム１００の消費電力を低減することができる。

書き込みプリチャージ回路１０６の利点を理解するために、まず、従来のビットラインＢＬおよび相補ビットラインＸＢＬのプリチャージについて図４を参照して説明する。図４は、書き込み動作および読み出し動作時におけるＳＲＡＭメモリシステム１００のさまざまな信号を示すタイムチャートである。説明のため、図４のタイムチャートは、読み出し時と書き込み時で、全く同じ、あるいは同様なプリチャージを使用しているものとする。さらに具体的にいうと、図４のタイムチャートにおいて、ビットラインＢＬおよび相補ビットラインＸＢＬは、書き込み動作あるいは読み出し動作に先立って、ほぼ電源電圧Ｖｄｄに充電されるものとする。図４を詳細に説明すると、ＣＫ信号は、ＳＲＡＭメモリシステム１００の各部材に供給されるクロック信号を示す。ＷＬ信号は、各ワードライン信号がいつ動作するかを示している。ビットラインＢＬは読み出しあるいは書き込み動作時のビットラインの電圧レベルを示す。図４に示されるように、書き込み動作に先立ち、ビットラインＢＬは、電圧レベルＶｄｄに充電される。書き込み動作中、書き込みバッファ１１０は、ビットラインＢＬを、ビットラインＢＬを電源電圧Ｖｄｄと接地レベル（Ｖｓｓ）の間で、フルスイングさせる場合がある。その後、ビットラインＢＬは、再度プリチャージを受け電圧レベルＶｄｄに充電される。次の動作が読み出し動作である場合、ビットラインＢＬは、電源電圧Ｖｄｄに充電される。読み出し動作の間、ＳＲＡＭメモリセル１０２内の動作中の素子は、ビットラインＢＬを駆動し、その結果、ビットラインＢＬが駆動される間、ビットラインＢＬの電圧レベルは低下（ドループ）する。読み出し動作の後、ビットラインＢＬは、再び電源電圧レベルＶｄｄにプリチャージされる。

これから明らかなように、書き込み動作中、ビットラインＢＬは、電源電圧Ｖｄｄおよび接地電圧の間をフルスイングしており、その結果、比較的大きな電力が、特に書き込みバッファにより消費されてしまう。この問題は、連続動作時や、クロックＣＫの周波数が増加した場合に、複数の書き込み動作が実行されると、さらに深刻となる。

これに対して、本実施の形態に係る書き込みプリチャージ回路１０６は、ビットラインＢＬおよび相補ビットラインＸＢＬが電源電圧ＶｄｄとＶｓｓ（あるいは接地電圧）のレベル間でフルスイングする必要がないように動作する。図５は、ＳＲＡＭメモリシステム１００の各信号およびノードの状態を示すタイムチャートである。ＣＫ信号は、ＳＲＡＭメモリシステム１００に供給されるクロック信号を示す。ＣＬＭ信号は、クランプデコード回路１０８が、いつ書き込みバッファ１１０（あるいはセンスアンプ１１２）と、ビットラインＢＬおよび相補ビットラインＸＢＬを接続するかを制御する信号であり、接続状態を示す。ＣＬＭ信号は、図３にも示される。ＰＲＥ信号は、読み出しプリチャージ回路１０４および書き込みプリチャージ回路１０６のタイミングを制御する信号であり、そのタイミングを示す。図３および図５に示されるように、ＰＲＥ信号は、読み出し信号（ｄｅｃｏｄｅ）との組み合わせによって、読み出し動作に先立ち、読み出しプリチャージ回路１０４を動作させる。図示される組み合わせ論理回路は、読み出しプリチャージ回路１０４のための適切な制御信号を生成する。同様に、ＰＲＥ信号は、書き込み信号（ｄｅｃｏｄｅ）との組み合わせによって、書き込み動作に先立ち、書き込みプリチャージ回路１０６を動作させる。図示される組み合わせ論理回路は、書き込みプリチャージ回路１０６のための適切な制御信号を生成する。ＷＥ信号は、ライトイネーブル信号であり、書き込み動作時において、書き込みバッファ１１０を有効化する。ＷＬ信号は、ワードライン信号であり、真ノードＡおよびビットラインＢＬの間のトランジスタ、ならびに相補ノードＢおよび相補ビットラインＸＢＬの間のトランジスタをオンさせる。ＢＬ信号は、書き込み動作中のビットラインの電圧値を示す。

ＰＲＥ信号および書き込み信号（ｄｅｃｏｄｅ）が書き込みプリチャージ回路１０６を動作させると、ビットラインＢＬおよび相補ビットラインＸＢＬが電圧レベル（Ｖｄｄ−Ｖｔｈ）付近に充電される。電源電圧Ｖｄｄおよびしきい値電圧Ｖｔｈのレベルにもよるが、この電圧レベルは、電源電圧Ｖｄｄのおよそ１／２となる。したがって、書き込み動作中、ビットラインＢＬ（および相補ビットラインＸＢＬ）は、従来のメモリシステムのように、電源電圧Ｖｄｄおよび接地電圧の間をフルスイングしなくなる。さらにいえば、ビットラインＢＬおよび相補ビットラインＸＢＬは、（Ｖｄｄ−Ｖｔｈ）程度の幅、すなわち、従来のメモリシステムの半分、もしくはそれ以下でスイングすることになる。

このようにして、ビットラインＢＬおよび相補ビットラインＸＢＬの電圧スイングが実質的に小さくなることにより、ＳＲＡＭメモリシステム１００における消費電力を大きく低減することが可能となる。特に、図５に示すような連続書き込みが実行される場合には、その効果は顕著となる。
また、ＳＲＡＭメモリシステムでは、アイドルモード（すなわち書き込みおよび読み出しサイクル以外）において、ビットラインＢＬの電位がフローティング（不定）となると、ワードライントランジスタを介したリークによって、ビットラインＢＬの電位が低下してロー（ＧＮＤ）となり、メモリセルが壊れるおそれがある。これを防止するため、アイドルモードにおいてプリチャージが実行される。本実施の形態に係るＳＲＡＭメモリシステム１００では、図２に示されるように、アイドルモードにおける、ビットラインＢＬおよび相補ビットラインＸＢＬのプリチャージ完了後の定常状態の電圧が低く設定されるため、ＮＭＯＳのワードライントランジスタがオフしているときに流れるリーク電流が低減される。これによっても、ＳＲＡＭメモリシステム１００の消費電力が低減される。さらに、図５に示すように（図４と比較して）、書き込みサイクル中のビットラインＢＬおよび相補ビットラインＸＢＬの電圧が低下することにより、書き込み時間を短縮することが可能となる。実際に、図５において、ビットラインＢＬおよび相補ビットラインＸＢＬが、ハイレベル（Ｖｄｄ−Ｖｔｈ）から０Ｖにスイングするまでの期間は、図４において、ビットラインＢＬおよび相補ビットラインＸＢＬが、ハイレベルＶｄｄから０Ｖにスイングするまでの期間よりも短くなっている。

図６（ａ）、（ｂ）は、ある動作特性を実現するための書き込みバッファ１１０の構成例を示す。図６（ａ）の書き込みバッファ１１０は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの組み合わせで構成される。図６（ａ）の書き込みバッファ１１０は、書き込むべきデータがハイのとき、ビットラインＢＬを、電圧レベル（Ｖｄｄ）に駆動し、相補ビットラインＸＢＬを、電圧レベルＶｓｓに駆動する。反対に、書き込むべきデータがローのとき、書き込みバッファ１１０は相補ビットラインＸＢＬを電圧レベルＶｓｓに駆動する。このため、ビットラインがＶｓｓとＶｄｄの間で振幅する。
図６（ｂ）に示す書き込みバッファ１１０は、ＮＭＯＳトランジスタで構成され、消費電力の観点から図６（ａ）よりも望ましい。図６（ｂ）の書き込みバッファ１１０は、書き込むべきデータがハイのとき、ビットラインＢＬを、電圧レベル（Ｖｄｄ−Ｖｔｈ）に駆動し、相補ビットラインＸＢＬを、電圧レベルＶｓｓに駆動する。反対に、書き込むべきデータがローのとき、書き込みバッファ１１０は、相補ビットラインＸＢＬを電圧レベル（Ｖｄｄ−Ｖｔｈ）に駆動し、ビットラインＢＬを電圧レベルＶｓｓに駆動する。したがって、図６（ａ）の書き込みバッファ１１０よりも電圧の振幅が小さくなり、さらに消費電力が低減される。この動作特性は、書き込みプリチャージ回路１０６の動作特性とも非常に適合するものであり、本発明のある態様の消費電力を低減する能力をより多く発揮することができる。

本実施の形態に係るＳＲＡＭメモリシステムでは、書き込み時と読み出し時で利用するプリチャージ回路をそれぞれ別個に設けている。その結果、データの読み出し、書き込みがパイプライン処理されるＳＲＡＭにおいて、よりその利点、効果を享受することができる。
すなわち、パイプライン処理を行わない場合、同じサイクル内で、プリチャージを切り替えて、読み出し/書き込み回路を動作させる必要があり、動作の切り替えに、ある程度の時間を要する。これに対して、パイプライン処理を行った場合には、次のサイクルが読み出し動作か、書き込み動作か判断することが可能となるので、各動作に必要とされるプリチャージ回路を、前のサイクルで動作させることが出来るため高速動作が可能となる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

実施の形態に係るＳＲＡＭメモリシステムを示すブロック図である。 図１のＳＲＡＭシステムに好適に利用されるＳＲＡＭメモリセルの構成を示す回路図である。 図１のＳＲＡＭメモリシステムの詳細な回路図である。 従来のＳＲＡＭメモリシステムの書き込みサイクルおよび読み出しサイクルのタイムチャートである。 図１のＳＲＡＭメモリシステムの連続する書き込みサイクルのタイムチャートである。 図６（ａ）は、従来の書き込みバッファの構成を構成を示す回路図であり、図６（ｂ）は、図１のＳＲＡＭメモリシステムに好適に利用される実施の形態に係る書き込みバッファの構成を示す回路図である。

符号の説明

１００ ＳＲＡＭメモリシステム、 １０２ ＳＲＡＭメモリセル、 １０４ 読み出しプリチャージ回路、 １０６ 書き込みプリチャージ回路、 １０８ クランプデコード回路、 １１０ 書き込みバッファ、 １１２ センスアンプ、 ＢＬ ビットライン、 ＸＢＬ 相補ビットライン、 Ａ 真ノード、 Ｂ 相補ノード。

Claims (15)

1. スタティックランダムアクセスメモリのメモリシステムであって、
   ビットラインに接続される真ノードと、相補ビットラインに接続される相補ノードと、を含むメモリセルと、
   前記メモリセルへのデータの書き込みに先立ち、前記ビットラインおよび前記相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する書き込みプリチャージ回路と、
   を備えることを特徴とするメモリシステム。
2. 前記書き込みプリチャージ回路は、
   前記電源電圧Ｖｄｄと前記ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
   前記電源電圧Ｖｄｄと前記相補ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、
   を含むことを特徴とする請求項１に記載のメモリシステム。
3. 前記ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、前記書き込みプリチャージ回路は、前記ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルまで充電し、前記相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルまで充電することを特徴とする請求項２に記載のメモリシステム。
4. 前記メモリセルからのデータの読み出しに先立ち、前記ビットラインおよび前記相補ビットラインを、略電源電圧Ｖｄｄの電圧レベルまで充電する読み出しプリチャージ回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のメモリシステム。
5. 前記読み出しプリチャージ回路は、
   前記電源電圧Ｖｄｄと前記ビットラインの間に接続されたＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
   前記電源電圧Ｖｄｄと前記相補ビットラインの間に接続されたＰチャンネルＭＯＳＦＥＴと、
   を含むことを特徴とする請求項４に記載のメモリシステム。
6. 書き込みバッファをさらに備え、当該書き込みバッファは、
   前記電源電圧Ｖｄｄと前記ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、
   前記電源電圧Ｖｄｄと前記相補ビットラインの間に接続されたＮチャンネルＭＯＳＦＥＴと、
   を含むことを特徴とする請求項１から５のいずれかに記載のメモリシステム。
7. 前記書き込みバッファは、
   前記ビットラインと共通接地電圧Ｖｓｓの間に接続されたＮチャンネルＭＯＳＦＥＴと、
   前記相補ビットラインと前記共通接地電圧Ｖｓｓの間に接続されたＮチャンネルＭＯＳＦＥＴと、
   をさらに含むことを特徴とする請求項６に記載のメモリシステム。
8. 前記ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、前記書き込みバッファは、書き込まれるデータがハイのとき、前記ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動し、前記相補ビットラインを略Ｖｓｓの電圧レベルに駆動することを特徴とする請求項６または７に記載のメモリシステム。
9. 前記ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、前記書き込みバッファは、書き込まれるデータがローのとき、前記相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動し、前記ビットラインを略Ｖｓｓの電圧レベルに駆動することを特徴とする請求項６または７に記載のメモリシステム。
10. スタティックランダムアクセスメモリのメモリシステムであって、
    ビットラインに接続される真ノードと、相補ビットラインに接続される相補ノードと、を含むメモリセルと、
    前記メモリセルへのデータの書き込みに先立ち、前記ビットラインおよび前記相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに充電する書き込みプリチャージ回路と、
    前記メモリセルからのデータの読み出しに先立ち、前記ビットラインおよび前記相補ビットラインを、略電源電圧Ｖｄｄの電圧レベルまで充電する読み出しプリチャージ回路と、
    を備えることを特徴とするメモリシステム。
11. スタティックランダムアクセスメモリの制御方法であって、
    メモリセルへのデータの書き込みに先立ち、ビットラインおよび相補ビットラインを、電源電圧Ｖｄｄよりも低い電圧レベルに予備充電するステップを備えることを特徴とする制御方法。
12. ＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈとするとき、前記電源電圧Ｖｄｄよりも低い電圧レベルは、略（Ｖｄｄ−Ｖｔｈ）であることを特徴とする請求項１１に記載の制御方法。
13. 前記メモリセルに書き込まれるデータがハイのとき、
    前記ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動するステップと、
    前記相補ビットラインを共通接地電圧Ｖｓｓの電圧レベルに駆動するステップと、
    をさらに備えることを特徴とする請求項１２に記載の制御方法。
14. 前記メモリセルに書き込まれるデータがローのとき、
    前記相補ビットラインを略（Ｖｄｄ−Ｖｔｈ）の電圧レベルに駆動するステップと、
    前記ビットラインを共通接地電圧Ｖｓｓの電圧レベルに駆動するステップと、
    をさらに備えることを特徴とする請求項１２に記載の制御方法。
15. 前記メモリセルからのデータの読み出しに先立ち、前記ビットラインおよび前記相補ビットラインを、前記電源電圧Ｖｄｄの電圧レベルまで充電するステップをさらに備えることを特徴とする請求項１１に記載の制御方法。

Images