JP2000251477A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2000251477A JP2000251477A JP11050018A JP5001899A JP2000251477A JP 2000251477 A JP2000251477 A JP 2000251477A JP 11050018 A JP11050018 A JP 11050018A JP 5001899 A JP5001899 A JP 5001899A JP 2000251477 A JP2000251477 A JP 2000251477A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- potential
- read
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 書き込み、読み出し後にプリチャージ電源か
らの電流を流さない低消費電力半導体メモリを提供す
る。 【解決手段】 書き込み後はイコライズ回路のみにより
ビット線対を等電位化し、読み出し後はカウンタでセッ
トされた回数まではイコライズ回路のみによりビット線
対を等電位化する半導体メモリ。書き込み後はプリチャ
ージ電源からの電流は流れず、読み出し後のプリチャー
ジ電源からの電流を必要最小限に押え低消費電力メモリ
を実現できる。
らの電流を流さない低消費電力半導体メモリを提供す
る。 【解決手段】 書き込み後はイコライズ回路のみにより
ビット線対を等電位化し、読み出し後はカウンタでセッ
トされた回数まではイコライズ回路のみによりビット線
対を等電位化する半導体メモリ。書き込み後はプリチャ
ージ電源からの電流は流れず、読み出し後のプリチャー
ジ電源からの電流を必要最小限に押え低消費電力メモリ
を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はビット線対のイコラ
イズ、プリチャージを行なう半導体メモリに関する。
イズ、プリチャージを行なう半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリでは読み出し及び書
き込み後、ビット線対を等電位化させるイコライズおよ
び電源電圧ＶＤＤ（以下ＶＤＤとする。）に上げるプリ
チャージを同時に行なっていた。そのためプリチャージ
時にビット線対の電位をＶＤＤに上げるための電流がプ
リチャージ電源から流れる。
き込み後、ビット線対を等電位化させるイコライズおよ
び電源電圧ＶＤＤ（以下ＶＤＤとする。）に上げるプリ
チャージを同時に行なっていた。そのためプリチャージ
時にビット線対の電位をＶＤＤに上げるための電流がプ
リチャージ電源から流れる。
【０００３】この課題を解決するため図３に示すように
プリチャージ電源の電圧をＶＤＤ／２にした回路が用い
られた。この技術によりプリチャージ時にはビット線対
はＶＤＤ／２までしか上がらないことにより低消費電力
化が可能となった。
プリチャージ電源の電圧をＶＤＤ／２にした回路が用い
られた。この技術によりプリチャージ時にはビット線対
はＶＤＤ／２までしか上がらないことにより低消費電力
化が可能となった。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成によるとイコライズおよびプリチャージを同時に行な
うのでビット線対の電位をＶＤＤ／２に上げるための電
流がプリチャージ電源から流れる。本発明は上記従来の
問題点を解決するものでプリチャージ電源からの電流を
減少させることにより低消費電力の半導体メモリを実現
することを目的とする。
成によるとイコライズおよびプリチャージを同時に行な
うのでビット線対の電位をＶＤＤ／２に上げるための電
流がプリチャージ電源から流れる。本発明は上記従来の
問題点を解決するものでプリチャージ電源からの電流を
減少させることにより低消費電力の半導体メモリを実現
することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体メモリはイコライズ回路のみによりビ
ット線対を等電位化する。書き込み後はイコライズ回路
のみによりビット線対をＶＤＤ／２に等電位化し、書き
込み後の読み出しについてはカウンタにセットされた読
み出しサイクルまではイコライズのみによるビット線対
の等電位化を行ない、それ以降は電源電圧の１／２より
小さい電位（以降（ＶＤＤ／２−α）とする。）にプリ
チャージを行なう構成をとる。この構成によりプリチャ
ージのプリチャージ電源からの電流を削減し低消費電力
化を図る。
に本発明の半導体メモリはイコライズ回路のみによりビ
ット線対を等電位化する。書き込み後はイコライズ回路
のみによりビット線対をＶＤＤ／２に等電位化し、書き
込み後の読み出しについてはカウンタにセットされた読
み出しサイクルまではイコライズのみによるビット線対
の等電位化を行ない、それ以降は電源電圧の１／２より
小さい電位（以降（ＶＤＤ／２−α）とする。）にプリ
チャージを行なう構成をとる。この構成によりプリチャ
ージのプリチャージ電源からの電流を削減し低消費電力
化を図る。
【０００６】
【発明の実施の形態】図１は本発明の実施形態における
半導体メモリの構成図である。１はデータを保持するメ
モリセル、２はビット線対（ＢＬ４、／ＢＬ５）を等電
位化するイコライズトランジスタ、６は書き込み後にビ
ット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリチャ
ージするためのプリチャージ電源、９は読み出し後にビ
ット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリチャ
ージするためのプリチャージ電源、１１、１２はそれぞ
れ読み出しサイクル数をカウントするカウンタである。
書き込み用プリチャージ電源６がＱｐｒｗ７を介してビ
ット線対（ＢＬ４、／ＢＬ５）に、読み出し用プリチャ
ージ電源９がＱｐｒｒ１０を介してビット線対（ＢＬ
４、／ＢＬ５）に接続されている。Ｑｐｒｗ７のゲート
にはＰＲＷ８が、Ｑｐｒｒ１０にはカウンタＡ１１とカ
ウンタＢ１２のＯＲ信号とＰＲｒｅａｄ１３のＮＡＮＤ
信号が接続されている。Ｑｅｑ２はビット線対（ＢＬ
４、／ＢＬ５）に接続されており、Ｑｅｑ２にＥＱ３が
入力している。メモリセル１はビット線対（ＢＬ４、／
ＢＬ５）に、読み出し書き込み回路１７はカラムセレク
タ１５を介してビット線対に接続されている。
半導体メモリの構成図である。１はデータを保持するメ
モリセル、２はビット線対（ＢＬ４、／ＢＬ５）を等電
位化するイコライズトランジスタ、６は書き込み後にビ
ット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリチャ
ージするためのプリチャージ電源、９は読み出し後にビ
ット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリチャ
ージするためのプリチャージ電源、１１、１２はそれぞ
れ読み出しサイクル数をカウントするカウンタである。
書き込み用プリチャージ電源６がＱｐｒｗ７を介してビ
ット線対（ＢＬ４、／ＢＬ５）に、読み出し用プリチャ
ージ電源９がＱｐｒｒ１０を介してビット線対（ＢＬ
４、／ＢＬ５）に接続されている。Ｑｐｒｗ７のゲート
にはＰＲＷ８が、Ｑｐｒｒ１０にはカウンタＡ１１とカ
ウンタＢ１２のＯＲ信号とＰＲｒｅａｄ１３のＮＡＮＤ
信号が接続されている。Ｑｅｑ２はビット線対（ＢＬ
４、／ＢＬ５）に接続されており、Ｑｅｑ２にＥＱ３が
入力している。メモリセル１はビット線対（ＢＬ４、／
ＢＬ５）に、読み出し書き込み回路１７はカラムセレク
タ１５を介してビット線対に接続されている。
【０００７】図２は動作時の図１におけるビット線対
（ＢＬ４、／ＢＬ５）および制御信号の電位である。
（１）及び（２）は書き込み期間、（３）から（１４）
までは読み出し期間であり、ＣＬＫは書き込み及び読み
出し動作のサイクルを表す。ＷＥがＨｉｇｈの期間は書
き込み期間、ＷＥがＬの期間は読み出し期間である。Ｃ
ＴＡはカウンタＡ１１の出力、ＣＴＢはカウンタＢ１２
の出力である。ＣＬＫがＬｏｗのときＥＱはＨｉｇｈに
なり（３）から（１４）の読み出しサイクル期間はＣＬ
ＫがＬｏｗのときにＰＲｒｅａｄがＨｉｇｈになる。
（ＢＬ４、／ＢＬ５）および制御信号の電位である。
（１）及び（２）は書き込み期間、（３）から（１４）
までは読み出し期間であり、ＣＬＫは書き込み及び読み
出し動作のサイクルを表す。ＷＥがＨｉｇｈの期間は書
き込み期間、ＷＥがＬの期間は読み出し期間である。Ｃ
ＴＡはカウンタＡ１１の出力、ＣＴＢはカウンタＢ１２
の出力である。ＣＬＫがＬｏｗのときＥＱはＨｉｇｈに
なり（３）から（１４）の読み出しサイクル期間はＣＬ
ＫがＬｏｗのときにＰＲｒｅａｄがＨｉｇｈになる。
【０００８】書き込み時ＷＥがＨｉｇｈになり（１）の
期間において読み出し書き込み回路１７からデータが入
力されビット線対（ＢＬ４、／ＢＬ５）の一方の電位が
ＶＤＤに他方の電位がＶＳＳになる。（２）の期間でＥ
Ｑ３が活性化し、Ｑｅｑ２によってビット線対（ＢＬ
４、／ＢＬ５）が導通しＶＤＤ／２に等電位化される。
このときＰＲＷは活性化せず、ビット線対間での電荷の
移動のみによりビット線対を等電位化するので書き込み
用プリチャージ電源６からビット線対（ＢＬ４、／ＢＬ
５）に電流は流れない。完全にビット線対（ＢＬ４、／
ＢＬ５）を等電位化した後リーク電流を防ぐためＰＲＷ
８が活性化し書き込み用プリチャージ電源６に接続され
ＶＤＤ／２に安定する。
期間において読み出し書き込み回路１７からデータが入
力されビット線対（ＢＬ４、／ＢＬ５）の一方の電位が
ＶＤＤに他方の電位がＶＳＳになる。（２）の期間でＥ
Ｑ３が活性化し、Ｑｅｑ２によってビット線対（ＢＬ
４、／ＢＬ５）が導通しＶＤＤ／２に等電位化される。
このときＰＲＷは活性化せず、ビット線対間での電荷の
移動のみによりビット線対を等電位化するので書き込み
用プリチャージ電源６からビット線対（ＢＬ４、／ＢＬ
５）に電流は流れない。完全にビット線対（ＢＬ４、／
ＢＬ５）を等電位化した後リーク電流を防ぐためＰＲＷ
８が活性化し書き込み用プリチャージ電源６に接続され
ＶＤＤ／２に安定する。
【０００９】（３）から（１０）の期間は書き込みが終
った後の読み出し及びプリチャージサイクルである。書
き込みが終った後ビット線対はＶＤＤ／２に等電位化さ
れている。この状態からＷＥ信号がＬｏｗになり（３）
の読み出しが始まるとビット線対の一方の電位が下が
る。次に（４）でＥＱ信号がＨｉｇｈになりビット線対
のイコライズのみが行なわれ、ビット線対が等電位化さ
れる。このときＶＤＤ／２からβだけ電位が下がる。ま
た読み出し用プリチャージ電源からは電流が流れない。
（５）から（８）まで同様の動作を繰り返すことによっ
てビット線対の電位はＶＤＤ／２−３βまで下がる。カ
ウンタＡ１１にＷＥの立ち下がりをトリガとして４回目
の読み出しサイクルで活性化する信号を出力するように
セットしておくと（９）のサイクルでＣＴＡ信号がＨｉ
ｇｈになる。これにより（１０）においてＰＲＲがＬｏ
ｗになり読み出し用プリチャージトランジスタ１０が導
通し、読み出し用プリチャージ電源からビット線対に電
流が流れビット線対の電位がＶＤＤ／２−αになる。た
だしα＜４βである。このときカウンタＡ１１を０にク
リアする。読み出しの毎サイクルＶＤＤ／２までプリチ
ャージする従来の半導体メモリでは４回までのプリチャ
ージに消費する電荷量は４Ｃβである（ここでＣはビッ
ト線の容量である。）。これに対し本発明の４回目まで
の読み出しサイクルでのプリチャージに消費する電荷量
は（４β−α）Ｃである。よって読み出しの毎サイクル
でビット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリ
チャージする場合にくらべてαＣだけ電荷量を低減する
ことができる。
った後の読み出し及びプリチャージサイクルである。書
き込みが終った後ビット線対はＶＤＤ／２に等電位化さ
れている。この状態からＷＥ信号がＬｏｗになり（３）
の読み出しが始まるとビット線対の一方の電位が下が
る。次に（４）でＥＱ信号がＨｉｇｈになりビット線対
のイコライズのみが行なわれ、ビット線対が等電位化さ
れる。このときＶＤＤ／２からβだけ電位が下がる。ま
た読み出し用プリチャージ電源からは電流が流れない。
（５）から（８）まで同様の動作を繰り返すことによっ
てビット線対の電位はＶＤＤ／２−３βまで下がる。カ
ウンタＡ１１にＷＥの立ち下がりをトリガとして４回目
の読み出しサイクルで活性化する信号を出力するように
セットしておくと（９）のサイクルでＣＴＡ信号がＨｉ
ｇｈになる。これにより（１０）においてＰＲＲがＬｏ
ｗになり読み出し用プリチャージトランジスタ１０が導
通し、読み出し用プリチャージ電源からビット線対に電
流が流れビット線対の電位がＶＤＤ／２−αになる。た
だしα＜４βである。このときカウンタＡ１１を０にク
リアする。読み出しの毎サイクルＶＤＤ／２までプリチ
ャージする従来の半導体メモリでは４回までのプリチャ
ージに消費する電荷量は４Ｃβである（ここでＣはビッ
ト線の容量である。）。これに対し本発明の４回目まで
の読み出しサイクルでのプリチャージに消費する電荷量
は（４β−α）Ｃである。よって読み出しの毎サイクル
でビット線対（ＢＬ４、／ＢＬ５）をＶＤＤ／２にプリ
チャージする場合にくらべてαＣだけ電荷量を低減する
ことができる。
【００１０】（１１）から（１４）は読み出し後のプリ
チャージが終った後さらに読み出しを続ける場合の動作
である。カウンタＢ１２にＰＲＲの立ち上がりをトリガ
として２回目の読み出しサイクルで活性化する信号を出
力するようにセットしておくと（１３）のサイクルでＣ
ＴＢがＨｉｇｈになる。これにより（１４）においてＰ
ＲＲがＬｏｗになり読み出し用プリチャージトランジス
タ１０が導通し、読み出し用プリチャージ電源からビッ
ト線対に電流が流れビット線対の電位がＶＤＤ／２−α
になる。このときカウンタＢ１２を０にクリアする。同
様に読み出しの毎サイクルＶＤＤ／２までプリチャージ
する従来の半導体メモリでは２回までのプリチャージに
消費する電荷量は２Ｃβである。これに対し本発明の２
回目までの読み出しサイクルでのプリチャージに消費す
る電荷量は２βＣである。よって読み出しの毎サイクル
でビット線対をＶＤＤ／２にプリチャージする場合にく
らべてαＣだけ電荷量を低減することができる。
チャージが終った後さらに読み出しを続ける場合の動作
である。カウンタＢ１２にＰＲＲの立ち上がりをトリガ
として２回目の読み出しサイクルで活性化する信号を出
力するようにセットしておくと（１３）のサイクルでＣ
ＴＢがＨｉｇｈになる。これにより（１４）においてＰ
ＲＲがＬｏｗになり読み出し用プリチャージトランジス
タ１０が導通し、読み出し用プリチャージ電源からビッ
ト線対に電流が流れビット線対の電位がＶＤＤ／２−α
になる。このときカウンタＢ１２を０にクリアする。同
様に読み出しの毎サイクルＶＤＤ／２までプリチャージ
する従来の半導体メモリでは２回までのプリチャージに
消費する電荷量は２Ｃβである。これに対し本発明の２
回目までの読み出しサイクルでのプリチャージに消費す
る電荷量は２βＣである。よって読み出しの毎サイクル
でビット線対をＶＤＤ／２にプリチャージする場合にく
らべてαＣだけ電荷量を低減することができる。
【００１１】なお、書き込み用プリチャージ電源及び読
み出し用プリチャージ電源の電圧を電源電圧間の任意の
値に設定してもよい。
み出し用プリチャージ電源の電圧を電源電圧間の任意の
値に設定してもよい。
【００１２】
【発明の効果】上述したように本発明によればプリチャ
ージ時の電流を削減し低消費電力の半導体メモリを実現
できる。
ージ時の電流を削減し低消費電力の半導体メモリを実現
できる。
【図１】本発明の一実施形態における回路図
【図２】本発明の一実施形態におけるタイミング図
【図３】従来のプリチャージ方法を示した回路図
１ メモリセル ２ イコライズトランジスタ ３ イコライズ信号 ４ ビットライン ５ ビットライン ６ 書き込み用プリチャージ電源 ７ 書き込み用プリチャージトランジスタ ８ 書き込み用プリチャージ信号 ９ 読み出し用プリチャージ電源 １０ 読み出し用プリチャージトランジスタ １１ カウンタＡ １２ カウンタＢ １３ プリチャージ信号 １４ プリチャージ信号 １５ カラムセレクタ １６ カラムセレクト信号 １７ 読み出し書き込み回路
Claims (3)
- 【請求項１】 メモリセルとイコライズ回路とビット線
対を具備し、前記メモリセルと前記ビット線対を接続
し、前記イコライズ回路と前記ビット線対を接続し、前
記メモリセルの読み出し及び書き込みの後、前記イコラ
イズ回路のみにより前記ビット線対を等電位にすること
を特徴とする半導体メモリ。 - 【請求項２】 読み出し用プリチャージ電源回路と読み
出しサイクルを数えるカウンタを具備し、前記読み出し
用プリチャージ電源回路と前記ビット線対を接続し、書
き込み後イコライズ回路によりビット線対を電源電圧の
中間電位に等電位化し、読み出し後、カウンタにセット
された回数の読み出しサイクル期間中はイコライズ回路
のみによりビット線対を等電位にし、カウンタにセット
された回数の読み出し後、イコライズ回路および読み出
し用プリチャージ電源回路でビット線対の電位を前記中
間電位より小さい電位にプリチャージすることを特徴と
する請求項１記載の半導体メモリ。 - 【請求項３】 読み出し動作のプリチャージにおいて書
き込みプリチャージ後の読み出しサイクル数と読み出し
プリチャージ後の読み出しサイクル数が異なることを特
徴とする請求項２記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050018A JP2000251477A (ja) | 1999-02-26 | 1999-02-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050018A JP2000251477A (ja) | 1999-02-26 | 1999-02-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251477A true JP2000251477A (ja) | 2000-09-14 |
Family
ID=12847269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11050018A Pending JP2000251477A (ja) | 1999-02-26 | 1999-02-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000251477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Ｓｒａｍのメモリシステムおよびその制御方法 |
-
1999
- 1999-02-26 JP JP11050018A patent/JP2000251477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Ｓｒａｍのメモリシステムおよびその制御方法 |
| JP4519112B2 (ja) * | 2005-09-01 | 2010-08-04 | 株式会社ソニー・コンピュータエンタテインメント | Ｓｒａｍのメモリシステムおよびその制御方法 |
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