CN102842338A - 存储装置与控制存储装置的方法 - Google Patents

Abstract

本发明提供一存储装置包含有：一第一存储单元，其至少被一第一字符线所控制；一第一辅助电路，耦接至一辅助位线且被该第一字符线所控制，该第一辅助电路能够储存一预定数据值，而一控制电路能够根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。本发明还提供一种控制一存储装置的方法。

Description

存储装置与控制存储装置的方法

技术领域

本发明涉及一种存储装置和相关控制方法，尤指一种具有较少半选取干扰的存储装置及相关方法。

背景技术

在一存储(例如一静态随机存取存储(RAM))中，可以对该存储之一存储单元(memory cell)写入或读出一逻辑值。当该逻辑值被写入该存储单元时，耦接到该存储单元的字符线(word line)的电位被充电至一高电位，以导通该存储单元的多个开关晶体管(pass transistor)。接着，若被写入的位值系逻辑值1，则耦接至该存储单元之一第一位线(first bit line)的电位会被充电至高电位，且耦接至该存储单元之一第二位线的电位会被放电至一低电位；若被写入的位值系逻辑值0时，则该第一位线会被放电至低电位而该第二位线则被充电至高电位。因此，通过分别补充耦接至该存储单元的该第一位线以及该第二位线的电位，使该逻辑值被写入该存储的该存储单元中。然而，当耦接至该存储单元的字符线的电位被充电至高电位时，所有耦接至该字符线的其他存储单元的多个开关晶体管都会被导通，且耦接至该字符线但并未耦接至该第一位线以及该第二位线的存储单元可能会遭受到干扰，因此，储存在其他存储单元的逻辑值可能被改变，这称的为半选取干扰现象(half-select-disturb phenomenon)。

为了减少这种半选取干扰现象，开关晶体管需要缩小尺寸，然而，为了提升写入边际(write margin)和写入速度(write-in speed)，开关晶体管又应该要加大尺寸。换句话说，当选择传统存储单元的多个开关晶体管的尺寸时必须妥协于轻重权衡。如何提高静态随机存取存储单元的稳定性和访问速度已成为业界的关键问题。

发明内容

本发明的目的之一在于提供一种具有较低半选取干扰的存储装置以及相关方法。

根据本发明之一实施例，提出了一种存储装置。该存储装置包含有一第一存储单元、一第一辅助电路以及一控制电路。该第一存储单元至少被一第一字符线所控制，该第一辅助电路耦接至一辅助位线，且被该第一字符线所控制，其中该第一辅助电路能够储存一预定数据值，而该控制电路能够根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。

根据本发明之另一实施例，揭露一种控制一存储装置的方法，其中该存储装置包含有一第一存储单元，其至少被一第一字符线所控制。该方法包含有；提供能够储存一预定数据值之一第一辅助电路，其中该第一辅助电路被该第一字符线所控制；将该第一辅助电路耦接至一辅助位线；以及根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。

本发明的存储装置及相关控制方法利用一辅助电路储存一预定数据值以及利用一控制电路根据辅助位线电压控制字符线电压，因而降低读写存储装置时所产生的半选取干扰现象。

附图说明

图1是根据本发明第一实施例的存储装置的示意图。

图2是根据本发明一实施例的存储单元的示意图。

图3是根据本发明第二实施例的存储装置的示意图。

图4是一操作频率信号、一第一写入字符线控制信号、一辅助位线电压，以及储存逻辑值0且耦接至一第一写入字符线之一存储单元之一第一写入位线信号以及一第二写入位线信号的时序图。

图5是根据本发明第三实施例的存储装置的示意图。

图6是根据本发明第四实施例的存储装置的示意图。

图7是根据本发明第五实施例的控制一存储装置的方法的流程图。

具体实施方式

在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。

请参考图1，其为本发明第一实施例之一存储装置100的示意图。存储装置100可包含多个存储单元102a、…、102n、多个辅助电路(auxiliarycircuit)104a、…、104n、多个反向器106a、…、106n、一控制电路108以及一预充电路(pre-charge circuit)110。多个写入字符线WWLa、…、WWLn分别控制存储单元102a、…、102n的写入选择(write-in selection)，而多个读取字符线RWLa、…、RWLn则分别控制存储单元102a、…、102n的读取选择(read-outselection)。辅助电路104a、…、104n分别被当作存储单元102a、…、102n的虚设电路(dummy circuit)，且每一辅助电路能够储存一预定数据值，在本实施例中，该预定数据值为逻辑值0，然而应可理解的是，根据不同的设计需求，该预定资料值可以是其他任何值。此外，写入字符线WWLa、…、WWLn亦可分别控制辅助电路104a、…、104n，且辅助电路104a、…、104n可被耦接至同一辅助写入位线WLSBSa，其中辅助写入位线WLSBSa用来在辅助电路104a、…、104n的其中之一被一相对应字符线选择到时产生一辅助位线电压Sa。

应注意的是，由于存储单元102a、…、102n属于同一行(column)，存储单元102a、…、102n会被耦接至同一第一写入位线WBLa、同一第二写入位线WBLb以及同一读取位线RBL，其中第一写入位线WBLa和第二写入位线WBLb用来进行数据写入(例如将逻辑值1或逻辑值0写入至被该写入字符线所选择的存储单元)，且读取位线RBL用来读取储存在被该读取字符线所选择的存储单元中的逻辑值。此外，于实作上，存储装置100可以有多行存储单元，为简明起见，图1中只有一行存储单元被编号。

每一反向器106a、…、106n都有一输入端以及被耦接至相对应的写入字符线WWLa、…、WWLn之一输出端。当一反向器的输入端接收到一输入信号Si，该反向器便在相对应的写入字符线产生一字符线电压。控制电路108能够根据辅助写入位线WLSBSa的辅助位线电压Sa来控制写入字符线WWLa、…、WWLn其中之一的字符线电压，其中辅助位线电压Sa根据储存于被字符线电压所选择的辅助电路中的预定数据值(例如逻辑值0)获得。更具体的说，当辅助电路被字符线电压选择时，储存于被选择的辅助电路中的预定数据值(例如逻辑值0)可以使被选择的辅助电路对辅助写入位线WLSBSa的辅助位线电压Sa放电。接着，控制电路108能够根据辅助位线电压Sa来控制被选择的写入字符线的字符线电压。

此外，存储装置100另包含一预充电路110，用来在输入信号输入至反向器106a、…、106n其中之一的输入端的前，预充第一写入位线WBLa、第二写入位线WBLb、读取位线RBL以及辅助写入位线WLSBSa的电位至高电位。

在本实施例中，如图2所示，因为该存储单元包含有八个晶体管，故每一存储单元102a、...、102n均系八晶体管静态随机存取存储单元(8-T static randomaccess memory cell)。应注意的是，本发明并不仅限于八晶体管静态随机存取存储单元，六晶体管静态随机存取存储单元或其他种类的存储单元亦可作为本发明的其他实施例。为简明起见，图2为依据本发明一实施例的多个存储单元102a、…、102n的其中之一(例如存储单元102a)的示意图。该存储单元包含有一栓锁电路(latch circuit)202、一第一晶体管204、一第二晶体管206、一第三晶体管208以及一第四晶体管210。栓锁电路202可以储存一数据位(例如逻辑值1或逻辑值0)，在本实施例中，栓锁电路202包含有四个晶体管M1～M4，其中晶体管M1与晶体管M3被配置为一第一反向器，晶体管M2与晶体管M4被配置为一第二反向器，且该第一反向器以及该第二反向器有一正向回授回路(即产生一栓锁)。更具体的说，该第一反向器的输出端N1(即栓锁电路202之一第一接入端(first access terminal))系耦接至该第二反向器之一输入端，且该第二反向器的输出端N2(即栓锁电路202之一第二接入端)系耦接至该第一反向器的输入端。此外，栓锁电路202可操作在供应电压Vdd以及接地电压Vgnd之间。第一晶体管204包含一第一端(即第一晶体管204的位传输端)耦接至栓锁电路202的输出端N1，一第二端N3(即第一晶体管204的其他位传输端)耦接至，例如，第一写入位线WBLa，以接收一第一写入位线信号Swbla，以及一控制端N4耦接至该写入字符线(例如，WWLa)以接收一写入字符线控制信号Swwla。第二晶体管206包含一第一端(即第二晶体管206的位传输端)耦接至栓锁电路202的输出端N2，一第二端N5(即第二晶体管206的其他位传输端)耦接至，例如，一第二写入位线WBLb，以接收第二写入位线信号Swblb，以及一控制端N6耦接至写入字符线WWLa。第三晶体管208包含一第一端耦接至一电压，例如接地电压Vgnd，一控制端耦接至栓锁电路202的输出端N2，以及一第二端N7。第四晶体管210包含一第一端耦接至第三晶体管208的第二端N7，一第二端N8耦接至，例如，读取位线RBL，以输出一读取位线信号Srbl，以及一控制端N9耦接至，例如，读取字符线RWLa，以接收一读取字符线控制信号Srwla。应注意的是，写入字符线控制信号Swwla以及读取字符线控制信号Srwla是基于列(row based)的信号，且第一写入位线信号Swbla、第二写入位线信号Swblb以及读取位线信号Srbl是基于行(column based)的信号。

另外要注意的是，在存储装置100中使用辅助电路104a、…、104n的目的是要监控储存逻辑值0的存储单元的位线电压(例如，第一写入位线WBLa)从一电位(例如，Vdd)到另一电位(例如，Vgnd)的变化。因此，除了辅助电路104a、…、104n储存的是逻辑值0以外，实作上，每一辅助电路104a、…、104n和真正的存储单元(即存储单元102a，…，102n)是相同的。换句话说，每一辅助电路104a、…、104n的架构可和图2所示的存储单元架构相同，因此，辅助电路104a、…、104n又可耦接至另一辅助写入位线WLSBSb以及一辅助读取位线RBLS，其中辅助写入位线WLSBSb以及辅助读取位线RBLS分别具有和第二写入位线WBLb以及读取位线RBL相似的功能。然而本发明不限于此实施例，任何其他能监控真正存储单元的位线从一电位到另一电位的电压变化的电路，皆属于本发明的范围。

根据本发明，当存储装置100中之一存储单元(例如第一存储单元102a)被选取并写入一值(例如，0或1)时，控制该存储单元列(其包含有被选取的该存储单元)的写入字符线(例如WWLa)的电位会从低电位被充电至高电位。在此，对第一存储单元102a写入一值仅用来作为范例说明。在一低电位的输入信号Si输入至反向器106a的输入端的前，预充电路110会预充第一写入位线WBLa的电位、第二写入位线WBLb的电位以及辅助写入位线WLSBSa、WLSBSb的电位至一高电位。接着，当该低电位的输入信号Si输入至反向器106a的输入端时，第一写入字符线WWLa的电位会逐渐增加以导通位于第一列的多个存储单元的开关晶体管(即具有和图2中的第一晶体管204以及第二晶体管206同样功能的相对应晶体管)，其中位于第一列的多个存储单元包含有第一辅助电路104a以及第一存储单元102a。

接下来，由于逻辑值0储存在第一辅助电路104a，当第一辅助电路104a的开关晶体管(即具有和图2中的第一晶体管204同样功能的该相对应晶体管)被导通时，辅助写入位线WLSBSa的高电位会逐渐放电至低电位；同时，在辅助写入位线WLSBSa的电位被放电至足够低的电压的前，控制电路108会放慢升高第一写入字符线WWLa的电位。当辅助写入位线WLSBSa的电位被放电至足够低的电压时，控制电路108会停止放慢升高第一写入字符线WWLa的电位，并且让第一反向器106a对电位充电至一预定顶端电位(top voltagelevel)。如此一来，通过在辅助写入位线WLSBSa的电位到达足够低的电压的前放慢对第一写入字符线WWLa的电位的充电，当第一写入字符线WWLa的电位达到该预定顶端电位时，储存逻辑值0且耦接至第一写入字符线WWLa的该存储单元中所储存的逻辑值0保证不会改变至逻辑值1，这是因为第一辅助电路104a系实际存储单元的虚设电路，且辅助写入位线WLSBSa的放电速率(discharging rate)大致上等同于其他储存逻辑值0的存储单元的写入位线的放电速率。换句话说，本发明减少了存储装置100的半选取干扰现象。

请参考图3，图3为依据本发明第二实施例之一存储装置300的示意图。在本实施例中，控制电路以及预充电路的详细电路已绘示于图中。为简明起见，存储装置300中除了控制电路以及预充电路以外，其他多个组件都标有和存储装置100相同的标号。在本实施例中，控制电路以及预充电路分别被标示为302和304。预充电路302可包含有多个晶体管Mp1、…、Mp6，例如多个P型场效晶体管。每一晶体管Mp1、…、Mp6都有一控制端耦接至一预充控制信号Sp，一第一端耦接至一电压(例如供应电压Vdd)，以及一第二端分别耦接至存储装置300的每一位线(例如，辅助写入位线WLSBSa、WLSBSb、辅助读取位线RBLS、第一写入位线WBLa、第二写入位线WBLb以及读取位线RBL)。在写入字符线被输入信号选取的前，预充控制信号Sp变为，例如低电位，来导通晶体管Mp1、…、Mp6以将位线(例如辅助写入位线WLSBSa、WLSBSb、辅助读取位线RBLS、第一写入位线WBLa、第二写入位线WBLb以及读取位线RBL)的电位预充至高电位。

控制电路302是一追踪电路(tracking circuit)，其用来追踪辅助写入位线WLSBSa的辅助位线电压Sa的变化，以产生一调整信号Sad来控制写入字符线WWLa、…、WWLn其中之一的字符线电压。控制电路302可包含一共同晶体管(common transistor)Mc(例如一N型场效晶体管)以及多个晶体管Mna、…、Mnn(例如多个N型场效晶体管)，其中共同晶体管Mc具有一控制端耦接至辅助写入位线WLSBSa、一第一连接端Nc1、以及一耦接至一电压(例如接地电压Vgnd)的第二连接端。每一晶体管Mna、…、Mnn都有一控制端分别耦接至每一写入字符线WWLa、…、WWLn、一第一连接端耦接至共同晶体管Mc的第一连接端Nc1以及一第二连接端分别耦接至每一写入字符线WWLa、…、WWLn。

根据本发明，当存储装置300进行一写入程序时，写入字符线WWLa、…、WWLn的其中之一会被选取。共同晶体管Mc系用来监控辅助写入位线WLSBSa的辅助位线电压Sa的变化，并产生一监控信号Sm给晶体管Mna，…，Mnn的中被耦接至被选取的写入字符线的晶体管，其中该被选取的晶体管会产生一调整信号Sad给该被选取的写入字符线。晶体管Mna、…、Mnn系多个二极管接法晶体管(diode-connected transistors)。为了更清楚地描述控制电路302的运作，将以写入一个值到第一存储单元102a来作为范例说明。

图4为绘示一操作频率信号(operating clock signal)Sck、第一写入字符线控制信号Swwla、辅助位线电压Sa以及耦接至第一写入字符线WWLa且储存逻辑值0的存储装置300的存储单元的一第一写入位线信号Swbla以及一第二写入位线信号Swblb的时序图。在时间T1时，存储装置300进入第一存储单元102a的写入程序。在时间T2时，第一写入字符线WWLa从一低电位充电至一高电位。在时间T2和T3之间，因为第一写入字符线控制信号Swwla低于晶体管Mna之一临界电压(threshold voltage)Vth，所以二极管接法晶体管Mna会保持不导通(turned off)。在此同时，在时间T2和T3之间，因为在第一辅助电路104a中的开关晶体管(即具有和图1中的第一晶体管204以及第二晶体管206同样功能的相对应的晶体管)保持不导通，所以辅助位线电压Sa保持在高电位。接着，在时间T3之后，二极管接法晶体管Mna以及第一辅助电路104a的晶体管会被导通，如此一来，一电流会流过包括二极管接法晶体管Mna以及共同晶体管Mc的电流路径以减缓第一写入字符线控制信号Swwla的上升速率(如图4所示)。应注意的是，因为于时间T3之后，在第一辅助电路104a中的开关晶体管会被导通以对辅助位线电压Sa进行放电，所以辅助位线电压Sa的电位会逐渐降低。接着，在时间T3和T4之间，第一写入字符线控制信号Swwla会以慢于时间T2和T3之间的上升速率的上升速率而逐渐上升。

当辅助位线电压Sa降低到共同晶体管Mc的临界电压Vth时，共同晶体管Mc在时间T4会不导通。当共同晶体管Mc不导通时，包含二极管接法晶体管Mna以及共同晶体管Mc的该电流路径为断路，如此一来，在时间T4和T5之间，没有电流会经由该电流路径流至接地电压Vgnd。第一写入字符线控制信号Swwla在时间T5达到该预定顶端电位。应注意的是，该顶端电位可以是供应电压Vdd或任何其他高于或低于供应电压Vdd的电位。在时间T5和T6间，该值会被控制而写入至第一存储单元102a。

请再次参考图4。因为第一辅助电路104a系实际存储单元的虚设电路，辅助位线电压Sa的下降速率会大致上等同于储存逻辑值0且耦接至第一写入字符线WWLa的存储单元的第一写入位线信号Swbla的下降速率。接着，控制电路302使用辅助位线电压Sa来产生调整信号Sad以调整第一写入字符线WWLa的第一写入字符线控制信号Swwla，如此一来，第一写入字符线控制信号Swwla的上升速率会通过第一辅助电路104a以及控制电路302的使用而在时间T3之后趋缓，换句话说，延长了第一写入字符线控制信号Swwla达到该顶端电位所需要的时间，且因此在第一写入字符线WWLa的第一写入字符线控制信号Swwla达到该顶端电位(例如，供应电压)的前，提供储存该逻辑值0且耦接至第一写入字符线WWLa的该存储单元足够的时间来对第一写入位线信号Swbla进行放电至一够低的电压(例如，临界电压Vth)。当第一写入位线信号Swbla的电位低于该够低的电压(例如，临界电压Vth)时，储存在耦接至第一写入字符线WWLa的该存储单元中的逻辑值0将不会被第一写入字符线控制信号Swwla的该顶端电位所干扰，换句话说，本发明降低了存储装置300的半选取干扰现象。

此外，让晶体管Mna，…，Mnn共享同一晶体管Mc并把晶体管Mc当作共同监控晶体管(common monitoring transistor)具有节省存储装置300的芯片面积以及降低辅助写入位线WLSBSa的寄生电容的好处。应注意的是，即使控制电路302的运作描述系以写入一值到位于第一列的第一存储单元102a为例，当该值被写入到位于其他列的存储单元时，控制电路302仍然同样具有类似的好处。为简明起见，在此将省略对该程序的详细叙述。

请参考图5，其为本发明之一存储装置500之一第三实施例的示意图。在本实施例中，控制电路的详细电路绘示于图中。因此，为简明起见，存储装置500中除控制电路以外，其他多个组件都标有和存储装置300相同的标号。在本实施例中，控制电路被标记为502，其系一追踪电路，用来追踪辅助写入位线WLSBSa的辅助位线电压Sa的变化，以产生一调整信号Sad来控制写入字符线WWLa、…、WWLn其中之一的字符线电压。控制电路502可包含有多个晶体管Mna’、…、Mnn’(例如多个N型场效晶体管)，其中每一个晶体管Mna、…、Mnn都有一控制端耦接至辅助写入位线WLSBSa、一第一连接端耦接至接地电压Vgnd以及一第二连接端分别耦接至每一写入字符线WWLa、…、WWLn。

根据本发明，当存储装置500进行一写入程序时，写入字符线WWLa、…、WWLn其中之一会被选取。晶体管Mna’、…、Mnn’其中之一会被用来监控辅助写入位线WLSBSa的辅助位线电压Sa的变化，并产生一监控信号Sad’给被选取的写入字符线。为了更清楚地描述控制电路502的运作，将以写入一个值到第一存储单元102a来作为范例说明。

当存储装置500进入第一存储单元102a的该写入程序时，第一写入字符线WWLa开始从一低电位充电至一高电位，此时，因为辅助位线电压Sa处于高电位，第一晶体管Mna’会被导通。接着，一电流会流过包括第一晶体管Mna’的电流路径，因而减缓了第一写入字符线控制信号Swwla的上升速率，换句话说，第一写入字符线控制信号Swwla以一个慢于没有电流流经第一晶体管Mna’时的上升速率的上升速率来逐渐上升。应注意的是，预充电路304(例如晶体管Mp1)亦在输入信号被输入至其中一个反向器106a、…、106n的输入端的前，将辅助位线电压Sa的电位预充至高电位，如此一来，当存储装置500进入第一存储单元102a的该写入程序时，辅助位线电压Sa已经处于高电位。

接着，当辅助位线电压Sa降低至第一晶体管Mna’的临界电压Vth时，第一晶体管Mna’不导通，而当第一晶体管Mna’不导通时，该电流路径为断路，故不会再有电流经过该电流路径而流至接地电压Vgnd。第一写入字符线控制信号Swwla将达到该预定顶端电位。应注意的是，该预定顶端电位可以是供应电压Vdd或任何其他高于或低于供应电压Vdd的电位。当第一写入字符线控制信号Swwla达到该预定顶端电位时，该值会被控制而写入至第一存储单元102a。

类似于先前针对第二实施例的描述，因为第一辅助电路104a系实际存储单元的虚设电路，辅助位线电压Sa的上升速率会大致上等同于储存逻辑值0且耦接至第一写入字符线WWLa的该存储单元的第一写入位线信号Swbla的上升速率。接着，控制电路502用辅助位线电压Sa来产生调整信号Sad’，以调整第一写入字符线WWLa的第一写入字符线控制信号Swwla，如此一来，第一写入字符线控制信号Swwla的上升速率会通过第一辅助电路104a以及控制电路502的使用而减缓，换句话说，延长了第一写入字符线控制信号Swwla要达到该顶端电位所需的时间，且在第一写入字符线WWLa的第一写入字符线控制信号Swwla到达该顶端电位(例如，供应电压)的前，提供储存逻辑值0且耦接至第一写入字符线WWLa的该存储单元足够的时间来对第一写入位线信号Swbla进行放电至一够低的电压(例如，临界电压Vth)，当第一写入位线信号Swbla的电位低于该够低的电压(例如，临界电压Vth)时，储存在耦接至第一写入字符线WWLa的该存储单元的逻辑值0将不会被第一写入字符线控制信号Swwla的该顶端电位所干扰，换句话说，本发明降低了存储装置500的半选取干扰现象。

应注意的是，即使控制电路502的运作描述系以写入一值到位于第一列的第一存储单元102a为例，当该值系被写入到位于其他列的存储单元时，控制电路302仍然同样具有类似的好处。为简明起见，在此将省略对该程序的详细叙述。

请参考图6，其为本发明之一存储装置600之一第四实施例的示意图。在本实施例中，控制电路的详细电路绘示于图中。因此，为简明起见，存储装置600中除控制电路以外，其他多个组件都标有和存储装置300相同的标号。在本实施例中，控制电路被标记为602。控制电路602系一追踪电路，用来追踪辅助写入位线WLSBSa的辅助位线电压Sa的变化，来产生一调整信号(即图6中的Sad1”以及Sad2”)以控制写入字符线WWLa、…、WWLn其中之一的字符线电压。控制电路602可包含有多个晶体管Mna”、…、Mnn”(例如多个N型场效晶体管)、一晶体管Mc”(例如共同P型场效晶体管)以及多个晶体管Mpa”、…、Mpn”(例如多个P型场效晶体管)。每一个晶体管Mpa”、…、Mpn”都具有一控制端耦接至辅助写入位线WLSBSa、一第一连接端耦接至一电压(例如接地电压Vgnd)以及一第二连接端分别耦接至每一写入字符线WWLa、…、WWLn。共同晶体管Mc”有一控制端耦接至晶体管Mna”、…、Mnn”的该控制端，且该控制端耦接至辅助写入位线WLSBSa，以及一第一连接端耦接至一电压(例如供应电压Vdd)。每一个晶体管Mpa”、…、Mpn”都有一控制端分别耦接至每一个反向器106a、…、106n的输入端，一第一连接端分别耦接至每一个反向器s 106a、…、106n的该输出端，且反向器106a、…、106n分别耦接至写入字符线WWLa、…、WWLn，以及一第二连接端耦接至共同晶体管Mc”之一第二连接端。

根据本发明，当存储装置600正在进行写入程序时，写入字符线WWLa、…、WWLn的其中之一会被选取。晶体管Mna”、…、Mnn”的其中之一系用来监控辅助写入位线WLSBSa的辅助位线电压Sa的变化，并产生第一调整信号Sad”给被选取的写入字符线。为了更清楚地描述控制电路602的运作，将以写入一个值到第一存储单元102a来作为范例说明。

当存储装置600进入第一存储单元102a的写入程序，第一写入字符线WWLa开始从一低电位充电至一高电位，此时，因为辅助位线电压Sa处于高电位，第一晶体管Mna’会被导通，而共同晶体管Mc”不导通。接着，一第一电流会流过包括第一晶体管Mna’的电流路径，因而减缓了第一写入字符线控制信号Swwla的上升速率，换句话说，第一写入字符线控制信号Swwla以一个较慢于没有电流流经第一晶体管Mna”时的上升速率的上升速率来逐渐上升，此时，包括共同晶体管Mc”以及第一晶体管Mpa”的电流路径为断路。应注意的是，预充电路304(例如，晶体管Mp1)亦在该输入信号被输入至反向器106a、…、106n其中之一的输入端的前将辅助位线电压Sa的电位预充至高电位，如此一来，当存储装置600进入第一存储单元102a的写入程序时，辅助位线电压Sa已经处在高电位。

当辅助位线电压Sa降低至第一晶体管Mna’的临界电压Vth时，第一晶体管Mna’不导通，而当第一晶体管Mna’不导通时，该电流路径为断路，故不会再有电流经过该电流路径而流至接地电压Vgnd。当辅助位线电压Sa降低到供应电压Vdd和辅助位线电压Sa之间的电压差大于共同晶体管Mc”的临界电压Vthp时，共同晶体管Mc”将会导通。当共同晶体管Mc”导通时，会有一第二电流路径由该供应电压经由共同晶体管Mc”以及第一晶体管Mpa”流至第一写入字符线WWLa。应注意的是，第一晶体管Mna”的不导通时间(turn off time)可能会和共同晶体管Mc”的导通时间(turn on time)重迭，或者可能不会和共同晶体管Mc”的导通时间重迭。

根据以上的描述，第一晶体管Mna”系用来在第一写入字符线WWLa充电的初期阶段时，放慢第一写入字符线控制信号Swwla的上升速率，而共同晶体管Mc”以及第一晶体管Mpa”系用来在第一写入字符线WWLa充电的晚期阶段时，加快第一写入字符线控制信号Swwla的上升速率。也就是说，根据本实施例，第一写入字符线控制信号Swwla的上升速率在辅助位线电压Sa的电位足够低的前，被控制放慢下来。然而，当辅助位线电压Sa的该电位足够低时，第一写入字符线控制信号Swwla的上升速率则会被控制加快，以达到该预定顶端电位。应注意的是，该预定顶端电位可以是供应电压Vdd或任何其他高于或低于供应电压Vdd的电位。当第一写入字符线控制信号Swwla达到该预定顶端电位时，该值会被控制而写入至第一存储单元102a。

类似于上面针对第二实施例的描述，因为第一辅助电路104a是实际存储单元的虚设电路，辅助位线电压Sa的电压变化会大致上等同于储存逻辑值0且耦接至第一写入字符线WWLa的该存储单元的第一写入位线信号Swbla的电压变化。接着，控制电路602用辅助位线电压Sa来产生调整信号Sad1”，以调整第一写入字符线WWLa的第一写入字符线控制信号Swwla，如此一来，第一写入字符线控制信号Swwla的上升速率会通过第一辅助电路104a以及控制电路602的使用而减缓，换句话说，延长了第一写入字符线控制信号Swwla要达到该顶端电位所需的时间，且在第一写入字符线WWLa的第一写入字符线控制信号Swwla到达该顶端电位(例如，供应电压)的前，提供足够的时间给储存逻辑值0且耦接至第一写入字符线WWLa的该存储单元，来对第一写入位线信号Swbla进行放电至一够低的电压(例如，临界电压Vth)。当第一写入位线信号Swbla的电位够低时(例如，低于临界电压Vth)，储存在耦接至第一写入字符线WWLa的该存储单元的逻辑值0将不会被第一写入字符线控制信号Swwla的该预定顶端电位所干扰。之后，第一写入字符线控制信号Swwla的上升速率会通过第二调整信号Sad2”的控制，来加速达到该预定顶端电位。

因此，储存在耦接至第一写入字符线WWLa的该存储单元的逻辑值0将不会被第一写入字符线控制信号Swwla的该顶端电位所干扰，换句话说，本发明降低了存储装置600的半选取干扰现象。

此外，让晶体管Mpa”，…，Mpn”共享同一晶体管Mc”并把晶体管Mc”当作共同监控晶体管，具有节省存储装置600的芯片面积以及降低辅助写入位线WLSBSa的寄生电容的好处。应注意的是，即使控制电路602的运作描述以写入一值到位于第一列的第一存储单元102a为例，当该值被写入到位于其他列的存储单元时，控制电路602仍然同样具有类似的好处。为简明起见，在此将省略对该程序的详细叙述。

上述的多个实施例的运作可总结在图7所示的步骤中。图7是根据本发明的第五实施例来说明一种控制一存储装置的方法的流程图700，其中该存储装置可以代表上述提到的各种存储装置。为求简单明了，对方法700的描述会结合存储装置100的实施例。倘若大体上可达到相同的结果，并不需要一定照图7所示的流程中的步骤顺序来进行，且图7所示的步骤不一定要连续进行，亦即其他步骤亦可插入其中。此外，图7中的某些步骤可根据不同实施例或设计需求省略的。方法700包含有以下步骤：

步骤702：提供至少一辅助电路104a，其能够储存一预定数据值(例如逻辑值0)在其中，该辅助电路104a被第一字符线WWLa所控制；

步骤704：将辅助电路104a耦接至辅助写入位线WLSBSa；

步骤706：根据辅助位线WLSBSa之一位线电压Sa，控制第一字符线WWLa之一第一字符线电压，以逐渐升高被选择到的写入字符线WWLa的电位；

步骤708：追踪辅助写入位线WLSBSa的辅助位线电压Sa的电压变化，以产生一第一调整信号来控制第一字符线WWLa的第一字符线电压；

步骤710：在辅助写入位线WLSBSa的电位被放电至一足够低的电压的前，放慢写入字符线WWLa的电位的上升；

步骤712：在辅助写入位线WLSBSa的电位被放电至达到该足够低的电压时，停止放慢被选择的写入字符线WWLa的电位的上升，并且将被选择的写入字符线WWLa的电位充电至一预定顶端电位；

步骤714：当被选择的写入字符线WWLa的电位达到该预定顶端电位时，写入该值到被选择的存储单元102a。

根据上述揭露的实施例，通过储存逻辑值0到多个辅助电路104a，…，104n中，控制电路108可以动态追踪辅助写入位线WLSBSa的电位，以决定该电位是否被放电至一足够低的电压。在辅助写入位线WLSBSa的电位被放电至达到一足够低的电压的前，控制电路108可放慢被选择的写入字符线的电位的上升，而当辅助写入位线WLSBSa的电位被放电至达到该足够低的电压时，控制电路108可以停止放慢该被选择的写入字符线的电位的上升并且将该电位充电至该预定顶端电位，如此一来，通过在辅助写入位线WLSBSa的电位达到一足够低的该电压的前放慢该被选择的写入字符线的电位的上升，当被选择的写入字符线的电位达到该预定的顶端电位时，耦接至第一写入字符线WWLa的存储单元中所储存的逻辑值0保证不会改变至逻辑值1，因此，本发明减少了存储(例如静态随机存取存储)中的半选取干扰现象。

上述至少一辅助电路还可以替换为，例如，一第一辅助电路104a以及一第二辅助电路104b(如图1所示)。第一辅助电路104a被第一字符线WWLa所控制，该第二辅助电路104b被一第二字符线WWLb所控制。此时，该方法将该第二辅助电路104b耦接至另一辅助写入位线WLSBSb，以及追踪该辅助位线WLSBSb的该位线电压的变化，以产生一第二调整信号来控制该第二字符线WWLb的该第二字符线电压。可以理解的是，所述至少一辅助电路的数量可以多于2。

本发明的存储装置及相关控制方法利用一辅助电路储存一预定数据值以及利用一控制电路根据辅助位线电压控制字符线电压，因而降低读写存储装置时所产生的半选取干扰现象，另外，另可共享部分晶体管以达到节省面积以及降低寄生电容的目的。因此，本发明的存储装置的成本低廉，但效能却可大幅提高。

虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应以权利要求所界定的范围为准。

Claims (20)

1.一种存储装置，包含有：

一第一存储单元，其至少被一第一字符线所控制;

一第一辅助电路，耦接至一辅助位线且被该第一字符线所控制，该第一辅助电路储存一预定数据值；以及

一控制电路，其根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。

2.如权利要求1所述的存储装置，其中该位线电压来自于储存在该第一辅助电路中的该预定数据值。

3.如权利要求1所述的存储装置，其中该第一字符线是一写入字符线。

4.如权利要求1所述的存储装置，其中该预定数据值为0。

5.如权利要求1所述的存储装置，其中该控制电路包含有：

一追踪电路，其用于追踪该辅助位线的该位线电压的变化，以产生一第一调整信号来控制该第一字符线的该第一字符线电压。

6.如权利要求5所述的存储装置，其中该追踪电路包含有：

一第一晶体管，具有一控制端耦接至该辅助位线、一第一连接端耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至一第一供应电压。

7.如权利要求6所述的存储装置，其中该第一晶体管是一N型场效晶体管。

8.如权利要求6所述的存储装置，其中该追踪电路另包含有：

一第二晶体管，具有一控制端以及一第一连接端均耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至该第一晶体管的该第一连接端。

9.如权利要求8所述的存储装置，其中该第一晶体管以及该第二晶体管均为N型场效晶体管。

10.如权利要求6所述的存储装置，另包含有：

一反向器，具有一输入端以及一输出端，该输入端用于接收一输入信号，该输出端耦接至该第一字符线并根据该输入信号以产生该第一字符线电压；

其中该追踪电路另包含：

一第二晶体管，具有一控制端以及一第一连接端，该控制端耦接至该第一晶体管的该控制端，该第一连接端耦接至一第二供应电压；以及

一第三晶体管，具有一控制端、一第一连接端以及一第二连接端，该控制端耦接至该反向器的该输入端，该第一连接端耦接至该反向器的该输出端以输出该第一调整信号，该第二连接端耦接至该第二晶体管之一第二连接端。

11.如权利要求10所述的存储装置，其中该第一晶体管系一N型场效晶体管，以及该第二晶体管以及该第三晶体管均为P型场效晶体管。

12.如权利要求5所述的存储装置，另包含有：

一第二存储单元，其至少被一第二字符线所控制；以及

一第二辅助电路，耦接至该辅助位线且被该第二字符线所控制，该第二辅助电路储存该预定数据值；

其中该追踪电路另用于追踪该辅助位线的该位线电压的变化，以产生一第二调整信号来控制该第二字符线的第二字符线电压。

13.如权利要求12所述的存储装置，其中该追踪电路包含有：

一第一晶体管，具有一控制端耦接至该辅助位线、一第一连接端，以及一第二连接端耦接至一第一供应电压：

一第二晶体管，具有一控制端以及一第一连接端均耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至该第一晶体管的该第一连接端；以及

一第三晶体管，具有一控制端以及一第一连接端均耦接至该第二字符线以输出该第二调整信号，以及一第二连接端耦接至该第一晶体管的该第一连接端。

14.如权利要求13所述的存储装置，其中该第一晶体管、该第二晶体管以及该第三晶体管均为N型场效晶体管。

15.如权利要求12所述的存储装置，其中该追踪电路包含有：

一第一晶体管，具有一控制端耦接至该辅助位线，一第一连接端耦接至该第一字符线以输出该第一调整信号，以及一第二连接端耦接至一第一供应电压：

一第二晶体管，具有一控制端耦接至该辅助位线，一第一连接端耦接至该第二字符线以输出该第二调整信号，以及一第二连接端耦接至一第一供应电压：

一第一反向器，具有一输入端以接收一第一输入信号，以及一输出端耦接至该第一字符线并根据该第一输入信号以产生该第一字符线电压；

一第二反向器，具有一输入端以接收一第二输入信号，以及一输出端耦接至该第二字符线并根据该第二输入信号以产生该第二字符线电压；

一第三晶体管，具有一控制端耦接至该第一晶体管和该第二晶体管的该控制端，以及一第一连接端耦接至一第二供应电压；

一第四晶体管，具有一控制端耦接至该第一反向器的该输入端、一第一连接端耦接至该第一反向器的该输出端以输出该第一调整信号、以及一第二连接端耦接至该第三晶体管之一第二连接端；以及

一第五晶体管，具有一控制端耦接至该第二反向器的该输入端、一第一连接端耦接至该第二反向器的该输出端以输出该第二调整信号、以及一第二连接端耦接至该第三晶体管之一第二连接端。

16.如权利要求15所述的存储装置，其中该第一晶体管以及该第二晶体管均为N型场效晶体管，以及该第三晶体管、该第四晶体管以及该第五晶体管均为P型场效晶体管。

17.一种控制一存储装置的方法，其中该存储装置包含有至少被一第一字符线所控制的至少一第一存储单元，该方法包含有：

提供用于储存一预定数据值的至少一第一辅助电路，其中该第一辅助电路被该第一字符线所控制；

将该第一辅助电路耦接至一辅助位线；以及

根据该辅助位线之一位线电压来控制该第一字符线之一第一字符线电压。

18.如权利要求17所述的控制一存储装置的方法，其中该位线电压来自储存于该第一辅助电路中的该预定数据值。

19.如权利要求17所述的控制一存储装置的方法，其中根据该辅助位线的该位线电压来控制该第一字符线的该第一字符线电压的步骤包含有：

追踪该辅助位线的该位线电压的变化，以产生一第一调整信号来控制该第一字符线的该第一字符线电压。

20.如权利要求19所述的控制一存储装置的方法，其中该存储装置另包含有一第二存储单元，其至少被一第二字符线所控制；以及该方法另包含有：

提供用于储存该预定数据值一第二辅助电路，其中该第二辅助电路被该第二字符线所控制；

将该第二辅助电路耦接至该辅助位线；以及

追踪该辅助位线的该位线电压的变化，以产生一第二调整信号来控制该第二字符线的第二字符线电压，其中该位线电压来自储存于该第二辅助电路中的该预定数据值。

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