KR20230020429A - 메모리용 프리차지 회로 - Google Patents

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KR20230020429A
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아담 마코시에지
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제너직 에이비
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Abstract

본 개시는 메모리 셀들의 어레이의 비트 라인들을 위한 프리차지 회로에 관한 것으로, 상기 프리차지 회로는 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부를 포함하고, 상기 프리차지 및 제한부는 상기 메모리 셀 중 어느 하나의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 상기 제1 비트라인의 제1 비트라인 프리차지 레벨 및 상기 제2 비트라인의 제2 비트라인 프리차지 레벨을 제한하도록 더 구성된다. 상기 프리차지 및 제한부는, 바람직하게는 상당한 지연 없이, 단일 프리차지 사이클에서, 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다.
본 개시는 또한 열 및 행으로 배열된 복수의 메모리 셀 및 적어도 하나의 프리차지 회로를 포함하는 메모리에 관한 것이다. 상기 프리차지 회로는 컬럼 내의 모든 메모리 셀의 제1 비트 라인 및 제2 비트 라인과 연결되며, 각 프리차지 회로는 프리차지 사이클 동안 제1 비트 라인을 제1 비트 라인 프리차지 레벨로, 제2 비트 라인을 제2 비트 라인 프리차지 레벨로 제한하도록 구성된다.

Description

메모리용 프리차지 회로
본 개시는 메모리 셀들의 어레이의 비트 라인들을 위한 전력-효율적인 프리차지 회로에 관한 것이다. 본 개시는 또한 적어도 하나의 프리차지 회로를 포함하는 정적 랜덤 액세스 메모리와 같은 메모리에 관한 것이다.
정적 랜덤 액세스 메모리는 집적 회로에서 널리 사용되며 회로의 전력 소비의 상당 부분을 차지할 수 있다. SRAM 메모리의 대표적인 메모리 셀은 6개의 MOSFET로 구성된 6개의 트랜지스터(6T) 메모리 셀이다. 각 비트는 두 개의 교차 결합 인버터를 형성하는 4개의 트랜지스터에 저장된다. 4개의 트랜지스터 외에도, 2개의 교차 결합 인버터는 표준 단일 포트 6T SRAM 셀에서 공통 워드 라인에 의해 제어되는 2개의 추가 액세스 트랜지스터를 통해 비트 라인 및 반전 비트 라인에 연결된다. 다른 종류의 SRAM 셀이 존재한다.
표준 6T 메모리 셀의 예에서, 셀에 대한 접근은 워드 라인에 의해 가능하며, 워드 라인은 셀이 비트 라인에 연결되어 있는지 여부를 제어하며, 이는 읽기 및 올바른 작업을 위한 데이터 전송에 사용된다. 메모리 셀에 접근하기 전에, 프리차지 회로는 비트 라인들을 초기화하기 위해, 즉, 표준 동작에서 공급 전압을 비트 라인들에 로드하기 위해 사용된다. 비트 라인들은 길이 및 액세스 트랜지스터들의 확산 정전용량으로 인해 큰 정전용량을 갖는다. 이러한 구조 및 과정의 결과는 메모리 액세스 에너지의 주요 부분이 비트 라인 프리차지에 의해 소비될 수 있다는 것이다. 일반적으로 전압을 줄이는 유일한 방법은 속도 및 안정성 문제를 포함한 다른 문제를 야기하는 전압 스케일링입니다. 따라서, 더욱 전력 효율적인 솔루션, 특히 개선된 프리차지 회로 및 이러한 개선된 프리차지 회로를 포함하는 메모리에 대한 필요성이 있다.
CAM(content-addressable memory) 및 TCAM(ternary content-addressable memory)에서는 데이터를 읽는 대신 검색된 데이터가 메모리에 입력으로 공급되고 입력 데이터의 일치 여부가 발견되면 일반적으로 매치 라인이라 불리는 출력 라인 집합이 정보를 출력한다. 이러한 메모리에서는 전체 메모리에 액세스하므로 매치 라인의 스위칭 에너지가 매우 높을 수 있다.
US 5 771 190 A는 양의 고출력 전압과 양의 저전력 전압으로 구동되는 2개의 안정된 래치 회로에서 워드 라인에 의해 게이트된 2개의 p-채널 확장형 액세스 트랜지스터를 통해 비트 라인 쌍으로부터 공급되는 데이터 비트를 저장할 수 있는 정적 타입 랜덤 액세스 메모리 셀을 개시한다. 양의 저전력 전압은 워드 라인의 활성 레벨보다 높기 때문에 2개의 안정적인 래치 회로는 쓰기 데이터 비트의 논리 레벨에 따라 확실히 상태를 변화시킨다.
US 2017/243633 A1은 각각의 그룹에서 다수의 SRAM 셀들이 적어도 하나의 공통 로컬 비트 라인에 의해 로컬 읽기 증폭기의 입력에 연결된 SRAM 셀 그룹들의 메모리 셀 배열을 개시한다. 증폭기의 출력은 공유 글로벌 비트라인에 연결된다. 글로벌 비트라인은 프리차지 회로에 연결되며, 프리차지 회로는 데이터를 읽기 전에 프로그래밍 가능한 프리차지 전압으로 글로벌 비트 라인을 프리차지할 수 있도록 적용된다. 프리차지 회로는 프로그래밍 가능한 프리차지 전압으로 글로벌 비트라인을 프리차지하기 위해 글로벌 비트라인에 연결된 프리차지 레귤레이터 회로와, 전압 레벨을 변경하지 않고 글로벌 비트라인의 누설 전류를 보상하기 위해 프리차지 레귤레이터 회로 및 글로벌 비트라인에 연결된 평가 및 변환 회로를 포함하는 제한 회로를 포함한다.
US 2007/247885 A1은 각각의 데이터 비트를 저장하는 단위 셀들이 매치 라인에 결합된 다수의 비트들을 포함하는 엔트리를 개시한다. 매치 라인은 하나의 엔트리에서 1비트 미스 상태로 흐르는 매치 라인 전류보다 작지만, 하나의 엔트리에서 올비트 매치 상태로 흐르는 매치 라인 전류보다 큰 제한 전류 값을 갖는 충전 전류가 공급된다. 매치 라인의 프리차지 전압 레벨은 전원 공급 전압의 절반 이하의 전압 레벨로 제한된다.
EP 2 211 352 A2는 제1 비트 라인, 제2 비트 라인 및 워드 라인에 연결되는 제1 메모리 회로, 제1 프리차지 제어 라인, 제1 비트 라인 및 제2 비트 라인에 연결되는 제1 프리차지 제어 회로, 제1 프리차지 제어 라인으로부터의 입력에 기초하여 제1 비트 라인 및 제2 비트 라인을 프리차지하고, 및 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 갖는 읽기 제어 회로를 포함하는 반도체 메모리 장치를 개시한다. 제4 트랜지스터는 충전된 글로벌 비트 라인 드라이버 제어 라인으로부터의 입력에 기초하여 전도되며, 따라서 제1 비트 라인 및 제2 비트 라인을 갖는 컬럼이 선택된다. 메모리 회로 중 구동 워드 라인에 연결된 메모리 회로에 보유된 정보는 제3 비트 라인으로 출력된다.
따라서 본 개시의 제1 측면은 정적 랜덤 액세스 메모리 또는 콘텐츠 어드레싱 가능 메모리 또는 3차 콘텐츠 어드레싱 가능 메모리에서의 동적 전력의 감소, 특히 메모리를 위한 프리차지 회로에 관한 것이다.
제1 실시예에 따르면, 메모리 셀들의 배열의 비트 라인들을 위한 프리차지 회로는 다음을 포함한다:
- 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부; 프리차지 및 제한부는 메모리 셀들 중 어느 하나의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 제2 비트 라인의 제2 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서, 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다.
본 개시된 프리차지 회로는 읽기 및 쓰기 동작을 위한 비트 라인들의 프리차지 레벨들을 제한하기 위한 콤팩트하고 빠른 해결책을 제공한다. 이 솔루션은 실질적인 지연 없이 단일 프리차지 사이클에서 플로팅 레벨로부터 프리차지 레벨을 제한하며 셀의 안정성이나 메모리 성능에 영향을 미치지 않고 작동한다.
메모리의 메모리 셀들 및 프리차지 회로들은 일반적으로 공통 공급 전압(VDD)에서 동작한다. 따라서, 프리차지 및 제한부를 포함하는 프리차지 회로는 메모리 셀들의 전압 레벨과 동일한 일반적인 공급 전압에서 작동할 수 있다. 그러나, 본 발명에서 설명한 바와 같이, 프리차지 회로의 트랜지스터들을 연결하고, 프리차지 시 비트 라인들의 전압 레벨이 공급 전압이 아닌 낮은 레벨이 되도록 일부 트랜지스터들의 치수 및 종류를 선택할 수 있다. 일례로, 상기 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 공급 전압(VDD)보다 10 내지 80% 또는 20 내지 80% 낮을 수 있다. 이 구현은 상당한 전력 절감을 의미할 수 있다. 이 기술은 메모리 셀의 안정성에 악영향을 미치지 않을 만큼 충분한 여유를 갖는 공급 전압 범위에 사용될 수 있다. 본 발명자는 프리차지 회로가 프리차지 사이클의 개시 시 직접적으로 제1 플로팅 레벨로부터 제1 비트 라인 프리차지 레벨을 설정하고, 제2 비트 라인 프리차지 레벨을 제2 플로팅 레벨로부터 설정하도록 구성될 수 있음을 깨달았다. 본 발명에서 설명된 바와 같이, PMOS 기반, NMOS 기반 또는 이들의 조합을 포함하는 몇 가지 가능한 실시예가 있다.
본 개시는 또한 정적 랜덤 액세스 메모리, 콘텐츠 어드레싱 가능 메모리 또는 3차 콘텐츠 어드레싱 가능 메모리와 같은 메모리에 관한 것으로, 다음을 포함한다:
- 열 및 행으로 배열된 복수의 메모리 셀들, 각각의 메모리 셀은 제1 비트 라인 및 제2 비트 라인으로부터 액세스되는 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 메모리 셀 트랜지스터들의 배열을 포함함;
- 적어도 하나의 프리차지 회로, 프리차지 회로는 컬럼 내에서 제1 비트 라인 및 제2 비트 라인과 연결되며, 각 프리차지 회로는 프리차지 사이클 동안 제1 비트 라인을 제1 비트 라인 프리차지 레벨로, 제2 비트 라인을 제2 비트 라인 프리차지 레벨로 제한하도록 구성된다.
도 2에 도시된 바와 같이, 비트 라인의 프리차지 레벨을 바람직하게는 일반 공급 전압(VDD)보다 낮은 레벨로 제한함으로써, 메모리의 동적 전력 소비를 크게 향상시킬 수 있다. 제한된 프리차지 레벨의 값은 비트셀의 읽기 및 쓰기 안정성이 영향을 받지 않도록 조정될 수 있으며 이는 설계 단계에서 가능하다. 이 솔루션은 빠르고 단일 프리차지 동작 내에서 적용되며 셀의 안정성이나 메모리 성능에 영향을 주지 않고 작동하도록 구성될 수 있다.
메모리의 일 실시예에서, 메모리는 로컬 및 글로벌 프리차지 회로들을 모두 갖는다. 구체적으로, 글로벌 프리차지 회로(들)는 비트 라인들이 공급 전압 레벨보다 10~80% 또는 20~80% 낮은 프리차지 레벨과 같이 감소/제한된 프리차지 레벨로 프리차지하도록 구성될 수 있는 반면, 로컬 프리차지 회로(들)는 풀 공급 전압 레벨에서 프리차지할 수 있다.
도 1은 메모리 셀들의 배열의 비트 라인들에 대한 본 개시된 프리차지 회로의 예시적인 실시예를 도시한다.
도 2는 본 개시된 프리차지 회로를 이용한 메모리 액세스를 위한 신호 레벨의 예를 도시한다.
도 3-4는 본 개시된 프리차지 회로의 추가 실시예를 도시한다.
도 5A-E는 본 개시된 프리차지 회로의 실시예들의 트랜지스터 레벨 구현들을 도시한다.
도 6A-B는 제한된 프리차지 회로의 속도 및 신뢰성을 더욱 향상시킨 실시예들을 도시한다.
도 7A-C는 본 개시된 프리차지 회로에 대한 등화 회로들의 실시예들을 도시한다.
도 8은 PMOS/NMOS의 혼합 구현을 이용한 본 개시된 프리차지 회로의 추가적인 실시예를 도시한다.
도 9는 PMOS/NMOS의 혼합 구현 예를 도시한다.
도 10은 복수의 메모리 셀을 포함하는 본 개시된 메모리의 일 실시예를 나타낸 것으로, 메모리는 로컬 및 글로벌 프리차지 회로들을 포함한다.
도 11은 본 개시된 메모리의 추가적인 실시예를 도시하며, 로컬 및 글로벌 프리차지 회로들은 서로 다른 프리차지 레벨에서 동작한다.
도 12는 메모리 셀의 예를 도시한다.
도 13은 CAM 세그먼트의 2개의 CAM 셀의 예를 도시한다.
도 14는 도 6의 속도 및 신뢰성 향상을 위한 EQ 및 nEQ 신호의 구동 예를 도시한다.
본 개시는 메모리 셀들의 어레이의 비트 라인들을 위한 프리차지 회로에 관한 것이다. 상기 프리차지 회로는 프리차지부의 동작을 제어함으로써 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1비트 라인 및 제2비트 라인을 프리차지하도록 구성된 프리차지부와, 상기 제1비트 라인의 제1비트 라인 프리차지 레벨 및 상기 제2비트 라인의 제2비트 라인 프리차지 레벨을 제한하도록 구성된 제한부를 포함한다. 상기 제한부는 상기 프리차지부의 일체형 부분으로 볼 수 있다. 바람직하게, 상기 프리차지 회로는 상기 프리차지 사이클 동안 지연 없이 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다. 상기 제1 비트 라인은 양의 또는 '참의' 비트 라인일 수 있고, 상기 제2 비트 라인은 상기 메모리 셀들의 배열의 열 중 상기 양의 또는 '참의' 비트 라인의 반전값인 음의 또는 '거짓의' 비트 라인일 수 있다. 특정 상황에서 메모리는 2개 대신 1개의 비트 라인만 가지고 구현될 수 있다. 이러한 메모리를 위해, 상기 프리차지 회로는 프리차지 사이클 동안 제1 비트 라인을 프리차지하고, 제1 비트 라인을 제1 비트 라인 프리차지 레벨로 제한하도록 구성될 수 있다. 하나의 실시예에서, 프리차지 회로는 다음을 포함한다:
- 제1 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 프리차지 및 제한부는 메모리 셀 중 어느 하나의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 상기 제1 비트 라인의 제1 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서 제1 비트 라인 프리차지 레벨을 제한하도록 구성된다.
프리차지 및 제한부는, 확장하여, 동작에 따라 서로 다른 비트 라인이 사용되는, 2개 이상의 비트 라인을 갖는 구성의 어느 비트 셀에 구성되어 적용될 수 있다. 예를 들어, 하나의 읽기/쓰기 비트 라인과 두 개의 읽기/쓰기 비트 라인을 갖는 2포트 8T 비트 셀과 두 쌍의 읽기/쓰기 비트 라인을 갖는 2포트 8T 비트 셀을 포함할 수 있다.
프리차지 레벨의 제한은 일반적인 공급 전압 레벨(VDD)인 종래의 프리차지 레벨에 대한 제한으로 볼 수 있다. 따라서, 프리차지 및 제한부는 메모리 셀들의 전압 레벨과 동일한 일반 전압 레벨(VDD)에서 동작할 수 있다. 그 개념은 도 2에 예시되어 있다. 일반적인 접근 방식처럼 VDD로 프리차지하는 대신 비트 라인은 더 낮은 VPRE 레벨로 프리차지된다. 바람직하게, 상기 프리차지 회로는 상기 프리차지 사이클이 시작될 때, 실질적으로 즉시 프리차지가 발생하도록 배치된다. 메모리의 메모리 셀들의 접근 후, 비트 라인들은 플로팅 전압 레벨들을 가질 수 있다. 그러므로 메모리의 프리차지 회로는 새로운 접근을 위해 비트 라인들을 준비하기 위한 것이다. 이에, 본 개시된 프리차지 회로의 일 실시예에서, 상기 프리차지 회로는 상기 프리차지 사이클의 개시 시 직접적으로 제1 플로팅 레벨로부터 제1 비트 라인 프리차지 레벨을 설정하고, 제2 비트 라인 프리차지 레벨을 제2 플로팅 레벨로부터 설정하도록 구성된다.
본 개시된 프리차지 회로의 일 실시예에 따르면, 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 공급 전압(VDD)보다 10 내지 80%, 바람직하게는 공급 전압(VDD)보다 20 내지 70%, 또는 바람직하게는 공급 전압(VDD)보다 10 내지 50% 낮다. 그리고 제2 비트 라인 프리차지 레벨은 공급 전압(VDD)보다 20-40% 낮습니다. 따라서, 프리차지 회로는 다이오드가 연결된 트랜지스터를 갖는 프리차지 회로를 통해 프리차지함으로써 비트 라인들에서 동적으로 감소된 프리차지 전압을 제공할 수 있다. 이로 인해 읽기 및 쓰기 중 프리차지 전압이 감소하여 전압의 동적 에너지의 제곱근 의존성으로 인해 액세스 에너지가 감소한다. 이 이득은 특히 쓰기의 경우 액세스된 워드에서 모두 중요할 수 있지만 읽기 및 쓰기의 경우 모두 읽기 모드인 액세스된 워드 라인의 나머지 셀에서도 중요할 수 있다. 본 개시에서 설명된 바와 같이, 구현은 트랜지스터들을 특정한 방식으로 연결하고, 트랜지스터들의 종류를 치수화 또는 선택함으로써, 또는 가능하다면, 프리차지 트랜지스터들의 바디 바이어스 전압을 변경함으로써 다양한 방식으로 이루어질 수 있다.
상술한 바와 같이, 본 개시된 프리차지 및 제한부는 다수의 구현예로 구현될 수 있다. 도 1, 도 3 및 도 4는 프리차지 회로가 프리차지 제한 회로, 선택적으로 등화 회로로 보완될 수 있는 방법을 나타낸 개략도이다. 도 5a-E는 트랜지스터 레벨 구현들의 예시들을 도시한다. 상기 프리차지 회로가 PMOS 트랜지스터 솔루션을 기반으로 하는 경우, 당업자는 상기 구현들이 해당 NMOS 솔루션에서도 달성될 수 있음을 인정할 것이다. 여기에는 NMOS 트랜지스터를 사용하고 VDD 대신 프리차지 회로를 GND에 연결하는 작업이 포함된다. 이에, 본 개시의 맥락 내에서, 상기 프리차지 레벨을 제한하는 것은, GND 레벨, 즉 GND보다 10~80% 높거나, GND보다 20~80% 높거나, GND보다 20~70% 높거나, GND보다 10~50% 높고, 바람직하게는 GND보다 20-40% 높은 프리차지 레벨로 제한하는 것으로 해석될 수 있다.
본 개시된 프리차지 및 제한부의 일 실시예는, 상기 제1 비트 라인 및 상기 제2 비트 라인을 프리차지하도록 구성된 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 프리차지부, 및 상기 제1 비트 라인을 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 제한부의 제1 제한 프리차지 레벨 노드로 단락시키고, 상기 제2 비트 라인을 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 제한부의 제2 제한 프리차지 레벨 노드로 단락시킴으로써, 실질적인 지연 없이 공급 전압(VDD) 또는 접지 기준 레벨(GND)에 대한 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨을 제한하도록 구성된 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 제한부를 포함한다.
보다 구체적으로, 상기 프리차지 회로는 다음을 포함할 수 있다:
- 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터, 상기 제1, 제2 및 제3 PMOS 트랜지스터는 프리차지부를 제공하기 위해 직렬로 연결됨;
- 프리차지부와 공급 전압(VDD) 사이에 연결되어 제한부를 제공하는 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터,
제1 비트 라인은 제4 PMOS 트랜지스터의 제4 게이트 단자 또는 제2 PMOS 트랜지스터의 제2 게이트 단자 중 어느 하나에 연결되어 제1 비트 라인 프리차지 레벨을 제한하며,
제2 비트 라인은 제5 PMOS 트랜지스터의 제5 게이트 단자 또는 제3 PMOS 트랜지스터의 제3 게이트 단자 중 어느 하나에 연결되어 제2 비트 라인 프리차지 레벨을 제한한다.
동일한 구조는 NMOS 트랜지스터를 사용하여 가능하다. 본 실시예에서, 프리차지 회로는 다음을 포함한다:
- 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터, 제1, 제2 및 제3 NMOS 트랜지스터는 프리차지부를 제공하기 위해 직렬로 연결됨;
- 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 프리차지부와 접지 기준점(GND) 사이에 연결되어 접지 기준점에 대한 제한부를 제공한다.
제1 비트 라인은 제4 NMOS 트랜지스터의 제4 게이트 단자 또는 제2 NMOS 트랜지스터의 제2 게이트 단자 중 어느 하나에 연결되어, 접지 기준점에 대한 제1 비트 라인 프리차지 레벨을 제한하고,
제2 비트 라인은 제5 NMOS 트랜지스터의 제5 게이트 단자 또는 제3 NMOS 트랜지스터의 제3 게이트 단자 중 어느 하나에 연결되어, 접지 기준점에 대한 제2 비트 라인 프리차지 레벨을 제한한다.
일 실시예에 따르면 프리차지 회로는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
제1 및 제2 PMOS 트랜지스터 사이의 연결은 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
제1 및 제3 PMOS 트랜지스터 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
제1 게이트 단자, 상기 제2 게이트 단자 및 제3 게이트 단자에 프리차지 신호가 연결된다.
제한부는 다음을 포함할 수 있다:
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결된 제4 PMOS 트랜지스터;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 제5 PMOS는 상기 제3 PMOS 트랜지스터와 공급전압(VDD) 사이에 연결됨,
제4 게이트 단자는 제1 비트라인 노드에 연결되고, 제5 게이트 단자는 제2 비트라인 노드에 연결된다.
일 실시예에 따르면, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터는 접지 기준점(GND)에 연결된다. 이 실시예에서, 3개의 PMOS 트랜지스터들은 프리차지-접지 프리차지 및 제한부를 구현하기에 충분할 수 있다.
제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 치수화될 수 있고 및/또는 제4 PMOS 트랜지스터 및 제5 PMOS의 트랜지스터 유형은 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 선택된다. 이와 같이, 제4 및 제5 트랜지스터들의 게이트 신호들을 비트 라인들에 연결하고 비트 라인들의 프리차지 값을 제한하는 특성을 갖는 제4 및 제5 트랜지스터들을 선택하는 조합은 실질적인 지연 없이 원하는 프리차지 레벨을 제공하는 방식으로 이루어질 수 있다. 마찬가지로, NMOS 구현을 위해, 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 접지 기준점(GND)보다 높게 치수화될 수 있다. 및/또는 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 접지 기준점(GND)보다 높도록 선택된다.
이 실시예에서 PMOS 트랜지스터는 NMOS 트랜지스터일 수 있고 공급 전압(VDD)은 GND일 수 있다.
추가 실시예에 따르면, 프리차지부는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 상기 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결된 제4 PMOS 트랜지스터;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 상기 제5 PMOS 트랜지스터는 상기 제3 PMOS 트랜지스터와 공급전압(VDD) 사이에 연결됨,
제1 및 제2 PMOS 트랜지스터 사이의 연결은 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
제1 및 제3 PMOS 트랜지스터 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
제1 게이트 단자, 상기 제4 게이트 단자 및 제5 게이트 단자에는 프리차지 신호가 연결된다.
이 실시예에서, 제2 게이트 단자는 제1 비트 라인 노드에 연결될 수 있고, 제3 게이트 단자는 제2 비트 라인 노드에 연결될 수 있다.
제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 치수화될 수 있고 및/또는 제4 PMOS 트랜지스터 및 제5 PMOS의 트랜지스터 유형은 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 선택된다.
이 실시예에서 PMOS 트랜지스터는 NMOS 트랜지스터일 수 있고 공급 전압 VDD는 GND일 수 있다.
추가 실시예에서, 프리차지 회로는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
제1 및 제2 NMOS 트랜지스터 사이의 연결은 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
제1 및 제3 NMOS 트랜지스터 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하고,
제1 게이트 단자, 제2 게이트 단자 및 제3 게이트 단자에 프리차지 신호가 연결된다.
제한부는 다음을 더 포함할 수 있다:
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결되는 제4 NMOS 트랜지스터; 및
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 제5 NMOS 트랜지스터는 제3 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨,
제4 게이트 단자는 제1 비트라인 노드에 연결되고 제5 게이트 단자는 상기 제2 비트라인 노드에 연결된다.
추가 실시예에서, 프리차지 회로는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결되는 제4 NMOS 트랜지스터;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 제5 NMOS 트랜지스터는 제3 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨,
제1 및 제2 NMOS 트랜지스터 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
제1 및 제3 NMOS 트랜지스터 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
제1 게이트 단자, 제4 게이트 단자 및 제5 게이트 단자에는 프리차지 신호가 연결된다.
제2 게이트 단자는 제1 비트 라인 노드에 연결될 수 있고, 제3 게이트 단자는 제2 비트 라인 노드에 연결될 수 있다. 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 접지 기준점(GND)보다 높도록 치수화될 수 있고, 및/또는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 접지 기준점(GND)보다 높도록 선택될 수 있다.
본 개시의 예로부터, 본 개시된 프리차지 회로의 범위 내에서, PMOS, NMOS 또는 조합에 기반한 VDD 제한부와 PMOS, NMOS 또는 조합에 기반한 해당 GND 제한부를 통해 비트 라인을 제한할 수 있다.
프리차지 회로는 제1 비트 라인과 제2 비트 라인 사이에 연결된 등화 회로를 더 포함할 수 있다. 등화 회로는 프리차지 회로의 필수적인 부분일 수 있다. 등화 회로의 예는 도 7A-C에서 확인할 수 있다.
일 실시예에서, 등화 회로는 제1 비트 라인과 제2 비트 라인 사이에 연결된 등화기 NMOS 트랜지스터 또는 등화기 PMOS 트랜지스터를 포함하고, 프리차지 신호는 등화기 NMOS 트랜지스터 또는 등화기 PMOS 트랜지스터의 게이트 단자에 연결된다. 대안적인 실시예에서, 등화 회로는 병렬로 연결된 등화기 NMOS 트랜지스터 및 등화기 PMOS 트랜지스터를 포함하고, 등화기 NMOS 트랜지스터 및 등화기 PMOS 트랜지스터는 제1 비트 라인과 제2 비트 라인 사이에 연결된다.
본 개시는 또한 정적 랜덤 액세스 메모리와 같은 메모리에 관한 것으로, 다음을 포함한다:
- 열과 행으로 배열된 복수의 메모리 셀, 각각의 메모리 셀은 제1 비트 라인 및 제2 비트 라인으로부터 액세스되는 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 메모리 셀 트랜지스터의 배열을 포함함;
- 하나 이상의 열 내에서 제1 비트 라인 및 제2 비트 라인에 연결되는 적어도 하나의 프리차지 회로,
각각의 프리차지 회로는 프리차지 사이클 동안 제1 비트 라인을 제1 비트 라인 프리차지 레벨로 제한하고 제2 비트 라인을 제2 비트 라인 프리차지 레벨로 제한하도록 구성된다.
프리차지 회로는 본 개시된 프리차지 회로의 어느 실시예일 수 있다. 메모리 셀들은 예를 들어 4T, 5T, 6T, 7T, 8T 또는 어느 적합한 메모리 셀의 셀들일 수 있다. 메모리는 정적 랜덤 액세스 메모리 또는 콘텐츠 어드레싱 가능 메모리 또는 3차 콘텐츠 어드레싱 가능 메모리일 수 있다.
메모리가 콘텐츠 어드레싱 가능 메모리 또는 3차 콘텐츠 어드레싱 가능 메모리인 경우, 본 개시된 프리차지 회로는 메모리의 매치 라인을 제한하는 데 사용될 수 있다. 따라서, 본 개시는 또한 메모리 셀 어레이의 매치라인을 위한 프리차지 회로에 관한 것으로, 프리차지 회로는 다음을 포함한다:
- 매치라인을 프리차지하도록 구성된 프리차지 및 제한부, 프리차지 및 제한부는 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 매치라인의 매치라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는 매치라인 프리차지 레벨을 바람직하게는 실질적인 지연 없이 단일 프리차지 사이클로 제한하도록 구성된다.
일 예로서, 메모리 셀 트랜지스터의 배열은 다음을 포함할 수 있다:
- 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 제1 및 제2 교차 결합 인버터를 형성하는 제1 메모리 셀 트랜지스터, 제2 메모리 셀 트랜지스터, 제3 메모리 셀 트랜지스터 및 제4 메모리 셀 트랜지스터;
- 제1 저장 노드와 제1 비트 라인 사이에 연결된 제5 메모리 셀 트랜지스터; 및/또는 반전된 제1 저장 노드와 제2 비트 라인 사이에 연결된 제6 트랜지스터.
프리차지 회로는 다음을 포함할 수 있다:
- 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부; 프리차지 및 제한부는 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 제2 비트 라인의 제2 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는 바람직하게는 실질적인 지연 없이 단일 프리차지 사이클에서 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다.
메모리는 다음과 같이 메모리를 기능시키기 위한 추가적인 주변부를 더 포함할 수 있으나, 이에 한정되지 않는다:
- 행 디코더;
- 열 디코더;
- 감지 증폭기.
본 개시된 프리차지 회로는 메모리 구조에서 다른 방식으로 이용될 수 있다. 메모리 분할에서 로컬 프리차지 회로와 글로벌 프리차지 회로를 모두 사용하거나 글로벌 비트 라인에 연결된 단일 프리차지 회로를 사용할 수 있다. 따라서, 일 실시예에서, 각 컬럼에 배열된 메모리 셀들은 제1 로컬 비트 라인 및 제2 로컬 비트 라인에 연결되고, 적어도 하나의 로컬 프리차지 회로는 각각의 로컬 비트 라인에 연결되며, 글로벌 제1 비트 라인은 어느 제1 로컬 비트 라인에 연결되도록 구성될 수 있고 글로벌 제2 비트 라인은 어느 제2 로컬 비트 라인에 연결되도록 구성될 수 있으며, 글로벌 프리차지 회로는 글로벌 제1 비트 라인 및 글로벌 제2 비트 라인에 연결된다.
로컬 비트 라인과 글로벌 비트 라인은 읽기 중에 로컬에서 글로벌 비트 라인으로, 쓰기 중에 글로벌에서 로컬 비트 라인으로 전압 전송을 허용하도록 구성될 수 있는 스위치 소자에 의해 분리된다. 일 실시예에 따르면, 로컬 비트 라인과 글로벌 비트 라인은 NMOS 트랜지스터와 같은 스위치 소자에 의해 분리된다. 이 구성의 예가 도 11에 도시된다. 이 구현에서 로컬 비트 라인은 전체 VDD로 프리차지될 수 있는 반면 글로벌 비트 라인은 제한된 전압으로 프리차지된다. 일 실시예에서, 쓰기 동작 동안, 글로벌 비트 라인들 중 하나는 '0'으로 풀다운 되고 스위치 소자는 'sel' 신호를 활성화함으로써 개방된다. NMOS 스위치 소자는 제한된 프리차지 전압이 로컬 비트 라인으로 전파되는 것을 제한하여 비트셀 안정성에 대한 이 체계의 영향을 제한한다.
일 실시예에서, 읽기 동작 동안 'sel' 신호는 양측에서 동시에 활성화된다. 본 실시예에서, 어떤 종류의 스위치 소자가 사용되는지에 따라, 한쪽에서 글로벌 비트 라인이 일정하게 유지되거나 로컬 비트 라인과의 전하 공유 원리를 통한 전압에 의해 증가한다. 반대쪽에서는 로컬 비트 라인이 글로벌 비트 라인의 제한된 프리차지 전압 아래로 떨어지자마자 글로벌 비트 라인은 로컬 비트 라인을 통해 풀다운된다. 대안적인 실시예는 글로벌 비트 라인 프리차지 전압 아래로 로컬 비트 라인을 방전시킨 후 'sel' 신호를 활성화하는 것을 포함한다.
보다 구체적으로, 로컬 프리차지 회로는 본 개시된 제한부 없는 프리차지 회로일 수 있고, 글로벌 프리차지 회로는 본 개시된 제한부를 포함할 수 있다. 일 실시예에서, 글로벌 프리차지 회로는 공급 전압 레벨(VDD)보다 10-80% 낮은 프리차지 레벨 또는 공급 전압 레벨(VDD)보다 10-50% 낮은 프리차지 레벨로 비트 라인을 프리차지하도록 구성되고, 로컬 프리차지 회로는 비트 라인을 공급 전압 레벨로 프리차지하도록 구성된다. 또한 이 경우 프리차지 회로는 PMOS, NMOS 기반 변형 또는 조합일 수 있다.
도면에 대한 자세한 설명
본 발명은 첨부된 도면을 참조하여 이하에서 보다 상세하게 설명될 것이다. 도면은 예시적이며 본 개시된 프리차지 회로 및 메모리의 특징 중 일부를 예시하기 위한 것이며, 본 개시된 발명을 제한하는 것으로 해석되어서는 안 된다.
도 1은 메모리 셀 어레이의 비트 라인(BLT, BLF)을 위한 현재 개시된 프리차지 회로(100)의 예시적인 실시예를 도시한다. 프리차지 회로(100)는 2개의 프리차지 제한 회로(101) 및 등화 회로(110)를 포함한다. 프리차지 및 제한 회로(101) 중 하나와 등화 회로(110) 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다. 프리차지 및 제한 회로(101) 중 다른 하나와 등화 회로(110) 사이의 연결은 제2 비트 라인 노드(BLF)를 정의한다.
도 2는 본 개시된 프리차지 회로를 사용하는 메모리 액세스를 위한 신호 레벨의 예를 도시한다. 프리차지 주기 동안 비트 라인이 VPRE로 프리차지되는 것을 볼 수 있다. 쓰기 사이클 동안 이중 라인 중 하나는 워드 라인이 액세스되는 동안 GND로 이동한다. 유휴 주기에서 비트 라인은 효과적으로 플로팅된다. 다음으로 프리차지 주기에 의해 읽기 액세스가 시작된다. 읽기 주기 동안 워드 라인에 액세스하고 셀은 비트 라인 중 하나를 천천히 방전한다. SA+유휴 주기는 워드 라인이 닫히고 감지 증폭기가 트리거되는 읽기 작업의 끝이며, 이어서 비트 라인이 다시 플로팅되는 유휴 모드가 뒤따른다.
도 3은 현재 개시된 프리차지 회로(100)의 추가 실시예를 도시한다. 프리차지 회로(100)는 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 제2 비트 라인의 제2 비트 라인 프리차지 레벨을 제한하도록 구성된 2개의 제한부(101); 프리차지 및 제한부의 프리차지부를 구성하고, 게이트 단자에 프리차지 신호(nPRE)가 연결되는 2개의 PMOS 트랜지스터(103, 104); 및 제1 비트 라인(BLT)과 제2 비트 라인(BLF) 사이에 배열된 등화 회로(110)를 포함한다. 도 4는 2개의 제한부(101)가 공급 전압(VDD)과 2개의 PMOS 트랜지스터(103, 104) 사이가 아닌 비트 라인(BLT, BLF)과 2개의 PMOS 트랜지스터(103, 104) 사이에 배치된 유사한 프리차지 회로(100)를 도시한다. PMOS 트랜지스터 대신에 NMOS 트랜지스터가 사용될 수 있다.
도 5a-E는 본 개시된 프리차지 회로(100)의 실시예들의 트랜지스터 레벨 구현들을 도시한다. 도 5a의 예에서, 프리차지 회로(100)는 제1 PMOS 트랜지스터(102), 제2 PMOS 트랜지스터(103) 및 제3 PFigs를 포함하며, 5A-E는 본 개시된 프리차지 회로(100)의 실시예들의 트랜지스터 레벨 구현들을 도시한다. 도 5a의 예에서, 프리차지 회로(100)는 제1 PMOS 트랜지스터(102), 제2 PMOS 트랜지스터(103) 및 제3 PMOS 트랜지스터(104)를 포함한다. 제1 PMOS 트랜지스터(102)의 소스 단자와 제2 PMOS 트랜지스터(103)의 드레인 단자 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다. 제1 PMOS 트랜지스터(102)의 드레인 단자와 제3 PMOS 트랜지스터(104)의 드레인 단자 사이의 연결부는 제2 비트 라인 노드(BLF)를 정의한다. 프리차지 신호(nPRE)는 제1(102), 제2(103) 및 제3(104) PMOS 트랜지스터의 게이트 단자에 연결된다. 제4 PMOS 트랜지스터(105)는 제2 PMOS 트랜지스터(103)의 소스 단자와 공급 전압(VDD) 사이에 연결된다. 제5 PMOS 트랜지스터(106)는 제3 PMOS 트랜지스터(104)의 소스 단자와 공급 전압(VDD) 사이에 연결된다. 제4 PMOS 트랜지스터(105)의 게이트 단자는 제1 비트 라인 노드(BLT)에 연결된다. 제5 PMOS 트랜지스터(106)의 게이트 단자는 제2 비트 라인 노드(BLF)에 연결된다. 제4 PMOS 트랜지스터(105)의 소스 단자는 공급 전압(VDD)에 연결된다. 제4 PMOS 트랜지스터(105)의 드레인 단자는 제2 PMOS 트랜지스터(103)의 소스 단자에 연결된다. 제5 PMOS 트랜지스터(106)의 소스 단자는 공급 전압(VDD)에 연결된다. 제5 PMOS 트랜지스터(106)의 드레인 단자는 제3 PMOS 트랜지스터(104)의 소스 단자에 연결된다. 도 5a와 유사한 도 5b의 예에서, 프리차지 신호(NPRE)는 제1(102), 제4(105) 및 제5(106) PMOS 트랜지스터의 게이트 단자에 연결되는 반면, 제2 PMOS 트랜지스터(103)의 게이트 단자는 제1 비트 라인 노드(BLT)에 연결되고 제3 PMOS 트랜지스터(104)의 게이트 단자는 제2 비트 라인 노드(BLF)에 연결된다. 도 5c의 예에서, 프리차지 회로(100)는 제1 NMOS 트랜지스터(113), 제2 NMOS 트랜지스터(114) 및 제3 NMOS 트랜지스터(115)를 포함한다. 제1 NMOS 트랜지스터(113)의 드레인 단자와 제2 NMOS 트랜지스터(114)의 소스 단자 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다. 제1 NMOS 트랜지스터(113)의 소스 단자와 제3 NMOS 트랜지스터(115)의 소스 단자 사이의 연결은 제2 비트 라인 노드(BLF)를 정의한다. 프리차지 신호(PRE)는 제1(113), 제2(114) 및 제3(115) NMOS 트랜지스터의 게이트 단자에 연결된다. 제2 NMOS 트랜지스터의 드레인 단자는 공급 전압(VDD)에 연결된다. 제3 NMOS 트랜지스터의 드레인 단자는 공급 전압(VDD)에 연결된다. 도 5d의 예에서, 프리차지 회로(100)는 제1 NMOS 트랜지스터(113), 제2 NMOS 트랜지스터(114), 제3 NMOS 트랜지스터(115), 제4 NMOS 트랜지스터(116) 및 제5 NMOS 트랜지스터(117)를 포함한다. 제1 NMOS 트랜지스터(113)의 소스 단자와 제2 NMOS 트랜지스터(114)의 드레인 단자 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다. 제1 NMOS 트랜지스터(113)의 드레인 단자와 제3 NMOS 트랜지스터(115)의 드레인 단자 사이의 연결부는 제2 비트 라인 노드(BLF)를 정의한다. 제4 NMOS 트랜지스터(116)의 소스 단자는 접지(GND)에 연결된다. 제4 NMOS 트랜지스터(116)의 드레인 단자는 제2 NMOS 트랜지스터(114)의 소스 단자에 연결된다. 제5 NMOS 트랜지스터(117)의 소스 단자는 접지(GND)에 연결된다. 제5 NMOS 트랜지스터(117)의 드레인 단자는 제3 NMOS 트랜지스터(115)의 소스 단자에 연결된다. 프리차지 신호(PRE)는 제1(113), 제2(114) 및 제3(115) NMOS 트랜지스터의 게이트 단자에 연결된다. 제4 NMOS 트랜지스터(116)의 게이트 단자는 제1 비트 라인 노드(BLT)에 연결된다. 제5 NMOS 트랜지스터(117)의 게이트 단자는 제2 비트 라인 노드(BLF)에 연결된다. 도 5e의 예에서, 프리차지 회로(100)는 제1 NMOS 트랜지스터(113), 제2 NMOS 트랜지스터(114), 제3 NMOS 트랜지스터(115), 제4 NMOS 트랜지스터(116) 및 제5 NMOS 트랜지스터(117)를 포함한다. 제1 NMOS 트랜지스터(113)의 소스 단자와 제2 NMOS 트랜지스터(114)의 드레인 단자 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다.
도 6a는 제1 NMOS 트랜지스터(113), 제2 NMOS 트랜지스터(114) 및 제3 NMOS 트랜지스터(115)를 포함하는 NMOS 기반의 프리차지 및 제한 회로를 도시한다. 이러한 구현을 위하여, 제한된 프리차지 회로의 속도와 신뢰성을 더욱 향상시키기 위하여, 도 6A의 113을 대체하거나 추가적인 병렬 회로로서 도 6B의 등화 회로(110)를 사용할 수 있다. EQ가 낮고 nEQ가 높을 때 BLT와 BLF는 효과적으로 단락된다. 하나의 실시예에서, 프리차지 및 제한부는 메모리 액세스가 시작될 때, 즉, 프리차지가 발생하기 적어도 얼마 전에 EQ를 낮게, nEQ를 높게 설정하고, 메모리 액세스가 완료된 후에도 적어도 얼마 동안은 EQ를 높게 유지하도록 구성된다. 나머지 시간 동안 EQ는 높게, nEQ는 낮게 유지된다.
도 7A-C는 본 개시된 프리차지 회로에 대한 등화 회로들의 실시예들을 도시한다. 바람직하게는, 등화회로(110)는 프리차지 회로의 일체형이며, 예를 들어, 도 3 및 도 4에 도시된 바와 같이 제1비트 라인과 제2비트 라인 사이에 배치되며, 도 7A는 등화회로(110)가 등화기 PMOS 트랜지스터(111)로 구현되는 예를 나타낸다. 도 7b는 등화회로(110)가 등화기 NMOS 트랜지스터(112)로 구현된 예를 나타낸다. 도 7c는 등화회로(110)가 병렬로 연결된 등화기 NMOS 트랜지스터(112)와 등화기 PMOS 트랜지스터(111)로 구현된 예를 나타낸다.
도 8은 PMOS/NMOS의 혼합 구현체를 이용하여 현재 개시된 프리차지 회로(100)의 추가적인 실시예를 도시한다. 본 실시예에서, 프리차지 및 제한부(101)는 VDD와 제1 비트선 노드(BLT) 사이에 배치 및 연결된 제1 NMOS 프리차지 및 제한부와 VDD와 제2 비트선 노드(BLF) 사이에 배치 및 연결된 제2 NMOS 프리차지 및 제한부로 구분된다. 프리차지 제한부(101)는 VDD와 제1 비트선 노드(BLT) 사이에 배치되어 연결되는 제1 PMOS 프리차지 제한부와, VDD와 제2 비트선 노드(BLF) 사이에 배치되어 연결되는 제2 PMOS 프리차지 제한부를 더 포함한다.
도 9는 PMOS/NMOS의 혼합 구현 예를 도시한다. 본 실시예에서, 프리차지 회로(100)는 제1 PMOS 트랜지스터(102), 제2 PMOS 트랜지스터(103) 및 제3 PMOS 트랜지스터(104)를 포함한다. 제1 PMOS 트랜지스터(102)와 제2 PMOS 트랜지스터(103) 사이의 연결은 제1 비트 라인 노드(BLT)를 정의한다. 제1 PMOS 트랜지스터(102)와 제3 PMOS 트랜지스터(104) 사이의 연결은 제2 비트 라인 노드(BLF)를 정의한다. 프리차지 신호(PRE)는 제1(102), 제2(103) 및 제3(104) PMOS 트랜지스터의 게이트 단자에 연결된다. 제4 PMOS 트랜지스터(105)는 제2 PMOS 트랜지스터(103)와 공급 전압(VDD) 사이에 연결된다. 제5 PMOS 트랜지스터(106)는 제3 PMOS 트랜지스터(104)와 공급 전압(VDD) 사이에 연결된다. 제4 PMOS 트랜지스터(105)의 게이트 단자는 제1 비트선 노드(BLT)에 연결된다. 제5 PMOS 트랜지스터(106)의 게이트 단자는 제2 비트선 노드(BLF)에 연결된다. 상기 프리차지 회로(100)는 비트 라인(BLT, BLF)과 공급 전압(VDD) 사이에 연결된 제6(NMOS) 트랜지스터(107) 및 제7(NMOS) 트랜지스터(108)를 더 포함한다. 반전 프리차지 신호(nPRE)는 제6 트랜지스터(107) 및 제7 트랜지스터(108)의 게이트 단자에 연결된다.
도 10은 복수의 메모리 셀(203)을 포함하는 본 개시된 메모리(200)의 일 실시예를 나타낸 것으로, 메모리(200)는 로컬(201) 및 글로벌(202) 프리차지 회로를 포함한다. 스위치 소자들(204)은 로컬 비트 라인들(lbl_l, lbl_r)과 글로벌 비트 라인들(gbl_l, gbl_r) 사이의 연결을 제어하기 위해 사용된다. 도 11에서 스위치 소자(204)는 NMOS 트랜지스터(204)로 구현된다.
도 12는 표준 6T 메모리 셀(300)의 예를 나타낸다. 본 개시된 메모리(200)는 열 및 행으로 배열된 복수의 메모리 셀을 포함한다. 메모리 셀은 예를 들어 6T 메모리 셀일 수 있지만 다른 유형의 메모리 셀일 수도 있다. 도 12의 예에서, 메모리 셀은 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 제1 및 제2 교차 결합 인버터를 형성하는 제1 메모리 셀 트랜지스터(301), 제2 메모리 셀 트랜지스터(302), 제3 메모리 셀 트랜지스터(303) 및 제4 메모리 셀 트랜지스터(304)를 포함한다. 메모리 셀은 제1 저장 노드와 제1 비트 라인 사이에 연결된 제5 메모리 셀 트랜지스터(305) 및 반전된 제1 저장 노드와 제2 비트 라인 사이에 연결된 제6 메모리 셀 트랜지스터(306)를 더 포함한다.
본 발명의 추가적인 세부사항
1. 메모리 셀 어레이의 비트 라인용 프리차지 회로, 상기 프리차지 회로는 다음을 포함한다:
- 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 상기 프리차지 및 제한부는 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 제2 비트의 제2 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
상기 프리차지 및 제한부는 바람직하게는 실질적인 지연 없이 단일 프리차지 사이클에서 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다.
2. 제1항목에 따른 프리차지 회로에 있어서, 프리차지 및 제한부는 메모리 셀들의 전압 레벨과 동일한 전압 레벨에서 동작한다.
3. 선행하는 항목들 중 어느 하나에 따른 프리차지 회로에 있어서, 프리차지 회로는 프리차지 사이클의 개시시 직접적으로 제1 플로팅 레벨로부터 제1 비트선 프리차지 레벨을, 제2 비트선 프리차지 레벨로부터 제2 비트선 프리차지 레벨을 설정하도록 구성된다.
4. 선행하는 항목들 중 어느 하나에 따른 프리차지 회로, 상기 프리차지부는 다음을 포함한다.
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
상기 제1 및 제2 PMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의한다.
제1 및 제3 PMOS 트랜지스터들 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의한다.
프리차지 신호는 제1 게이트 단자, 제2 게이트 단자 및 제3 게이트 단자에 연결된다.
5. 제4항목에 따른 프리차지 회로에 있어서, 제한부는 다음을 포함한다.
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖는 제4 PMOS 트랜지스터, 제4 PMOS는 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결됨;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 제5 PMOS는 제3 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결됨;
제4 게이트 단자는 제1 비트선 노드에 연결되고, 제5 게이트 단자는 제2 비트선 노드에 연결된다.
6. 제4항목 따른 프리차지 회로에 있어서, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터는 접지 기준점(GND)에 연결된다.
7. 제1항목 내지 제3항목 중 어느 하나에 따른 프리차지 회로에 있어서, 프리차지 회로는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖는 제4 PMOS 트랜지스터, 제4 PMOS는 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결됨;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 제5 PMOS는 제3 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결됨;
제1 및 제2 PMOS 트랜지스터들 사이의 연결은 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의한다.
제1 및 제3 PMOS 트랜지스터들 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의한다.
프리차지 신호는 제1 게이트 단자, 제4 게이트 단자 및 제5 게이트 단자에 연결된다.
8. 제7항목에 따른 프리차지 회로에 있어서, 제2 게이트 단자는 제1 비트 라인 노드에 연결되고, 제3 게이트 단자는 제2 비트 라인 노드에 연결된다.
9. 제5항목 내지 제8항목 중 어느 하나에 따른 프리차지 회로에 있어서, 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD) 및/또는 제4 PMOS 트랜지스터의 트랜지스터 타입과 비교하여 제한되는 치수를 갖는다. 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 제5 PMOS 트랜지스터가 선택된다.
10. 제1항목 내지 제3항목 중 어느 하나에 따른 프리차지 회로에 있어서, 프리차지부는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
제1 및 제2 NMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의한다.
제1 및 제3 NMOS 트랜지스터들 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의한다.
프리차지 신호는 제1 게이트 단자, 제2 게이트 단자 및 제3 게이트 단자에 연결된다.
11. 제10항목에 따른 프리차지 회로에 있어서, 제한부는 다음을 포함한다:
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖는 제4 NMOS 트랜지스터, 제4 NMOS는 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 제5 NMOS는 제3 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨;
제4 게이트 단자는 제1 비트선 노드에 연결되고, 제5 게이트 단자는 제2 비트선 노드에 연결된다.
12. 제1항목 내지 제3항목 중 어느 하나에 따른 프리차지 회로에 있어서, 프리차지 회로는 다음을 포함한다:
- 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
- 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
- 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
- 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖는 제4 NMOS 트랜지스터, 제4 NMOS는 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨;
- 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 제5 NMOS는 제3 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결됨;
제1 및 제2 NMOS 트랜지스터들 사이의 연결은 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의한다.
제1 및 제3 NMOS 트랜지스터들 사이의 연결은 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의한다.
프리차지 신호는 제1 게이트 단자, 제4 게이트 단자 및 제5 게이트 단자에 연결된다.
13. 제12항목에 따른 프리차지 회로에 있어서, 제2 게이트 단자는 제1 비트 라인 노드에 연결되고, 제3 게이트 단자는 제2 비트 라인 노드에 연결된다.
14. 제11항목 내지 제13항목 중 어느 하나에 따른 프리차지 회로에 있어서, 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨이 그라운드 기준점(GND)보다 높은 치수를 갖는다.
15. 선행 항목들 중 어느 하나에 따른 프리차지 회로에 있어서, 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 공급 전압(VDD)보다 10-50% 더 낮고, 바람직하게는 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 공급 전압(VDD)보다 20-40% 낮다.
16. 선행 항목들 중 어느 하나에 따른 프리차지 회로에 있어서, 제1 비트 라인과 제2 비트 라인 사이에 연결된 등화 회로를 포함한다.
17. 제16항목에 따른 프리차지 회로에 있어서, 등화 회로는 제1 비트 라인과 제2 비트 라인 사이에 접속된 등화기 NMOS 트랜지스터 또는 등화기 PMOS 트랜지스터를 포함하고, 프리차지 신호는 등화기 NMOS 트랜지스터 또는 등화기 PMOS 트랜지스터의 게이트 단자에 연결된다.
18. 제16항목에 따른 프리차지 회로에 있어서, 등화 회로는 병렬로 연결된 등화기 NMOS 트랜지스터 및 등화기 PMOS 트랜지스터를 포함하고, 등화기 NMOS 트랜지스터 및 등화기 PMOS 트랜지스터는 제1 비트 라인과 제2 비트 라인 사이에 연결된다.
19. 선행하는 항목들 중 어느 하나에 따른 프리차지 회로에 있어서, 메모리 셀 어레이의 열에서 제1 비트 라인은 '참' 비트 라인이고 제2 비트 라인은 '거짓' 비트 라인이다.
20. 정적 랜덤 액세스 메모리와 같은 메모리는 다음을 포함함:
- 열과 행으로 배열된 복수의 메모리 셀, 각각의 메모리 셀은 제1 비트 라인 및 제2 비트 라인으로부터 액세스되는 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 메모리 셀 트랜지스터의 배열을 포함함;
- 적어도 하나의 프리차지 회로, 프리차지 회로는 열 내의 제1 비트 라인 및 제2 비트 라인에 연결되고, 각각의 프리차지 회로는 프리차지 사이클 동안 제1 비트 라인을 제1 비트 라인 프리차지 레벨로 및 제2 비트 라인을 제2 비트 라인 프리차지 레벨로 제한하도록 구성됨.
21. 제20항목에 따른 메모리에 있어서, 메모리 셀 트랜지스터의 배열은 다음을 포함한다:
- 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 제1 및 제2 교차 결합형 인버터를 형성하는 제1 메모리 셀 트랜지스터, 제2 메모리 셀 트랜지스터, 제3 메모리 셀 트랜지스터 및 제4 메모리 셀 트랜지스터;
- 제1 저장 노드와 제1 비트 라인 사이에 연결된 제5 메모리 셀 트랜지스터; 및/또는 반전된 제1 저장 노드와 제2 비트 라인 사이에 연결된 제6 트랜지스터.
22. 제20항목 내지 제21항목 중 어느 하나에 따른 메모리에 있어서, 프리차지 회로는 다음을 포함한다:
- 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 제2 비트 라인의 제2 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는 바람직하게는 실질적인 지연 없이 단일 프리차지 사이클에서 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨을 제한하도록 구성된다.
23. 제20항목 내지 제22항목 중 어느 하나에 따른 메모리에 있어서, 프리차지 회로는 제1항목 내지 제19항목 중 어느 하나에 따른 프리차지 회로이다.
24. 제20-23항목 중 어느 하나에 따른 메모리에 있어서, 다음을 더 포함함:
- 행 디코더;
- 열 디코더;
- 감지 증폭기.
25. 제20항목 내지 제24항목 중 어느 하나에 따른 메모리에 있어서, 메모리는 정적 랜덤 액세스 메모리 또는 콘텐츠 어드레싱 가능 메모리 또는 3차 콘텐츠 어드레싱 가능 메모리이다.
26. 제20항목 내지 제25항목 중 어느 하나에 따른 메모리에 있어서, 각 열에 배열된 메모리 셀은 제1 로컬 비트 라인 및 제2 로컬 비트 라인에 연결되고, 적어도 하나의 로컬 프리차지 회로는 각 로컬 비트 라인에 연결된다. 글로벌 제1 비트 라인은 어느 제1 로컬 비트 라인에 연결되도록 구성될 수 있고, 글로벌 제2 비트 라인은 어느 제2 로컬 비트 라인에 연결되도록 구성될 수 있으며, 글로벌 프리차지 회로는 글로벌 제1 비트 라인 및 글로벌 제2 비트 라인에 연결된다.
27. 제26항목에 따른 메모리에 있어서, 로컬 비트 라인과 글로벌 비트 라인은 NMOS 트랜지스터와 같은 스위치 소자들에 의해 분리된다.
28. 제26항목 내지 제27항목 중 어느 하나에 따른 메모리에 있어서, 글로벌 프리차지 회로는 공급 전압 레벨(VDD)보다 10-50% 더 낮은 프리차지 레벨로 비트 라인들을 프리차지하도록 구성되고, 로컬 프리차지 회로는 비트 라인들을 공급 전압 레벨로 프리차지하도록 구성된다.
29. 메모리 셀 어레이의 매치라인용 프리차지 회로에 있어서, 프리차지 회로는 다음을 포함함:
- 매치라인을 프리차지하도록 구성된 프리차지 및 제한부, 프리차지 및 제한 부는 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 매치라인의 매치라인 프리차지 레벨을 제한하도록 더 구성됨,
프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서 매치라인 프리차지 레벨을 제한하도록 구성된다.
30. 메모리 셀 어레이의 비트 라인용 프리차지 회로에 있어서, 프리차지 회로는 다음을 포함함:
- 제1 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 프리차지 및 제한부는 어느 메모리 셀의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 제1 비트 라인의 제1 비트 라인 프리차지 레벨을 제한하도록 추가로 구성됨,
프리차지 및 제한부는 바람직하게는 실질적인 지연 없이 단일 프리차지 사이클에서 제1 비트 라인 프리차지 레벨을 제한하도록 구성된다.

Claims (22)

  1. - 제1 비트 라인 및 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 상기 프리차지 및 제한부는 메모리 셀들의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 상기 제1 비트 라인의 제1 비트라인 프리차지 레벨 및 상기 제2 비트 라인의 제2 비트라인 프리차지 레벨을 제한하도록 더 구성됨,
    상기 프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서 상기 제1 비트라인 프리차지 레벨 및 상기 제2 비트라인 프리차지 레벨을 제한하도록 구성되는,
    을 포함하는 메모리 셀들의 어레이의 비트 라인들용 프리차지 회로.
  2. 제1항에 있어서,
    상기 프리차지 회로는 상기 프리차지 사이클이 시작되는 즉시 제1 플로팅 레벨로부터 상기 제1 비트라인 프리차지 레벨을 설정하고 제2 플로팅 레벨로부터 상기 제2 비트 라인 프리차지 레벨을 설정하도록 구성되는, 프리차지 회로.
  3. 선행하는 청구항들 중 어느 한 항에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인을 프리차지하도록 구성된 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 프리차지부; 및 상기 제1 비트 라인을 PMOS 트랜지스터 기반 또는 NMOS 트랜지스터 기반 제한부의 제1 제한 프리차지 레벨 노드에 단락시키고, 상기 제2 비트 라인을 상기 PMOS 트랜지스터 기반 또는 상기 NMOS 트랜지스터 기반 제한부의 제2 제한 프리차지 레벨 노드에 단락시킴으로써, 실질적인 지연 없이 공급 전압(VDD) 또는 접지 기준 레벨(GND)에 대한 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨을 제한하도록 구성된 상기 PMOS 트랜지스터 기반 또는 상기 NMOS 트랜지스터 기반 제한부를 포함하는, 프리차지 회로.
  4. 선행하는 청구항들 중 어느 한 항에 있어서,
    - 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터들, 상기 제1, 제2 및 제3 PMOS 트랜지스터들은 프리차지부를 제공하도록 직렬 연결됨;
    - 상기 프리차지부와 공급 전압(VDD) 사이에 연결되어 제한부를 제공하는 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터,
    상기 제1 비트 라인은 상기 제4 PMOS 트랜지스터의 제4 게이트 단자 또는 상기 제2 PMOS 트랜지스터의 제2 게이트 단자 중 하나에 연결되어, 상기 제1 비트 라인 프리차지 레벨을 제한하고,
    상기 제2 비트 라인은 상기 제5 PMOS 트랜지스터의 제5 게이트 단자 또는 상기 제3 PMOS 트랜지스터의 제3 게이트 단자 중 하나에 연결되어, 상기 제2 비트 라인 프리차지 레벨을 제한하는,
    을 포함하는 프리차지 회로.
  5. 제1항 내지 제2항 중 어느 한 항에 있어서,
    - 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터들, 상기 제1, 제2 및 제3 NMOS 트랜지스터들은 프리차지부를 제공하도록 직렬로 연결됨;
    - 상기 프리차지부와 접지 기준점(GND) 사이에 연결되어 상기 접지 기준점에 대한 제한부를 제공하는 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터,
    상기 제1 비트 라인은 상기 제4 NMOS 트랜지스터의 제4 게이트 단자 또는 상기 제2 NMOS 트랜지스터의 제2 게이트 단자 중 어느 하나에 연결되어, 상기 접지 기준점에 대한 상기 제1 비트 라인 프리차지 레벨을 제한하고,
    상기 제2 비트 라인은 상기 제5 NMOS 트랜지스터의 제5 게이트 단자 또는 상기 제3 NMOS 트랜지스터의 제3 게이트 단자 중 어느 하나에 연결되어, 상기 접지 기준점에 대한 상기 제2 비트 라인 프리차지 레벨을 제한하는,
    을 포함하는 프리차지 회로.
  6. 선행하는 청구항들 중 어느 한 항에 있어서, 프리차지부는,
    - 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
    - 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
    - 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
    상기 제1 및 제2 PMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
    상기 제1 및 제3 PMOS 트랜지스터들 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하고,
    상기 제1 게이트 단자, 상기 제2 게이트 단자 및 제3 게이트 단자에 프리차지 신호가 연결되고,
    제한부는:
    - 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 상기 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결된 제4 PMOS 트랜지스터;
    - 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 제5 PMOS 트랜지스터는 상기 제3 PMOS 트랜지스터와 상기 공급 전압(VDD) 사이에 연결되는,
    상기 제4 게이트 단자는 상기 제1 비트라인 노드에 연결되고 상기 제5 게이트 단자는 상기 제2 비트라인 노드에 연결되는,
    을 포함하는 프리차지 회로.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 프리차지 회로는,
    - 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 PMOS 트랜지스터;
    - 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 PMOS 트랜지스터;
    - 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 PMOS 트랜지스터,
    - 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 상기 제2 PMOS 트랜지스터와 공급 전압(VDD) 사이에 연결된 제4 PMOS 트랜지스터;
    - 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 PMOS 트랜지스터; 상기 제5 PMOS 트랜지스터는 상기 제3 PMOS 트랜지스터와 상기 공급 전압(VDD) 사이에 연결되는,
    상기 제1 및 제2 PMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
    상기 제1 및 제3 PMOS 트랜지스터 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
    상기 제1 게이트 단자, 상기 제4 게이트 단자 및 상기 제5 게이트 단자에는 프리차지 신호가 연결되고,
    상기 제2 게이트 단자는 상기 제1 비트 라인 노드에 연결되고 상기 제3 게이트 단자는 상기 제2 비트 라인 노드에 연결되는,
    을 포함하는 프리차지 회로.
  8. 제6항 내지 제7항 중 어느 한 항에 있어서, 상기 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터는 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨이 공급 전압(VDD)에 비해 제한되도록 치수화되고, 및/또는 상기 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터의 트랜지스터 유형은 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨이 상기 공급 전압(VDD)에 비해 제한되도록 선택되는, 프리차지 회로.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 프리차지부는,
    - 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
    - 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
    - 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
    상기 제1 및 제2 NMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
    상기 제1 및 제3 NMOS 트랜지스터들 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하고,
    상기 제1 게이트 단자, 상기 제2 게이트 단자 및 제3 게이트 단자에는 프리차지 신호가 연결되는, 을 포함하고,
    제한부는,
    - 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 상기 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결되는 제4 NMOS 트랜지스터;
    - 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 상기 제5 NMOS 트랜지스터는 상기 제3 NMOS 트랜지스터와 상기 접지 기준점(GND) 사이에 연결되는,
    상기 제4 게이트 단자는 상기 제1 비트라인 노드에 연결되고 상기 제5 게이트 단자는 상기 제2 비트라인 노드에 연결되는,
    을 포함하는 프리차지 회로.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 프리차지 회로는,
    - 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
    - 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
    - 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
    - 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 갖고, 상기 제2 NMOS 트랜지스터와 접지 기준점(GND) 사이에 연결되는 제4 NMOS 트랜지스터;
    - 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 갖는 제5 NMOS 트랜지스터; 상기 제5 NMOS 트랜지스터는 상기 제3 NMOS 트랜지스터와 상기 접지 기준점(GND) 사이에 연결되는,
    상기 제1 및 제2 NMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
    상기 제1 및 제3 NMOS 트랜지스터들 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
    상기 제1 게이트 단자, 상기 제4 게이트 단자 및 상기 제5 게이트 단자에는 프리차지 신호가 연결되고,
    상기 제2 게이트 단자는 상기 제1 비트 라인 노드에 연결되고 상기 제3 게이트 단자는 상기 제2 비트 라인 노드에 연결되는,
    을 포함하는 프리차지 회로.
  11. 제9항 내지 제10항 중 어느 한 항에 있어서, 상기 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨이 상기 접지 기준점(GND)보다 높도록 치수화되고 및/또는 상기 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨이 상기 접지 기준점(GND)보다 높도록 선택되는, 프리차지 회로.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 프리차지 회로는,
    - 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 갖는 제1 NMOS 트랜지스터;
    - 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 갖는 제2 NMOS 트랜지스터;
    - 및 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 갖는 제3 NMOS 트랜지스터,
    상기 제1 및 제2 NMOS 트랜지스터들 사이의 연결은 상기 제1 비트 라인에 연결된 제1 비트 라인 노드를 정의하고,
    상기 제1 및 제3 NMOS 트랜지스터들 사이의 연결은 상기 제2 비트 라인에 연결된 제2 비트 라인 노드를 정의하며,
    상기 제1 게이트 단자, 상기 제2 게이트 단자 및 상기 제3 게이트 단자에는 프리차지 신호가 연결되는,
    을 포함하는 프리차지 회로.
  13. 선행하는 청구항들 중 어느 한 항에 있어서, 상기 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 상기 공급 전압(VDD)보다 10-80% 더 낮고, 바람직하게는 상기 제1 비트 라인 프리차지 레벨 및 제2 비트는 라인 프리차지 레벨은 상기 공급 전압(VDD)보다 20-80% 낮고, 바람직하게는 상기 제1 비트 라인 프리차지 레벨 및 제2 비트 라인 프리차지 레벨은 상기 공급 전압(VDD)보다 20-70% 낮은, 프리차지 회로.
  14. - 매치라인을 프리차지하도록 구성된 프리차지 및 제한부, 상기 프리차지 및 제한부는 메모리 셀들의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 상기 매치라인의 매치라인 프리차지 레벨을 제한하도록 더 구성됨,
    상기 프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서 상기 매치라인 프리차지 레벨을 제한하도록 구성되는,
    을 포함하는 메모리 셀들의 어레이의 매치라인용 프리차지 회로.
  15. - 열과 행으로 배열된 복수의 메모리 셀들, 각각의 메모리 셀은 제1 비트 라인 및 제2 비트 라인으로부터 액세스되는 제1 저장 노드 및 반전된 제1 저장 노드를 정의하는 메모리 셀 트랜지스터들의 배열을 포함함; 및
    - 적어도 하나의 프리차지 회로, 상기 프리차지 회로는 열 내의 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결되고, 각각의 프리차지 회로는 프리차지 사이클 동안 상기 제1 비트 라인을 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인을 제2 비트 라인 프리차지 레벨로 제한하도록 구성되는,
    을 포함하는 메모리.
  16. 제15항에 있어서, 상기 메모리 셀 트랜지스터들의 배열은,
    - 상기 제1 저장 노드 및 상기 반전된 제1 저장 노드를 정의하는 제1 및 제2 교차 결합된 인버터들을 형성하는 제1 메모리 셀 트랜지스터, 제2 메모리 셀 트랜지스터, 제3 메모리 셀 트랜지스터 및 제4 메모리 셀 트랜지스터;
    - 상기 제1 저장 노드와 상기 제1 비트 라인 사이에 연결된 제5 메모리 셀 트랜지스터; 및/또는 상기 반전된 제1 저장 노드와 상기 제2 비트 라인 사이에 연결된 제6 트랜지스터,
    를 포함하는 메모리.
  17. 제15항 내지 제16항 중 어느 한 항에 있어서, 상기 프리차지 회로는,
    - 상기 제1 비트 라인 및 상기 제2 비트 라인을 프리차지하도록 구성된 프리차지 및 제한부, 메모리 셀들의 읽기 및/또는 쓰기 동작의 프리차지 사이클 동안 상기 제1 비트 라인의 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인의 제2 비트 라인 프리차지 레벨을 제한하도록 더 구성됨,
    상기 프리차지 및 제한부는, 바람직하게는 실질적인 지연 없이, 단일 프리차지 사이클에서 상기 제1 비트 라인 프리차지 레벨 및 상기 제2 비트 라인 프리차지 레벨을 제한하도록 구성되는,
    을 포함하는 메모리.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 각 열에 배열된 메모리 셀들은 제1 로컬 비트 라인 및 제2 로컬 비트 라인에 연결되고, 적어도 하나의 로컬 프리차지 회로는 각 로컬 비트 라인에 연결되며, 글로벌 제1 비트 라인은 제1 로컬 비트 라인에 연결되도록 구성될 수 있고, 글로벌 제2 비트 라인은 제2 로컬 비트 라인에 연결되도록 구성될 수 있으며, 글로벌 프리차지 회로는 상기 글로벌 제1 비트 라인 및 글로벌 제2 비트 라인에 연결되는, 메모리.
  19. 제18항에 있어서, 상기 로컬 비트 라인들과 상기 글로벌 비트 라인들은 스위치 소자들에 의해 분리되는, 메모리.
  20. 제18항 내지 제19항 중 어느 한 항에 있어서, 상기 글로벌 프리차지 회로는 상기 비트 라인들을 공급 전압 레벨(VDD)보다 10-50% 낮은 프리차지 레벨로 프리차지하도록 구성되고, 상기 로컬 프리차지 회로는 상기 비트 라인들을 상기 공급 전압 레벨로 프리차지하도록 구성되는, 메모리
  21. 제15항 내지 제20항 중 어느 한 항에 있어서, 상기 적어도 하나의 프리차지 회로는 제1항 내지 제14항 중 어느 한 항에 따른 적어도 하나의 프리차지 회로인, 메모리.
  22. 제1항 내지 제14항 중 어느 한 항에 따른 적어도 하나의 프리차지 회로를 포함하는 메모리.
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