CN115769299A - 用于存储器的预充电电路 - Google Patents

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CN115769299A CN202180034936.4A CN202180034936A CN115769299A CN 115769299 A CN115769299 A CN 115769299A CN 202180034936 A CN202180034936 A CN 202180034936A CN 115769299 A CN115769299 A CN 115769299A
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Abstract

本公开涉及一种用于存储器单元的阵列的位线的预充电电路，预充电电路包括配置成对第一位线和第二位线进行预充电的预充电和限制单元，预充电和限制单元还配置成在存储器单元中的任何一个的读和/或写操作的预充电周期期间限制第一位线的第一位线预充电电平和第二位线的第二位线预充电电平，其中预充电和限制单元配置成在单个预充电周期中限制第一位线预充电电平和第二位线预充电电平，优选地没有实质延迟。本公开还涉及一种存储器，其包括以列和行布置的多个存储器单元，以及至少一个预充电电路，其中预充电电路连接到列内的所有存储器单元的第一位线和第二位线，其中每个预充电电路配置成在预充电周期期间将第一位线限制到第一位线预充电电平并且将第二位线限制到第二位线预充电电平。

Description

用于存储器的预充电电路
技术领域
本公开涉及用于存储器单元的阵列的位线的节能预充电电路。本公开还涉及包括至少一个预充电电路的存储器，如静态随机存取存储器。
背景技术
静态随机存取存储器广泛用于集成电路中，并且可以占电路功耗的很大一部分。SRAM存储器的典型存储器单元是由六个MOSFET组成的六晶体管(6T)存储器单元。每个位存储在形成两个交叉耦合反相器的四个晶体管上。除了四个晶体管之外，两个交叉耦合反相器通过两个另外的存取晶体管连接到位线和反相位线，两个另外的存取晶体管由标准单端口6TSRAM单元中的公共字线控制。存在其他类型的SRAM单元。
在标准6T存储器单元的示例中，对单元的访问由字线实现，字线控制存取晶体管，存取晶体管控制单元是否连接到位线，位线用于传输用于读和写操作的数据。在访问存储器单元之前，使用预充电电路来初始化位线，即，在标准操作中，将电源电压加载到位线中。位线由于其长度和存取晶体管的扩散电容而具有大电容。该结构和过程的结果是存储器访问能量的大部分可能被位线预充电消耗。通常，降低它的唯一方式是通过电压缩放，然而这带来其他问题，包括速度和稳定性问题。因此需要一种更节能的解决方案，特别是改进的预充电电路和包括这种改进的预充电电路的存储器。
在内容可寻址存储器(CAM)和三元内容可寻址存储器(TCAM)中，不是将读取数据，而是将被搜索的数据作为输入馈送到存储器中，并且通常称为匹配线的一组输出线输出是否找到输入数据的匹配的信息。在这些存储器中访问整个存储器，因此，匹配线上的开关能量可能非常高。
US 5 771 190 A公开了一种静态型随机存取存储器单元，其能够存储从位线对通过两个p沟道增强型存取晶体管供应的数据位，所述两个p沟道增强型存取晶体管由用正高功率电压和正低功率电压供电的双稳态锁存电路中的字线门控，其中正低功率电压高于字线上的有效电平，使得双稳态锁存电路肯定根据写入数据位的逻辑电平改变状态。
US 2017/243633 A1公开了一种SRAM单元组的存储器单元布置，其中在每个组中，多个SRAM单元通过至少一个公共局部位线连接到局部读取放大器的输入。放大器的输出连接到共享的全局位线。全局位线连接到预充电电路，并且预充电电路适于在读取数据之前用可编程预充电电压对全局位线进行预充电。预充电电路包括限制器电路，所述限制器电路包括连接到全局位线以用可编程预充电电压对全局位线进行预充电的预充电调节器电路，以及连接到预充电调节器电路和全局位线以补偿全局位线的泄漏电流而不改变其电压电平的评估和转换电路。
US 2007/247885 A1公开了一种包括单位单元的多个位的条目，每个存储数据位耦合到匹配线。向所述匹配线供应具有受限电流值的充电电流，所述受限电流值小于在一个条目中在一位未命中状态下流动的匹配线电流，但大于在一个条目中在全位匹配状态下流动的匹配线电流。匹配线的预充电电压电平被限制到电源电压的一半或更小的电压电平。
EP 2 211 352 A2公开了一种半导体存储器装置，其包括：第一存储器电路，所述第一存储器电路连接到第一位线、第二位线和字线；第一预充电控制电路，所述第一预充电控制电路连接到第一预充电控制线、第一位线和第二位线，并且基于来自第一预充电控制线的输入对第一位线和第二位线进行预充电；以及读控制电路，所述读控制电路具有第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中第四晶体管基于来自充电的全局位线驱动器控制线的输入而导通，因此选择具有所述第一位线和第二位线的列，并且将存储器电路中的连接到被驱动字线的存储器电路中所保持的信息输出到第三位线。
发明内容
因此本公开的第一方面涉及静态随机存取存储器或内容可寻址存储器或三元内容可寻址存储器中的动态功率的降低，并且具体地涉及用于存储器的预充电电路。根据第一实施例，一种用于存储器单元的阵列的位线的预充电电路包括：
-配置成对第一位线和第二位线进行预充电的预充电和限制单元；所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平和所述第二位线的第二位线预充电电平，
其中，所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平和所述第二位线预充电电平，优选地没有实质延迟。
当前公开的预充电电路提供了用于限制用于读和写操作的位线的预充电电平的紧凑且快速的解决方案。该解决方案在单个预充电周期中限制来自浮动电平的预充电电平，而没有实质延迟，并且在不影响单元的稳定性或存储器性能的情况下工作。
存储器的存储器单元和预充电电路通常在公共电源电压(VDD)下操作。因此，包括预充电和限制单元的预充电电路可以在等于存储器单元的电压电平的一般电源电压下操作。然而，如本公开中所述，可以连接预充电电路的晶体管并选择一些晶体管的尺寸和类型，使得在预充电期间位线的电压电平不是电源电压而是较低的电平。作为示例，第一位线预充电电平和第二位线预充电电平可以比电源电压(VDD)低10-80％或20-80％。该实现方式可以意味着显著的功率节省。该技术可以用于具有足够裕度的电源电压范围，而不会不利地影响存储器单元稳定性。发明人已认识到，预充电电路可以配置成直接在预充电周期开始时从第一浮动电平设置第一位线预充电电平并且从第二浮动电平设置第二位线预充电电平。如本公开中所述，存在若干可能的实施例，包括基于PMOS、基于NMOS或组合。
本公开还涉及一种存储器，如静态随机存取存储器、内容可寻址存储器或三元内容可寻址存储器，其包括：
-以列和行布置的多个存储器单元，每个存储器单元包括限定从第一位线和第二位线访问的第一存储节点和反相第一存储节点的存储器单元晶体管的布置；
-至少一个预充电电路，其中，所述预充电电路连接到列内的所述第一位线和所述第二位线，其中，每个预充电电路配置成在预充电周期期间将所述第一位线限制到第一位线预充电电平并且将所述第二位线限制到第二位线预充电电平。
如图2中所示，通过将位线的预充电电平优选地限制到低于一般电源电压(VDD)的电平，可以显著改善存储器的动态功耗。可以调整被限制预充电电平的值，使得位单元在读和写中的稳定性不受影响，这在设计阶段是可行的。该解决方案是快速的并且在单个预充电操作内应用，并且可以配置成在不影响单元的稳定性或存储器性能的情况下工作。
在存储器的一个实施例中，存储器具有局部和全局预充电电路。具体地，(一个或多个)全局预充电电路可以配置成将位线预充电到减小的/被限制的预充电电平，例如比电源电压电平低10-80％或20-80％的预充电电平，而局部预充电电路可以在全电源电压电平下预充电。
附图说明
图1示出了用于存储器单元的阵列的位线的当前公开的预充电电路的示例性实施例。
图2示出了使用当前公开的预充电电路的存储器访问的信号电平的示例。
图3-4示出了当前公开的预充电电路的另外的实施例。
图5A-E示出了当前公开的预充电电路的实施例的晶体管级实施方式。
图6A-B示出了限制预充电电路的速度和可靠性的进一步改进的实施例。
图7A-C示出了用于当前公开的预充电电路的均衡电路的实施例。
图8示出了使用混合PMOS/NMOS实施方式的当前公开的预充电电路的另一实施例。
图9示出了混合PMOS/NMOS实施方式的示例。
图10示出了包括多个存储器单元的当前公开的存储器的实施例，其中，存储器包括局部和全局预充电电路。
图11示出了当前公开的存储器的另一实施例，其中，局部和全局预充电电路以不同的预充电电平操作。
图12示出了存储单元的示例。
图13示出了CAM段的两个CAM单元的示例。
图14示出了用于图6的速度和可靠性改善的EQ和nEQ信号的驱动的示例。
具体实施方式
本公开涉及一种用于存储器单元的阵列的位线的预充电电路。预充电电路包括预充电单元和限制单元，所述预充电单元配置成对第一位线和第二位线进行预充电，所述限制单元配置成通过控制预充电单元的操作在存储器单元中的任何一个的读和/或写操作的预充电周期期间，限制第一位线的第一位线预充电电平和第二位线的第二位线预充电电平。限制单元可以被视为预充电单元的一体部分。优选地，预充电电路适于在预充电周期期间无延迟地限制第一位线预充电电平和第二位线预充电电平。第一位线可以是正或‘真’位线，并且第二位线可以是负或‘假’位线，其是存储器单元的阵列的列的正或‘真’位线的反转值。在某些情况下，存储器可以实现为仅具有一个位线，而不是两个位线。对于这样的存储器，预充电电路可以配置成在预充电周期期间对第一位线进行预充电并将第一位线限制到第一位线预充电电平。在一个实施例中，预充电电路包括：
-配置成对第一位线进行预充电的预充电和限制单元，预充电和限制单元还配置成在存储器单元中的任何一个的读和/或写操作的预充电周期期间限制第一位线的第一位线预充电电平，
其中，预充电和限制单元配置成在单个预充电周期中限制第一位线预充电电平，优选地没有实质延迟。
通过扩展，预充电和限制单元可以配置和应用于具有两个以上位线的配置的任何位单元，其中根据操作使用不同的位线。例如，这可以包括具有一个读位线和两个读/写位线的双端口8T位单元，以及具有两对读/写位线的双端口8T位单元。
预充电电平的限制可以被视为相对于常规预充电电平的限制，常规预充电电平是一般电源电压电平(VDD)。预充电和限制单元因此可以在等于存储器单元的电压电平的一般电压电平(VDD)下操作。该概念在图2中例示。代替预充电到VDD，如通常的方案，位线被预充电到较低的VPRE电平。优选地，预充电电路布置成使得当预充电周期开始时，预充电基本上立即发生。在访问存储器的存储器单元之后，位线可以具有浮动电压电平。因此存储器的预充电电路为新的访问准备位线。因此，在当前公开的预充电电路的一个实施例中，预充电电路配置成直接在预充电周期开始时从第一浮动电平设置第一位线预充电电平并且从第二浮动电平设置第二位线预充电电平。
根据本公开的预充电电路的一个实施例，第一位线预充电电平和第二位线预充电电平比电源电压(VDD)低10-80％，优选地比电源电压(VDD)低20-70％，或比电源电压(VDD)低10-50％，优选地其中第一位线预充电电平和第二位线预充电电平比电源电压(VDD)低20-40％。因此，预充电电路可以通过具有连接二极管的晶体管的预充电电路进行预充电在位线上提供动态降低的预充电电压。这导致在读取和写入期间降低的预充电电压，从而由于电压的动态能量的平方根依赖性而导致较低的访问能量。增益在被访问的字上可能是显著的(特别是对于写入)，而且对于在读取和写入情况下都处于读取模式的被访问的字线上的剩余单元，增益也可能是显著的。如本公开中所示，可以通过以某些方式连接晶体管并且通过确定晶体管的尺寸或选择晶体管的类型，或者如果可用，通过改变预充电晶体管的体偏置电压，以不同的方式来实施。
如上所述，当前公开的预充电和限制单元可以在许多实施方式中实现。图1、3和4是示出预充电电路如何可以由预充电限制电路补充的高级图，所述预充电限制电路可选地具有均衡电路。图5A-E示出了晶体管级实施方式的示例。在预充电电路基于PMOS晶体管解决方案的情况下，本领域技术人员将认识到，实施方式也可以在对应的NMOS解决方案中实现。这包括使用NMOS晶体管并将预充电电路连接到GND而不是VDD。因此，在本公开的上下文中，限制预充电电平可以被解释为相对于GND电平进行限制，即不预充电到GND而是高于接地的预充电电平，例如比GND高10-80％、或比GND高20-80％、或比GND高20-70％，或例如比GND高10-50％，优选地比GND高20-40％。
当前公开的预充电和限制单元的一个实施例包括：基于PMOS晶体管或基于NMOS晶体管的预充电部分，其配置成对第一位线和第二位线进行预充电；以及基于PMOS晶体管或基于NMOS晶体管的限制部分，其配置成通过将第一位线短路到基于PMOS晶体管或基于NMOS晶体管的限制部分的第一被限制预充电电平节点，并且通过将第二位线短路到基于PMOS晶体管或基于NMOS晶体管的限制部分的第二被限制预充电电平节点，相对于电源电压(VDD)或接地参考电平(GND)限制第一位线预充电电平和第二位线预充电电平，而没有实质延迟。
更具体地，预充电电路可以包括：
-第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管，第一、第二和第三PMOS晶体管串联连接，以提供预充电部分；
-第四PMOS晶体管和第五PMOS晶体管，其连接在预充电部分和电源电压(VDD)之间，以提供限制部分，
其中第一位线连接到第四PMOS晶体管的第四栅极端子或第二PMOS晶体管的第二栅极端子，由此限制第一位线预充电电平，并且
其中第二位线连接到第五PMOS晶体管的第五栅极端子或第三PMOS晶体管的第三栅极端子，由此限制第二位线预充电电平。
使用NMOS晶体管的相同结构是可能的。在该实施例中，预充电电路包括：
-第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，第一、第二和第三NMOS晶体管串联连接，以提供预充电部分；
-第四NMOS晶体管和第五NMOS晶体管，其连接在预充电部分和接地参考点(GND)之间，以提供相对于接地参考点的限制部分，
其中第一位线连接到第四NMOS晶体管的第四栅极端子或第二NMOS晶体管的第二栅极端子，由此相对于接地参考点限制第一位线预充电电平，并且
其中第二位线连接到第五NMOS晶体管的第五栅极端子或第三NMOS晶体管的第三栅极端子，由此相对于接地参考点限制第二位线预充电电平。
根据一个实施例，预充电电路包括：
-第一PMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
其中第一和第二PMOS晶体管之间的连接限定连接到第一位线的第一位线节点，
其中第一和第三PMOS晶体管之间的连接限定连接到第二位线的第二位线节点，并且
其中预充电信号连接到第一栅极端子、第二栅极端子和第三栅极端子。
限制部分可以包括：
-第四PMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，第四PMOS连接在第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；第五PMOS连接在第三PMOS晶体管和电源电压(VDD)之间，
其中，第四栅极端子连接到第一位线节点并且第五栅极端子连接到第二位线节点。
根据一个实施例，第二PMOS晶体管和第三PMOS晶体管连接到接地参考点(GND)。在该实施例中，三个PMOS晶体管可以足以实现预充电到接地的预充电和限制单元。
第四PMOS晶体管和第五PMOS晶体管可以尺寸确定成使得第一位线预充电电平和第二位线预充电电平与电源电压(VDD)相比受到限制，和/或其中第四PMOS晶体管和第五PMOS晶体管的晶体管类型被选择成使得第一位线预充电电平和第二位线预充电电平与电源电压(VDD)相比受到限制。可以看出，将第四和第五晶体管的栅极信号连接到位线以及选择具有限制位线的预充电值的特性的第四和第五晶体管的组合可以以提供所需的预充电电平而没有实质延迟的方式来完成。类似地，对于NMOS实现方式，第四NMOS晶体管和第五NMOS晶体管可以尺寸确定成使得第一位线预充电电平和第二位线预充电电平高于接地参考点(GND)，和/或其中第四NMOS晶体管和第五NMOS晶体管被选择成使得第一位线预充电电平和第二位线预充电电平高于接地参考点(GND)。
该实施例中的PMOS晶体管可以是NMOS晶体管并且电源电压VDD可以是GND。
根据另一实施例，预充电部分包括：
-第一PMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
-第四PMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，第四PMOS连接在第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；第五PMOS连接在第三PMOS晶体管和电源电压(VDD)之间，
其中，第一和第二PMOS晶体管之间的连接限定连接到第一位线的第一位线节点，
其中，第一和第三PMOS晶体管之间的连接限定连接到第二位线的第二位线节点，并且
其中，预充电信号连接到第一栅极端子、第四栅极端子和第五栅极端子。
在该实施例中，第二栅极端子可以连接到第一位线节点并且第三栅极端子连接到第二位线节点。
第四PMOS晶体管和第五PMOS晶体管可以尺寸确定成使得第一位线预充电电平和第二位线预充电电平与电源电压(VDD)相比受到限制，和/或其中第四PMOS晶体管和第五PMOS晶体管的晶体管类型被选择成使得第一位线预充电电平和第二位线预充电电平与电源电压(VDD)相比受到限制。
该实施例中的PMOS晶体管可以是NMOS晶体管并且电源电压VDD可以是GND。
在另一实施例中，预充电电路包括：
-第一NMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
其中第一和第二NMOS晶体管之间的连接限定连接到第一位线的第一位线节点，
其中第一和第三NMOS晶体管之间的连接限定连接到第二位线的第二位线节点，并且
其中预充电信号连接到第一栅极端子、第二栅极端子和第三栅极端子。
限制部分还可以包括：
-第四NMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，第四NMOS连接在第二NMOS晶体管和接地参考点(GND)之间；以及
-第五NMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；第五NMOS连接在第三NMOS晶体管和接地参考点(GND)之间，
其中第四栅极端子连接到第一位线节点并且第五栅极端子连接到第二位线节点。
在另一实施例中，预充电电路包括：
-第一NMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
-第四NMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，第四NMOS连接在第二NMOS晶体管和接地参考点(GND)之间；
-第五NMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；第五NMOS连接在第三NMOS晶体管和接地参考点(GND)之间，
其中第一和第二NMOS晶体管之间的连接限定连接到第一位线的第一位线节点，
其中第一和第三NMOS晶体管之间的连接限定连接到第二位线的第二位线节点，并且
其中预充电信号连接到第一栅极端子、第四栅极端子和第五栅极端子。
第二栅极端子可以连接到第一位线节点并且第三栅极端子可以连接到第二位线节点。第四NMOS晶体管和第五NMOS晶体管可以尺寸确定成使得第一位线预充电电平和第二位线预充电电平高于接地参考点(GND)，和/或被选择成使得第一位线预充电电平和第二位线预充电电平高于接地参考点(GND)。
从本公开的示例可以理解，在当前公开的预充电电路的范围内，可以借助于基于PMOS、NMOS或组合的VDD限制器以及借助于基于PMOS、NMOS或组合的对应GND限制器来限制位线。
预充电电路还可以包括连接在第一位线和第二位线之间的均衡电路。均衡电路可以是预充电电路的一体部分。均衡电路的示例在图7A-C中找到。
在一个实施例中，均衡电路包括连接在第一位线和第二位线之间的均衡器NMOS晶体管或均衡器PMOS晶体管，其中预充电信号连接到均衡器NMOS晶体管或均衡器PMOS晶体管的栅极端子。在替代实施例中，均衡电路包括并联连接的均衡器NMOS晶体管和均衡器PMOS晶体管，其中均衡器NMOS晶体管和均衡器PMOS晶体管连接在第一位线和第二位线之间。
本公开还涉及一种存储器，如静态随机存取存储器，其包括：
-以列和行布置的多个存储器单元，每个存储器单元包括限定从第一位线和第二位线访问的第一存储节点和反相第一存储节点的存储器单元晶体管的布置；
-至少一个预充电电路，其中预充电电路连接到列内的第一位线和第二位线，其中每个预充电电路配置成在预充电周期期间将所第一位线限制到第一位线预充电电平并且将第二位线限制到第二位线预充电电平。
预充电电路可以是当前公开的预充电电路的任何实施例。例如，存储器单元可以是4T、5T、6T、7T、8T的单元或任何合适的存储器单元。存储器可以是静态随机存取存储器或内容可寻址存储器或三元内容可寻址存储器。
如果存储器是内容可寻址存储器或三元内容可寻址存储器，则当前公开的预充电电路可以用于限制存储器的匹配线。因此，本公开还涉及一种用于存储器单元的阵列的匹配线的预充电电路，预充电电路包括：
-配置成对匹配线进行预充电的预充电和限制单元，预充电和限制单元还配置成在存储器单元中的任何一个的读和/或写操作的预充电周期期间限制匹配线的匹配线预充电电平，
其中预充电和限制单元配置成在单个预充电周期中限制匹配线预充电电平，优选地无实质延迟。
作为示例，存储器单元晶体管的布置可以包括：
·第一存储器单元晶体管、第二存储器单元晶体管、第三存储器单元晶体管和第四存储器单元晶体管，其形成限定第一存储节点和反相第一存储节点的第一和第二交叉耦合反相器；
·第五存储器单元晶体管，其连接在第一存储节点和第一位线之间；和/或第六晶体管，其连接在反相第一存储节点和第二位线之间。
预充电电路可以包括：
-配置成对第一位线和第二位线进行预充电的预充电和限制单元；预充电和限制单元还配置成在存储器单元中的任何一个的读和/或写操作的预充电周期期间限制第一位线的第一位线预充电电平和第二位线的第二位线预充电电平，
其中预充电和限制单元配置成在单个预充电周期中限制第一位线预充电电平和第二位线预充电电平，优选地没有实质延迟。
存储器还可以包括用于使存储器起作用的任何附加外围部分，例如但不限于：
-行解码器；
-列解码器；
-感测放大器。
可以在存储器结构中以不同的方式利用当前公开的预充电电路。在存储器的分区中，可以使用局部预充电电路和全局预充电电路两者或连接到全局位线的单个预充电电路。因此，在一个实施例中，布置在每列中的存储器单元连接到第一局部位线和第二局部位线，其中至少一个局部预充电电路连接到每个局部位线，并且其中全局第一位线可以配置成连接到任何第一局部位线，并且全局第二位线可以配置成连接到任何第二局部位线，其中全局预充电电路连接到全局第一位线和全局第二位线。
局部位线和全局位线由开关元件分离，所述开关元件可以配置成允许在读取期间从局部位线到全局位线的电压传送以及在写入期间从全局位线到局部位线的电压传送。根据一个实施例，局部位线和全局位线由诸如NMOS晶体管的开关元件分离。在图11中示出了该配置的示例。在该实施方式中，局部位线可以被预充电到全VDD，而全局位线被预充电到限制电压。在一个实施例中，在写入操作期间，全局位线中的一个被拉到‘0’，并且通过激活‘sel’信号来打开开关元件。NMOS开关元件限制被限制预充电电压传播到局部位线中，从而限制该方案对位单元稳定性的影响。
在一个实施例中，在读取操作期间，同时在两侧激活‘sel’信号。在该实施例中，一方面，全局位线通过与局部位线的电荷共享原理保持恒定或增加电压，这取决于所使用的开关元件的种类。另一方面，一旦局部位线下降到全局位线的被限制预充电电压以下，全局位线就通过局部位线被下拉。替代实施例包括将局部位线放电到全局位线预充电电压以下，然后激活‘sel’信号。
更具体地，局部预充电电路可以是没有当前公开的限制的预充电电路，并且全局预充电电路可以包括当前公开的限制单元。在一个实施例中，全局预充电电路配置成将位线预充电到比电源电压电平(VDD)低10-80％或比电源电压电平(VDD)低10-50％的预充电电平，并且局部预充电电路配置成将位线预充电到电源电压电平。而且，在该情况下，预充电电路可以是基于PMOS、NMOS的变体或组合。
附图的详细描述
下面将参考附图更详细地描述本发明。附图是示例性的，并且旨在示出当前公开的预充电电路和存储器的一些特征，并且不应被解释为限制当前公开的发明。
图1示出了用于存储器单元的阵列的位线(BLT、BLF)的当前公开的预充电电路(100)的示例性实施例。预充电电路(100)包括两个预充电限制电路(101)和均衡电路(110)。预充电和限制电路(101)中的一个和均衡电路(110)之间的连接限定第一位线节点(BLT)。预充电和限制电路(101)中的另一个和均衡电路(110)之间的连接限定第二位线节点(BLF)。
图2示出了使用当前公开的预充电电路的存储器访问的信号电平的示例。可以看出，在预充电周期期间位线被预充电到VPRE。在写入周期期间，当字线被访问时位线中的一个变为GND。在空闲周期中，位线有效地浮置。接下来，通过预充电周期开始读取访问。在读取周期期间，访问字线并且单元使位线中的一个缓慢放电。SA+空闲周期是读操作的结束，其中字线闭合并且感测放大器被触发，随后是位线再次浮置的空闲模式。
图3示出了当前公开的预充电电路(100)的另一实施例。预充电电路(100)包括：两个限制部分(101)，所述两个限制部分配置成在预充电周期期间限制第一位线的第一位线预充电电平和第二位线的第二位线预充电电平；两个PMOS晶体管(103、104)，所述两个PMOS晶体管构成预充电和限制单元的预充电部分，其中预充电信号(nPRE)连接到栅极端子；以及均衡电路(110)，所述均衡电路布置在第一位线(BLT)和第二位线(BLF)之间。图4示出了类似的预充电电路(100)，其中两个限制部分(101)布置在位线(BLT、BLF)和两个PMOS晶体管(103、104)之间，而不是在电源电压(VDD)和两个PMOS晶体管(103、104)之间。可以使用NMOS晶体管代替PMOS晶体管。
图5A-E示出了当前公开的预充电电路(100)的实施例的晶体管级实施方式。在图5A的示例中，预充电电路(100)包括第一PMOS晶体管(102)、第二PMOS晶体管(103)和第三PMOS晶体管(104)。第一PMOS晶体管(102)的源极端子和第二PMOS晶体管(103)的漏极端子之间的连接限定第一位线节点(BLT)。第一PMOS晶体管(102)的漏极端子和第三PMOS晶体管(104)的漏极端子之间的连接限定第二位线节点(BLF)。预充电信号(nPRE)连接到第一(102)、第二(103)和第三(104)PMOS晶体管的栅极端子。第四PMOS晶体管(105)连接在第二PMOS晶体管(103)的源极端子和电源电压(VDD)之间。第五PMOS晶体管(106)连接在第三PMOS晶体管(104)的源极端子和电源电压(VDD)之间。第四PMOS晶体管(105)的栅极端子连接到第一位线节点(BLT)。第五PMOS晶体管(106)的栅极端子连接到第二位线节点(BLF)。第四PMOS晶体管(105)的源极端子连接到电源电压(VDD)。第四PMOS晶体管(105)的漏极端子连接到第二PMOS晶体管(103)的源极端子。第五PMOS晶体管(106)的源极端子连接到电源电压(VDD)。第五PMOS晶体管(106)的漏极端子连接到第三PMOS晶体管(104)的源极端子。在类似于图5A的图5B的示例中，预充电信号(NPRE)连接到第一(102)、第四(105)和第五(106)PMOS晶体管的栅极端子，而第二PMOS晶体管(103)的栅极端子连接到第一位线节点(BLT)，并且第三PMOS晶体管(104)的栅极端子连接到第二位线节点(BLF)。在图5C的示例中，预充电电路(100)包括第一NMOS晶体管(113)、第二NMOS晶体管(114)和第三NMOS晶体管(115)。第一NMOS晶体管(113)的漏极端子和第二NMOS晶体管(114)的源极端子之间的连接限定第一位线节点(BLT)。第一NMOS晶体管(113)的源极端子和第三NMOS晶体管(115)的源极端子之间的连接限定第二位线节点(BLF)。预充电信号(PRE)连接到第一(113)、第二(114)和第三(115)NMOS晶体管的栅极端子。第二NMOS晶体管的漏极端子连接到电源电压(VDD)。第三NMOS晶体管的漏极端子连接到电源电压(VDD)。在图5D的示例中，预充电电路(100)包括第一NMOS晶体管(113)、第二NMOS晶体管(114)、第三NMOS晶体管(115)、第四NMOS晶体管(116)和第五NMOS晶体管(117)。第一NMOS晶体管(113)的源极端子和第二NMOS晶体管(114)的漏极端子之间的连接限定第一位线节点(BLT)。第一NMOS晶体管(113)的漏极端子和第三NMOS晶体管(115)的漏极端子之间的连接限定第二位线节点(BLF)。第四NMOS晶体管(116)的源极端子接地(GND)。第四NMOS晶体管(116)的漏极端子连接到第二NMOS晶体管(114)的源极端子。第五NMOS晶体管(117)的源极端子接地(GND)。第五NMOS晶体管(117)的漏极端子连接到第三NMOS晶体管(115)的源极端子。预充电信号(PRE)连接到第一(113)、第二(114)和第三(115)NMOS晶体管的栅极端子。第四NMOS晶体管(116)的栅极端子连接到第一位线节点(BLT)。第五NMOS晶体管(117)的栅极端子连接到第二位线节点(BLF)。在图5E的示例中，预充电电路(100)包括第一NMOS晶体管(113)、第二NMOS晶体管(114)、第三NMOS晶体管(115)、第四NMOS晶体管(116)和第五NMOS晶体管(117)。第一NMOS晶体管(113)的源极端子和第二NMOS晶体管(114)的漏极端子之间的连接限定第一位线节点(BLT)。第一NMOS晶体管(113)的漏极端子和第三NMOS晶体管(115)的漏极端子之间的连接限定第二位线节点(BLF)。第四NMOS晶体管(116)的源极端子接地(GND)。第四NMOS晶体管(116)的漏极端子连接到第二NMOS晶体管(114)的源极端子。第五NMOS晶体管(117)的源极端子接地(GND)。第五NMOS晶体管(117)的漏极端子连接到第三NMOS晶体管(115)的源极端子。预充电信号(PRE)连接到第一(113)、第四(116)和第五(117)NMOS晶体管的栅极端子。第二NMOS晶体管(114)的栅极端子连接到第一位线节点(BLT)。第三NMOS晶体管(115)的栅极端子连接到第二位线节点(BLF)。
图6A示出了基于NMOS的预充电和限制电路，其包括第一NMOS晶体管(113)、第二NMOS晶体管(114)和第三NMOS晶体管(115)。对于该实施方式，可以使用图6B的均衡电路(110)作为图6A中113的替代或作为附加的并联电路，以进一步提高限制预充电电路的速度和可靠性。当EQ为低且nEQ为高时，BLT和BLF有效地短路。在一个实施例中，预充电和限制单元配置成在存储器访问开始时(即，在预充电发生之前的至少一些时间)将EQ设置为低并且将nEQ设置为高，并且在存储器访问已完成之后的至少一些时间内将EQ保持为低并且将nEQ保持为高。剩余时间EQ保持为高并且nEQ保持为低。
图7A-C示出了用于当前公开的预充电电路的均衡电路的实施例。优选地，均衡电路(110)是预充电电路的一体部分，并且布置在第一位线和第二位线之间，例如，如图3和图4中所示。图7A示出了示例，其中均衡电路(110)实现为均衡器PMOS晶体管(111)。图7B示出了示例，其中均衡电路(110)实现为均衡器NMOS晶体管(112)。图7C示出了示例，其中均衡电路(110)实现为并联连接的均衡器NMOS晶体管(112)和均衡器PMOS晶体管(111)。
图8示出了使用混合PMOS/NMOS实施方式的当前公开的预充电电路(100)的另一实施例。在该实施例中，预充电和限制单元(101)被分成布置和连接在VDD和第一位线节点(BLT)之间的第一NMOS预充电和限制单元，以及布置和连接在VDD和第二位线节点(BLF)之间的第二NMOS预充电和限制单元。预充电和限制单元(101)还包括布置和连接在VDD和第一位线节点(BLT)之间的第一PMOS预充电和限制单元，以及布置和连接在VDD和第二位线节点(BLF)之间的第二PMOS预充电和限制单元。
图9示出了混合PMOS/NMOS实施方式的示例。在该实施例中，预充电电路(100)包括第一PMOS晶体管(102)、第二PMOS晶体管(103)和第三PMOS晶体管(104)。第一PMOS晶体管(102)和第二PMOS晶体管(103)之间的连接限定第一位线节点(BLT)。第一PMOS晶体管(102)和第三PMOS晶体管(104)之间的连接限定第二位线节点(BLF)。预充电信号(PRE)连接到第一PMOS晶体管(102)、第二PMOS晶体管(103)和第三PMOS晶体管(104)的栅极端子。第四PMOS晶体管(105)连接在第二PMOS晶体管(103)和电源电压(VDD)之间。第五PMOS晶体管(106)连接在第三PMOS晶体管(104)和电源电压(VDD)之间。第四PMOS晶体管(105)的栅极端子连接到第一位线节点(BLT)。第五PMOS晶体管(106)的栅极端子连接到第二位线节点(BLF)。预充电电路(100)还包括连接在位线(BLT、BLF)和电源电压(VDD)之间的第六(NMOS)晶体管(107)和第七(NMOS)晶体管(108)。反相预充电信号(nPRE)连接到第六晶体管(107)和第七晶体管(108)的栅极端子。
图10示出了包括多个存储器单元(203)的当前公开的存储器(200)的实施例，其中存储器(200)包括局部预充电电路(201)和全局预充电电路(202)。开关元件(204)用于控制局部位线(lbl_l、lbl_r)和全局位线(gbl_l、gbl_r)之间的连接。在图11中，开关元件(204)实现为NMOS晶体管(204)。
图12示出了标准6T存储器单元(300)的示例。当前公开的存储器(200)包括以列和行布置的多个存储器单元。例如，存储器单元可以是6T存储器单元，但也可以是其他类型的存储器单元。在图12的示例中，存储器单元包括第一存储器单元晶体管(301)、第二存储器单元晶体管(302)、第三存储器单元晶体管(303)和第四存储器单元晶体管(304)，其形成限定第一存储节点和反相第一存储节点的第一和第二交叉耦合反相器。存储器单元还包括连接在第一存储节点和第一位线之间的第五存储器单元晶体管(305)以及连接在反相第一存储节点和第二位线之间的第六存储器单元晶体管(306)。
本发明的另外细节
1.一种用于存储器单元的阵列的位线的预充电电路，所述预充电电路包括：
-配置成对第一位线和第二位线进行预充电的预充电和限制单元，所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平和所述第二位线的第二位线预充电电平，
其中所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平和所述第二位线预充电电平，优选地没有实质延迟。
2.根据项1所述的预充电电路，其中，所述预充电和限制单元在等于所述存储器单元的电压电平的电压电平下操作。
3.根据前述项中任一项所述的预充电电路，其中，所述预充电电路配置成直接在预充电周期开始时从第一浮动电平设置所述第一位线预充电电平并且从第二浮动电平设置所述第二位线预充电电平。
4.根据前述项中任一项所述的预充电电路，其中预充电部分包括：
-第一PMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
其中，所述第一和第二PMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一和第三PMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第二栅极端子和所述第三栅极端子。
5.根据项4所述的预充电电路，其中，限制部分包括：
-第四PMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，所述第四PMOS连接在所述第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；所述第五PMOS连接在所述第三PMOS晶体管和所述电源电压(VDD)之间，
其中所述第四栅极端子连接到所述第一位线节点，并且所述第五栅极端子连接到所述第二位线节点。
6.根据项4所述的预充电电路，其中，所述第二PMOS晶体管和所述第三PMOS晶体管连接到接地参考点(GND)。
7.根据项1-3中任一项所述的预充电电路，其中，所述预充电电路包括：
-第一PMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
-第四PMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，所述第四PMOS连接在所述第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；所述第五PMOS连接在所述第三PMOS晶体管和所述电源电压(VDD)之间，
其中，所述第一和第二PMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一和第三PMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第四栅极端子和所述第五栅极端子。
8.根据项7所述的预充电电路，其中，所述第二栅极端子连接到所述第一位线节点并且所述第三栅极端子连接到所述第二位线节点。
9.根据项5-8中任一项所述的预充电电路，其中，所述第四PMOS晶体管和所述第五PMOS晶体管尺寸确定成使得所述第一位线预充电电平和所述第二位线预充电电平与所述电源电压(VDD)相比受到限制，和/或其中，所述第四PMOS晶体管和所述第五PMOS晶体管的晶体管类型被选择成使得所述第一位线预充电电平和所述第二位线预充电电平与所述电源电压(VDD)相比受到限制。
10.根据项1-3中任一项所述的预充电电路，其中，预充电部分包括：
-第一NMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
其中，所述第一和第二NMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一和第三NMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第二栅极端子和所述第三栅极端子。
11.根据项10所述的预充电电路，其中，限制部分包括：
-第四NMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，所述第四NMOS连接在所述第二NMOS晶体管和接地参考点(GND)之间；
-第五NMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；所述第五NMOS连接在所述第三NMOS晶体管和所述接地参考点(GND)之间，
其中，所述第四栅极端子连接到所述第一位线节点，并且所述第五栅极端子连接到所述第二位线节点。
12.根据项1-3中任一项所述的预充电电路，其中，所述预充电电路包括：
-第一NMOS晶体管，其具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，其具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，其具有第三栅极端子、第三漏极端子和第三源极端子，
-第四NMOS晶体管，其具有第四栅极端子、第四漏极端子和第四源极端子，所述第四NMOS连接在所述第二NMOS晶体管和接地参考点(GND)之间；
-第五NMOS晶体管，其具有第五栅极端子、第五漏极端子和第五源极端子；所述第五NMOS连接在所述第三NMOS晶体管和所述接地参考点(GND)之间，
其中，所述第一和第二NMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一和第三NMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第四栅极端子和所述第五栅极端子。
13.根据项12所述的预充电电路，其中，所述第二栅极端子连接到所述第一位线节点，并且所述第三栅极端子连接到所述第二位线节点。
14.根据项11-13中任一项所述的预充电电路，其中，所述第四NMOS晶体管和所述第五NMOS晶体管尺寸确定成使得所述第一位线预充电电平和所述第二位线预充电电平高于所述接地参考点(GND)。
15.根据前述项中任一项所述的预充电电路，其中，所述第一位线预充电电平和所述第二位线预充电电平比所述电源电压(VDD)低10-50％，优选地其中所述第一位线预充电电平和所述第二位线预充电电平比所述电源电压(VDD)低20-40％。
16.根据前述项中任一项所述的预充电电路，其包括连接在所述第一位线和所述第二位线之间的均衡电路。
17.根据项16所述的预充电电路，其中，所述均衡电路包括连接在所述第一位线和所述第二位线之间的均衡器NMOS晶体管或均衡器PMOS晶体管，其中，所述预充电信号连接到所述均衡器NMOS晶体管或所述均衡器PMOS晶体管的栅极端子。
18.根据项16所述的预充电电路，其中，所述均衡电路包括并联连接的均衡器NMOS晶体管和均衡器PMOS晶体管，其中，所述均衡器NMOS晶体管和所述均衡器PMOS晶体管连接在所述第一位线和所述第二位线之间。
19.根据前述项中任一项所述的预充电电路，其中，所述第一位线是所述存储器单元的阵列的列的‘真’位线并且所述第二位线是所述存储器单元的阵列的列的‘假’位线。
20.一种存储器，如静态随机存取存储器，其包括：
-以列和行布置的多个存储器单元，每个存储器单元包括限定从第一位线和第二位线访问的第一存储节点和反相第一存储节点的存储器单元晶体管的布置；
-至少一个预充电电路，其中，所述预充电电路连接到列内的所述第一位线和所述第二位线，其中，每个预充电电路配置成在预充电周期期间将所述第一位线限制到第一位线预充电电平并且将所述第二位线限制到第二位线预充电电平。
21.根据项20所述的存储器，其中，所述存储器单元晶体管的布置包括：
·第一存储器单元晶体管、第二存储器单元晶体管、第三存储器单元晶体管和第四存储器单元晶体管，其形成限定第一存储节点和反相第一存储节点的第一和第二交叉耦合反相器；
·第五存储器单元晶体管，其连接在所述第一存储节点和所述第一位线之间；和/或第六晶体管，其连接在所述反相第一存储节点和所述第二位线之间。
22.根据项20-21中任一项所述的存储器，其中所述预充电电路包括：
-预充电和限制单元，其配置成对所述第一位线和所述第二位线进行预充电；还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平和所述第二位线的第二位线预充电电平，
其中所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平和所述第二位线预充电电平，优选地没有实质延迟。
23.根据项20-22中任一项所述的存储器，其中，所述预充电电路是根据项1-19中任一项所述的预充电电路。
24.根据项20-23中任一项所述的存储器，其还包括：
-行解码器；
-列解码器；
-感测放大器。
25.根据项20-24中任一项所述的存储器，其中，所述存储器是静态随机存取存储器或内容可寻址存储器或三元内容可寻址存储器。
26.根据项20-25中任一项所述的存储器，其中，布置在每列中的存储器单元连接到第一局部位线和第二局部位线，其中，至少一个局部预充电电路连接到每个局部位线，并且其中，全局第一位线可以配置成连接到任何第一局部位线，并且全局第二位线可以配置成连接到任何第二局部位线，其中，全局预充电电路连接到所述全局第一位线和所述全局第二位线。
27.根据项26所述的存储器，其中，所述局部位线和所述全局位线由诸如NMOS晶体管的开关元件分离。
28.根据项26-27中任一项所述的存储器，其中，所述全局预充电电路配置成将所述位线预充电到比电源电压电平(VDD)低10-50％的预充电电平，并且所述局部预充电电路配置成将所述位线预充电到所述电源电压电平。
29.一种用于存储器单元的阵列的匹配线的预充电电路，所述预充电电路包括：
-配置成对匹配线进行预充电的预充电和限制单元，所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述匹配线的匹配线预充电电平，
其中所述预充电和限制单元配置成在单个预充电周期中限制所述匹配线预充电电平，优选地无实质延迟。
30.一种用于存储器单元的阵列的位线的预充电电路，所述预充电电路包括：
-配置成对第一位线进行预充电的预充电和限制单元，所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平，
其中，所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平，优选地没有实质延迟。

Claims (22)

1.一种用于存储器单元的阵列的位线的预充电电路，所述预充电电路包括：
-配置成对第一位线和第二位线进行预充电的预充电和限制单元，所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平和所述第二位线的第二位线预充电电平，
其中，所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平和所述第二位线预充电电平，优选无实质延迟地限制所述第一位线预充电电平和所述第二位线预充电电平。
2.根据权利要求1所述的预充电电路，其中，所述预充电电路配置成直接在预充电周期开始时从第一浮动电平设置所述第一位线预充电电平并且从第二浮动电平设置所述第二位线预充电电平。
3.根据前述权利要求中任一项所述的预充电电路，包括：基于PMOS晶体管或基于NMOS晶体管的预充电部分，所述预充电部分配置成对所述第一位线和所述第二位线进行预充电；以及基于PMOS晶体管或基于NMOS晶体管的限制部分，所述限制部分配置成通过将所述第一位线短路到所述基于PMOS晶体管或基于NMOS晶体管的限制部分的第一被限制的预充电电平节点，并且通过将所述第二位线短路到所述基于PMOS晶体管或基于NMOS晶体管的限制部分的第二被限制的预充电电平节点，相对于电源电压(VDD)或接地参考电平(GND)而没有实质延迟地限制所述第一位线预充电电平和所述第二位线预充电电平。
4.根据前述权利要求中任一项所述的预充电电路，包括：
-第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管，所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管串联连接，以提供预充电部分；
-第四PMOS晶体管和第五PMOS晶体管，所述第四PMOS晶体管和所述第五PMOS晶体管连接在所述预充电部分和电源电压(VDD)之间，以提供限制部分，
其中，所述第一位线连接到所述第四PMOS晶体管的第四栅极端子或所述第二PMOS晶体管的第二栅极端子，由此限制所述第一位线预充电电平，并且
其中，所述第二位线连接到所述第五PMOS晶体管的第五栅极端子或所述第三PMOS晶体管的第三栅极端子，由此限制所述第二位线预充电电平。
5.根据权利要求1-2中任一项所述的预充电电路，包括：
-第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，所述第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管串联连接，以提供预充电部分；
-第四NMOS晶体管和第五NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管连接在所述预充电部分和接地参考点(GND)之间，以提供相对于所述接地参考点的限制部分，
其中，所述第一位线连接到所述第四NMOS晶体管的第四栅极端子或所述第二NMOS晶体管的第二栅极端子，由此相对于所述接地参考点限制所述第一位线预充电电平，并且
其中，所述第二位线连接到所述第五NMOS晶体管的第五栅极端子或所述第三NMOS晶体管的第三栅极端子，由此相对于所述接地参考点限制所述第二位线预充电电平。
6.根据前述权利要求中任一项所述的预充电电路，其中，预充电部分包括：
-第一PMOS晶体管，所述第一PMOS晶体管具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，所述第二PMOS晶体管具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，所述第三PMOS晶体管具有第三栅极端子、第三漏极端子和第三源极端子，
其中，所述第一PMOS晶体管和所述第二PMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一PMOS晶体管和所述第三PMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第二栅极端子和所述第三栅极端子，
并且其中，限制部分包括：
-第四PMOS晶体管，所述第四PMOS晶体管具有第四栅极端子、第四漏极端子和第四源极端子，所述第四PMOS连接在所述第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，所述第五PMOS晶体管具有第五栅极端子、第五漏极端子和第五源极端子；所述第五PMOS连接在所述第三PMOS晶体管和所述电源电压(VDD)之间，
其中，所述第四栅极端子连接到所述第一位线节点并且所述第五栅极端子连接到所述第二位线节点。
7.根据权利要求1-4中任一项所述的预充电电路，其中，所述预充电电路包括：
-第一PMOS晶体管，所述第一PMOS晶体管具有第一栅极端子、第一漏极端子和第一源极端子；
-第二PMOS晶体管，所述第二PMOS晶体管具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三PMOS晶体管，所述第三PMOS晶体管具有第三栅极端子、第三漏极端子和第三源极端子，
-第四PMOS晶体管，所述第四PMOS晶体管具有第四栅极端子、
第四漏极端子和第四源极端子，所述第四PMOS连接在所述第二PMOS晶体管和电源电压(VDD)之间；
-第五PMOS晶体管，所述第五PMOS晶体管具有第五栅极端子、
第五漏极端子和第五源极端子；所述第五PMOS连接在所述第三PMOS晶体管和所述电源电压(VDD)之间，
其中，所述第一PMOS晶体管和所述第二PMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一PMOS晶体管和所述第三PMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第四栅极端子和所述第五栅极端子，
其中，所述第二栅极端子连接到所述第一位线节点，并且所述第三栅极端子连接到所述第二位线节点。
8.根据权利要求6-7中任一项所述的预充电电路，其中，所述第四PMOS晶体管和所述第五PMOS晶体管尺寸确定成使得所述第一位线预充电电平和所述第二位线预充电电平与所述电源电压(VDD)相比受到限制，和/或其中，所述第四PMOS晶体管和所述第五PMOS晶体管的晶体管类型被选择成使得所述第一位线预充电电平和所述第二位线预充电电平与所述电源电压(VDD)相比受到限制。
9.根据权利要求1-4中任一项所述的预充电电路，其中，预充电部分包括：
-第一NMOS晶体管，所述第一NMOS晶体管具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，所述第二NMOS晶体管具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，所述第三NMOS晶体管具有第三栅极端子、第三漏极端子和第三源极端子，
其中，所述第一NMOS晶体管和所述第二NMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一NMOS晶体管和第三NMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第二栅极端子和所述第三栅极端子，并且
其中，限制部分包括：
-第四NMOS晶体管，所述第四NMOS晶体管具有第四栅极端子、第四漏极端子和第四源极端子，所述第四NMOS连接在所述第二NMOS晶体管和接地参考点(GND)之间；
-第五NMOS晶体管，所述第五NMOS晶体管具有第五栅极端子、第五漏极端子和第五源极端子；所述第五NMOS连接在所述第三NMOS晶体管和所述接地参考点(GND)之间，
其中，所述第四栅极端子连接到所述第一位线节点并且所述第五栅极端子连接到所述第二位线节点。
10.根据权利要求1-4中任一项所述的预充电电路，其中，所述预充电电路包括：
-第一NMOS晶体管，所述第一NMOS晶体管具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，所述第二NMOS晶体管具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，所述第三NMOS晶体管具有第三栅极端子、第三漏极端子和第三源极端子，
-第四NMOS晶体管，所述第四NMOS晶体管具有第四栅极端子、第四漏极端子和第四源极端子，所述第四NMOS连接在所述第二NMOS晶体管和接地参考点(GND)之间；
-第五NMOS晶体管，所述第五NMOS晶体管具有第五栅极端子、第五漏极端子和第五源极端子；所述第五NMOS连接在所述第三NMOS晶体管和所述接地参考点(GND)之间，
其中，所述第一NMOS晶体管和所述第二NMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一NMOS晶体管和所述第三NMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第四栅极端子和所述第五栅极端子，
其中，所述第二栅极端子连接到所述第一位线节点并且所述第三栅极端子连接到所述第二位线节点。
11.根据权利要求9-10中任一项所述的预充电电路，其中，所述第四NMOS晶体管和所述第五NMOS晶体管尺寸确定成使得所述第一位线预充电电平和所述第二位线预充电电平高于所述接地参考点(GND)，和/或其中，所述第四NMOS晶体管和所述第五NMOS晶体管被选择成使得所述第一位线预充电电平和所述第二位线预充电电平高于所述接地参考点(GND)。
12.根据权利要求1-4中任一项所述的预充电电路，其中，所述预充电电路包括：
-第一NMOS晶体管，所述第一NMOS晶体管具有第一栅极端子、第一漏极端子和第一源极端子；
-第二NMOS晶体管，所述第二NMOS晶体管具有第二栅极端子、第二漏极端子和第二源极端子；
-以及第三NMOS晶体管，所述第三NMOS晶体管具有第三栅极端子、第三漏极端子和第三源极端子，
其中，所述第一NMOS晶体管和所述第二NMOS晶体管之间的连接限定连接到所述第一位线的第一位线节点，
其中，所述第一NMOS晶体管和所述第三NMOS晶体管之间的连接限定连接到所述第二位线的第二位线节点，并且
其中，预充电信号连接到所述第一栅极端子、所述第二栅极端子和所述第三栅极端子。
13.根据前述权利要求中任一项所述的预充电电路，其中，所述第一位线预充电电平和所述第二位线预充电电平比所述电源电压(VDD)低10-80％，优选地，其中，所述第一位线预充电电平和所述第二位线预充电电平比所述电源电压(VDD)低20-80％，更加优选地，其中，所述第一位线预充电电平和所述第二位线预充电电平比所述电源电压(VDD)低20-70％。
14.一种用于存储器单元的阵列的匹配线的预充电电路，所述预充电电路包括：
-配置成对匹配线进行预充电的预充电和限制单元，所述预充电和限制单元还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述匹配线的匹配线预充电电平，
其中，所述预充电和限制单元配置成在单个预充电周期中限制所述匹配线预充电电平，优选无实质延迟地限制所述匹配线预充电电平。
15.一种存储器，所述存储器包括：
-以列和行布置的多个存储器单元，每个存储器单元包括限定从第一位线和第二位线被访问的反相第一存储节点和第一存储节点的存储器单元晶体管的布置；以及
-至少一个预充电电路，其中，所述预充电电路连接到一列内的所述第一位线和所述第二位线，其中，每个预充电电路配置成在预充电周期期间将所述第一位线限制到第一位线预充电电平并且将所述第二位线限制到第二位线预充电电平。
16.根据权利要求15所述的存储器，其中，所述存储器单元晶体管的布置包括：
·第一存储器单元晶体管、第二存储器单元晶体管、第三存储器单元晶体管和第四存储器单元晶体管，所述第一存储器单元晶体管、所述第二存储器单元晶体管、所述第三存储器单元晶体管和所述第四存储器单元晶体管形成限定第一存储节点和反相第一存储节点的第一交叉耦合反相器和第二交叉耦合反相器；
·第五存储器单元晶体管，其连接在所述第一存储节点和所述第一位线之间；和/或第六晶体管，其连接在所述反相第一存储节点和所述第二位线之间。
17.根据权利要求15-16中任一项所述的存储器，其中，所述预充电电路包括：
-预充电和限制单元，其配置成对所述第一位线和所述第二位线进行预充电，还配置成在所述存储器单元中的任何一个的读和/或写操作的预充电周期期间限制所述第一位线的第一位线预充电电平和所述第二位线的第二位线预充电电平，
其中，所述预充电和限制单元配置成在单个预充电周期中限制所述第一位线预充电电平和所述第二位线预充电电平，优选无实质延迟地限制所述第一位线预充电电平和所述第二位线预充电电平。
18.根据权利要求15-17中任一项所述的存储器，其中，布置在每列中的存储器单元连接到第一局部位线和第二局部位线，其中，至少一个局部预充电电路连接到每个局部位线，并且其中，全局第一位线可以配置成连接到任何第一局部位线，并且全局第二位线可以配置成连接到任何第二局部位线，其中，全局预充电电路连接到所述全局第一位线和所述全局第二位线。
19.根据权利要求18所述的存储器，其中，所述局部位线和所述全局位线由开关元件分离。
20.根据权利要求18-19中任一项所述的存储器，其中，所述全局预充电电路配置成将所述位线预充电到比电源电压电平(VDD)低10-50％的预充电电平，并且所述局部预充电电路配置成将所述位线预充电到所述电源电压电平。
21.根据权利要求15-20中任一项所述的存储器，其中，所述至少一个预充电电路是至少一个根据权利要求1-14中任一项所述的预充电电路。
22.一种存储器，所述存储器包括至少一个根据权利要求1-14中任一项所述的预充电电路。
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