JP3317746B2

JP3317746B2 - 半導体記憶装置

Info

Publication number: JP3317746B2
Application number: JP14727193A
Authority: JP
Inventors: 和由海野; 順一鹿谷; 隆志巻
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-18
Filing date: 1993-06-18
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: FR2706672B1; US5517461A; JPH07141873A; KR0158933B1; KR950001772A; FR2706672A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルからビット
線（データ線）に読み出されたデータを増幅するための
センスアンプをＣＭＯＳインバータ等、定常的に電流が
流れない回路で構成してなる半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置、例えば、スタテ
ィック・ランダム・アクセス・メモリ（Ｓtatic Ｒando
m Ａccess Ｍemory．以下、ＳＲＡＭという）として、
差動増幅器を使用して構成される電流検出型のセンスア
ンプを設けてなるものが知られている。

【０００３】この電流検出型のセンスアンプは、駆動能
力が大きいので、チップ面積の増大化、大容量化に伴
い、ビット線が長くなり、ビット線の配線負荷及びビッ
ト線に接続されるトランジスタのゲート負荷が大きくな
ったとしても、読出しの高速化を図ることが可能であ
る。

【０００４】しかし、この電流検出型のセンスアンプ
は、それを構成する差動増幅器に定常的に電流を流すよ
うにされているので、消費電力が増大してしまうという
問題点があった。

【０００５】これに対して、ｐＭＯＳトランジスタと、
ｎＭＯＳトランジスタとで構成されるＣＭＯＳインバー
タは、入力が「Ｈ」（高レベル）又は「Ｌ」（低レベ
ル）にあれば、定常的に電流が流れるということはない
ので、このＣＭＯＳインバータでセンスアンプを構成す
る場合には、消費電力の低減化を図ることが可能とな
る。

【０００６】しかし、従来、ＣＭＯＳインバータは、駆
動能力が小さく、読出しの高速化を図ることができない
ことを理由として、小容量のＳＲＡＭのセンスアンプに
は適しているが、大容量のＳＲＡＭのセンスアンプとし
ては、不適当であるとされてきた。

【０００７】しかし、大容量化によりビット線が長くな
ってしまう場合には、メモリ・マトリックス（メモリセ
ルアレイ）を分割し、即ち、ビット線を分割して、分割
したビット線ごとにＣＭＯＳインバータをセンスアンプ
として設けることにより、センスアンプ１個あたりの負
荷を軽くすることができる。

【０００８】したがって、このようにする場合には、Ｃ
ＭＯＳインバータをセンスアンプとして使用したとして
も、読出しの高速化を図ることは可能である。

【０００９】そこで、近年、消費電力の低減化を図るこ
とが可能となるＣＭＯＳインバータでセンスアンプを構
成してなるＳＲＡＭの開発が盛んに行われており、その
開発結果が注目されている。

【００１０】ここに、従来、ＣＭＯＳインバータでセン
スアンプを構成してなるＳＲＡＭとして、図１７に、そ
の要部を示すようなものが提案されている。

【００１１】図中、１はチップ本体（ＳＲＡＭ本体）、
２はメモリセルを配列してなるメモリ・マトリックス
（Ｍemory Ｍatrix）、３は外部から供給されるアドレ
ス信号を取り込むためのアドレス・レジスタ（Ａddress
Ｒegister）である。

【００１２】また、４はアドレス・レジスタ３に取り込
まれたアドレス信号のうち、ロウアドレス信号をデコー
ドして、ワード線選択信号を出力するロウデコーダ（Ｒ
owＤecoder）である。

【００１３】また、５はロウデコーダ４から出力される
ワード線選択信号に基づいてメモリ・マトリックス２に
配列されているワード線を駆動するワードライン・バッ
ファ（Ｗord Ｌine Ｂuffer）である。

【００１４】また、６はアドレス・レジスタ３に取り込
まれたアドレス信号のうち、コラムアドレス信号をデコ
ードして、コラム選択信号を出力するコラムデコーダ
（Ｃo-lumn Ｄecoder）である。

【００１５】また、７はメモリ・マトリックス２から読
み出された同一のロウアドレスのメモリセルのデータの
うち、コラムデコーダ６から出力されるコラム選択信号
により指示されたコラム（ビット線）のメモリセルのデ
ータを増幅して出力するセンスアンプ回路である。

【００１６】また、８はセンスアンプ回路７から出力さ
れるデータを出力データＤ_OUTとして外部に出力するた
めのアウトプット・データ・バッファ（Ｏutput Ｄata
Ｂu-ffer）である。

【００１７】また、９は外部から供給される入力データ
Ｄ_INを取り込むためのインプット・データ・レジスタ
（Input Ｄata Ｒegister）である。

【００１８】また、１０はインプット・データ・レジス
タ９に取り込まれた入力データＤ_INをメモリ・マトリッ
クス２に書き込むためのライトアンプ（Ｗrite Ａmp.）
である。

【００１９】また、１１は、書込み時、コラムデコーダ
６から出力されるコラム選択信号に基づいてメモリ・マ
トリックス２のコラム（ビット線）の選択を行うコラム
セレクタ（Ｃolumn Ｓelector）である。

【００２０】また、１２は外部から供給されるクロック
信号ＣＬＫを取り込むためのクロックバッファ（Ｃlock
Ｂuffer）である。

【００２１】また、１３はクロックバッファ１２に取り
込まれたクロック信号ＣＬＫに基づいて所定のパルス信
号を生成するパルス・ジェネレータ（Ｐulse Ｇenarate
r）である。

【００２２】また、１４は書込みを制御するライト・イ
ネーブル信号ＷＥを取り込むためのＷＥレジスタ（ＷＥ
Ｒegister）である。

【００２３】また、図１８は、図１７に示すＳＲＡＭが
備えるメモリセルの回路構成を示す図であり、ＷＷＬ、
／ＷＷＬは書込み用のワード線、ＲＷＬ、／ＲＷＬは読
出し用のワード線、ＷＢＬは書込み用のビット線、ＲＢ
Ｌは読出し用のビット線である。

【００２４】また、１５〜１７はＣＭＯＳインバータ、
１８〜２０は伝送ゲートであり、２１〜２３はｐＭＯＳ
トランジスタ、２４〜２６はｎＭＯＳトランジスタであ
る。

【００２５】このメモリセルにおいては、書込み時、書
込み用のワード線ＷＷＬ＝「Ｈ」、書込み用のワード線
／ＷＷＬ＝「Ｌ」、読出し用のワード線ＲＷＬ＝
「Ｌ」、読出し用のワード線／ＲＷＬ＝「Ｈ」とされ、
伝送ゲート１８＝ＯＮ、伝送ゲート１９、２０＝ＯＦＦ
とされる。

【００２６】ここに、「Ｈ」が書き込まれる場合には、
書込み用のビット線ＷＢＬ＝「Ｈ」とされ、ノード２７
＝「Ｈ」、ノード２８＝「Ｌ」とされた後、書込み用の
ワード線ＷＷＬ＝「Ｌ」、書込み用のワード線／ＷＷＬ
＝「Ｈ」とされ、伝送ゲート１８＝ＯＦＦ、伝送ゲート
１９＝ＯＮとされる。

【００２７】この結果、ＣＭＯＳインバータ１５、１６
でフリップフロップ回路が構成され、ノード２７＝
「Ｈ」、ノード２８＝「Ｌ」の状態が維持される。即
ち、データとして、「Ｈ」が記憶される。

【００２８】これに対して、「Ｌ」が書き込まれる場合
には、書込み用のビット線ＷＢＬ＝「Ｌ」とされ、ノー
ド２７＝「Ｌ」、ノード２８＝「Ｈ」とされた後、書込
み用のワード線ＷＷＬ＝「Ｌ」、書込み用のワード線／
ＷＷＬ＝「Ｈ」とされ、伝送ゲート１８＝ＯＦＦ、伝送
ゲート１９＝ＯＮとされる。

【００２９】この結果、ＣＭＯＳインバータ１５、１６
でフリップフロップ回路が構成され、ノード２７＝
「Ｌ」、ノード２８＝「Ｈ」の状態が維持される。即
ち、データとして、「Ｌ」が記憶される。

【００３０】また、読出し時には、書込み用のワード線
ＷＷＬ＝「Ｌ」、書込み用のワード線／ＷＷＬ＝
「Ｈ」、読出し用のワード線ＲＷＬ＝「Ｈ」、読出し用
のワード線／ＲＷＬ＝「Ｌ」で、伝送ゲート１８＝ＯＦ
Ｆ、伝送ゲート１９、２０＝ＯＮとされ、等価的に、図
１９に示すようにされる。

【００３１】この場合において、「Ｈ」が書き込まれて
いる場合、即ち、図２０に示すように、ノード２７＝
「Ｈ」、ノード２８＝「Ｌ」とされている場合には、読
出し用のビット線ＲＢＬ＝「Ｈ」とされる。

【００３２】これに対して、「Ｌ」が書き込まれている
場合、即ち、図２１に示すように、ノード２７＝
「Ｌ」、ノード２８＝「Ｈ」とされている場合には、読
出し用のビット線ＲＢＬ＝「Ｌ」とされる。

【００３３】このように構成されたＳＲＡＭでは、ロウ
アドレス信号がｎビットの信号であり、２ⁿ個のロウア
ドレスのメモリセルから１個のロウアドレスのメモリセ
ルを選択することができる場合において、メモリ・マト
リックス２のロウアドレスの数が２ⁱ（ｉ＜ｎ）個の場
合に問題が生じてしまう。

【００３４】図２２は、この問題点を説明するための図
であり、センスアンプ回路７を構成するＣＭＯＳインバ
ータを示している。なお、ＶＣＣは高電圧側の電源電
圧、ＶＳＳは低電圧側の電源電圧、２９はｐＭＯＳトラ
ンジスタ、３０はｎＭＯＳトランジスタである。

【００３５】ここに、メモリ・マトリックス２には存在
しないロウアドレスを指定するロウアドレス信号が入力
されると、読出し用のビット線ＲＢＬはフローティング
状態となってしまい、図２２に示すように、センスアン
プ回路７を構成するＣＭＯＳインバータに貫通電流Ｉ_A
が流れてしまう。

【００３６】このセンスアンプ回路７を構成するＣＭＯ
Ｓインバータに流れる貫通電流Ｉ_Aは、消費電力の増
大、トランジスタの性能劣化の促進、ＤＣ試験の妨げ等
の原因となり、ＣＭＯＳインバータを使用する利点がな
くなってしまう。

【００３７】かかる問題点を解消する方法として、図２
３に示すように、読出し用のビット線ＲＢＬにラッチ回
路の一種である、いわゆるバス・ドライバ・スタック
（ＢusＤriver Ｓtuck）回路を接続することが考えられ
る。

【００３８】図中、３１、３２はロウアドレスの異なる
メモリセル、３３はセンスアンプ回路７を構成するＣＭ
ＯＳインバータ、３４はバス・ドライバ・スタック回路
であり、３５、３６はＣＭＯＳインバータである。

【００３９】このバス・ドライバ・スタック回路３４
は、メモリ・マトリックス２には存在しないロウアドレ
スを指定するロウアドレス信号が入力された場合におい
ても、読出し用のビット線ＲＢＬを「Ｈ」又は「Ｌ」に
維持し、読出し用のビット線ＲＢＬがフローティング状
態とならないようにし、センスアンプ回路７を構成する
ＣＭＯＳインバータ３３に貫通電流が流れないようにす
るというものである。

【００４０】ここに、例えば、メモリセル３１から
「Ｈ」が読み出されると、バス・ドライバ・スタック回
路３４では、ＣＭＯＳインバータ３５の出力＝「Ｌ」、
ＣＭＯＳインバータ３６の出力＝「Ｈ」となり、バス・
ドライバ・スタック回路３４の入出力ノード３７＝
「Ｈ」に固定され、次の読出しがあるまで、読出し用の
ビット線ＲＢＬ＝「Ｈ」の状態が維持される。

【００４１】これに対して、メモリセル３１から「Ｌ」
が読み出されると、バス・ドライバ・スタック回路３４
では、ＣＭＯＳインバータ３５の出力＝「Ｈ」、ＣＭＯ
Ｓインバータ３６の出力＝「Ｌ」となり、バス・ドライ
バ・スタック回路３４の入出力ノード３７＝「Ｌ」に固
定され、次の読出しがあるまで、読出し用のビット線Ｒ
ＢＬ＝「Ｌ」の状態が維持される。

【００４２】このように、バス・ドライバ・スタック回
路３４を使用する場合には、読出し用のビット線ＲＢＬ
を「Ｈ」又は「Ｌ」に維持することができるので、メモ
リ・マトリックス２には存在しないロウアドレスを指定
するロウアドレス信号が入力された場合においても、読
出し用のビット線ＲＢＬがフローティング状態となるこ
とを避け、センスアンプ回路７を構成するＣＭＯＳイン
バータ３３に貫通電流が流れないようにすることができ
る。

【００４３】

【発明が解決しようとする課題】しかし、このような図
２３に示すバス・ドライバ・スタック回路３４を設けて
なるＳＲＡＭにおいては、例えば、メモリセル３１から
「Ｈ」が読み出され、読出し用のビット線ＲＢＬ＝
「Ｈ」の状態に維持されている場合において、次に、メ
モリセル３２から「Ｌ」が読み出された場合に問題が生
じる。

【００４４】図２４は、この問題点を説明するための図
であり、図中、３８〜４０はメモリセル３２を構成する
ＣＭＯＳインバータ（図１８に示すＣＭＯＳインバータ
１５〜１７に該当するＣＭＯＳインバータ）であり、４
１はｐＭＯＳトランジスタ、４２はｎＭＯＳトランジス
タである。なお、図１８に示す伝送ゲート１８〜２０に
該当する伝送ゲートは、その図示を省略している。

【００４５】また、バス・ドライバ・スタック回路３４
において、４３はＣＭＯＳインバータ３６を構成するｐ
ＭＯＳトランジスタ、４４は同じくＣＭＯＳインバータ
３６を構成するｎＭＯＳトランジスタである。

【００４６】ここに、読出し用のビット線ＲＢＬ＝
「Ｈ」とされている場合、バス・ドライバ・スタック回
路３４では、ＣＭＯＳインバータ３５の出力＝「Ｌ」
で、ｐＭＯＳトランジスタ４３＝ＯＮ、ｎＭＯＳトラン
ジスタ４４＝ＯＦＦとされている。

【００４７】他方、メモリセル３２においては、「Ｌ」
が記憶されている場合、ノード４５＝「Ｌ」、ノード４
６＝「Ｈ」で、ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４２＝ＯＮとされている。

【００４８】したがって、このメモリセル３２から
「Ｌ」が読み出される場合には、読出し用のビット線Ｒ
ＢＬからメモリセル３２のｎＭＯＳトランジスタ４２を
介してＶＳＳ電源線に電流Ｉ_Bが流れることにより、読
出し用のビット線ＲＢＬの電位レベルは「Ｈ」から
「Ｌ」にプルダウンされることになる。

【００４９】この場合、ＶＣＣ電源線からバス・ドライ
バ・スタック回路３４のｐＭＯＳトランジスタ４３を介
して読出し用のビット線ＲＢＬに電流Ｉ_Cが供給されて
しまい、このため、読出し用のビット線ＲＢＬを「Ｈ」
から「Ｌ」にプルダウンする場合、必要以上の時間を要
してしまうという問題点がある。

【００５０】また、メモリセル３１から「Ｌ」が読み出
され、読出し用のビット線ＲＢＬ＝「Ｌ」に維持されて
いる場合において、次に、メモリセル３２から「Ｈ」が
読み出される場合においても、同様な問題が生じる。

【００５１】図２５は、この問題点を説明するための図
であり、読出し用のビット線ＲＢＬ＝「Ｌ」とされてい
る場合、バス・ドライバ・スタック回路３４では、ＣＭ
ＯＳインバータ３５の出力＝「Ｈ」で、ｐＭＯＳトラン
ジスタ４３＝ＯＦＦ、ｎＭＯＳトランジスタ４４＝ＯＮ
とされている。

【００５２】他方、メモリセル３２においては、「Ｈ」
が記憶されている場合、ノード４５＝「Ｈ」、ノード４
６＝「Ｌ」で、ｐＭＯＳトランジスタ４１＝ＯＮ、ｎＭ
ＯＳトランジスタ４２＝ＯＦＦとされている。

【００５３】したがって、このメモリセル３２から
「Ｈ」が読み出される場合には、ＶＣＣ電源線からメモ
リセル３２のｐＭＯＳトランジスタ４１を介して読出し
用のビット線ＲＢＬに電流Ｉ_Dが供給されることによ
り、読出し用のビット線ＲＢＬの電位レベルは「Ｌ」か
ら「Ｈ」にプルアップされることになる。

【００５４】しかし、この場合、読出し用のビット線Ｒ
ＢＬからバス・ドライバ・スタック回路３４のｎＭＯＳ
トランジスタ４４を介してＶＳＳ電源線に電流Ｉ_Eが流
れてしまい、このため、読出し用のビット線ＲＢＬを
「Ｌ」から「Ｈ」にプルアップする場合、必要以上の時
間を要してしまう。

【００５５】以上のように、図２３に示すバス・ドライ
バ・スタック回路３４を設けてなるＳＲＡＭにおいて
は、バス・ドライバ・スタック回路３４により維持され
ている読出し用のビット線ＲＢＬの電位レベルと反転関
係にある電位レベルのデータが読み出される場合、読出
し用のビット線ＲＢＬの電位レベルを反転させるのに、
必要以上の時間を要してしまい、読出しの高速化を図る
ことができないという問題点があった。

【００５６】また、図２３に示すバス・ドライバ・スタ
ック回路３４を設けてなるＳＲＡＭにおいては、前例で
言えば、メモリセル３２からの出力電位がバス・ドライ
バ・スタック回路３４のＣＭＯＳインバータ３６の出力
電位に打ち勝ってＣＭＯＳインバータ３３のスレッショ
ルド電圧を満足させなければならないので、プロセスの
バラツキに対するマージンや、電源電圧に対する動作マ
ージンが狭いという問題点があった。

【００５７】本発明は、かかる点に鑑み、選択されたメ
モリセルからビット線に読み出されたデータを増幅する
ためのセンスアンプを、ＣＭＯＳインバータ等、定常的
に電流が流れない回路で構成してなる半導体記憶装置で
あって、読出しの高速化を図ることができると共に、プ
ロセスのバラツキに対するマージンや、電源電圧に対す
る動作マージンを広くすることができるようにした半導
体記憶装置を提供することを目的とする。

【００５８】

【課題を解決するための手段】本発明による半導体記憶
装置は、ＣＭＯＳインバータからなる出力回路を有し、
ロウアドレス信号によって選択可能な数よりも少ない数
の１個以上のメモリセルと、前記ロウアドレス信号に基
づいて前記１個以上のメモリセルから１個のメモリセル
を選択する選択回路と、前記１個以上のメモリセルに接
続され、前記ロウアドレス信号に基づいて選択されたメ
モリセルから読み出されたデータを伝送するデータ伝送
路と、前記データ伝送路に接続され、前記データ伝送路
に読み出されたデータを増幅するＣＭＯＳインバータを
入力回路とするセンスアンプと、第１のＣＭＯＳインバ
ータと、出力端がハイインピーダンスとなるように制御
することができる第２のＣＭＯＳインバータをリング接
続し、前記第１のＣＭＯＳインバータの入力端と前記第
２のＣＭＯＳインバータの出力端との接続点を前記デー
タ伝送路に接続し、前記データ伝送路の電位レベルを前
記データ伝送路に読み出されたデータに対応する電位レ
ベルに維持するラッチ回路と、前記ラッチ回路に接続さ
れ、データ読出し時、前記選択されたメモリセルから前
記データ伝送路にデータが読み出される前後の期間は、
前記ラッチ回路の前記第２のＣＭＯＳインバータの出力
端をハイインピーダンスとすることにより、前記ラッチ
回路を非活性とし、その他の期間は、前記ラッチ回路を
活性とする制御回路を備えているというものである。

【００５９】

【作用】本発明においては、第１のＣＭＯＳインバータ
と、出力端がハイインピーダンスとなるように制御する
ことができる第２のＣＭＯＳインバータをリング接続
し、第１のＣＭＯＳインバータの入力端と第２のＣＭＯ
Ｓインバータの出力端との接続点をデータ伝送路に接続
し、データ伝送路の電位レベルをデータ伝送路に読み出
されたデータに対応する電位レベルに維持するラッチ回
路を備えるとしているので、読出し時、フローティング
状態となる可能性のあるデータ伝送路の電位レベルは２
値電位レベルの一方又は他方に維持される。

【００６０】したがって、読出し時、外部から供給され
るロウアドレス信号の関係でフローティング状態となる
可能性のあるデータ伝送路が、読出し時、外部から供給
されるロウアドレス信号の関係でフローティング状態に
なることはなく、このデータ伝送路に接続されているセ
ンスアンプに定常的に電流が流れることが防止される。

【００６１】また、本発明においては、データ読出し
時、選択されたメモリセルからデータ伝送路にデータが
読み出される前後の期間は、ラッチ回路の第２のＣＭＯ
Ｓインバータの出力端をハイインピーダンスとすること
により、ラッチ回路を非活性とし、その他の期間は、ラ
ッチ回路を活性とする制御回路を備えるとしている。

【００６２】この結果、次に、ラッチ回路によって電位
レベルが維持されているデータ伝送路の電位レベルを反
転するデータが伝送される場合であっても、ラッチ回路
からデータ伝送路に流れ込む電流又はデータ伝送路から
ラッチ回路に流れ込む電流は存在しなくなる。

【００６３】したがって、データ伝送路の電位を反転さ
せるのに、必要以上の時間を要せず、読出しの高速化を
図ることができる。

【００６４】また、この場合、データ伝送路へ伝送され
る電位レベルがラッチ回路の出力電位レベルに打ち勝つ
ことにより、センスアンプのスレッショルド電圧を満足
させるということが必要なくなるので、プロセスのバラ
ツキに対するマージンや、電源電圧に対する動作マージ
ンを広くとることができる。

【００６５】

【実施例】以下、図１〜図１６を参照して、本発明の一
実施例につき、本発明をＳＲＡＭに適用した場合を例に
して説明する。

【００６６】図１は本発明の一実施例の要部を示すブロ
ック図であり、本実施例のＳＲＡＭは、物理サイズで
は、９ワード（word）、４ビット（bit）、論理サイズ
では、１８ワード、２ビットの容量を有している。

【００６７】図中、４７はチップ本体、４８、４９は物
理サイズで４ワード、４ビットの容量を有するメモリセ
ル・ブロック（Ｍemory Ｃell Ｂlock）、５０は物理サ
イズで１ワード、４ビットの容量を有するメモリセル・
ブロックである。

【００６８】また、５１は外部から供給される５ビット
のアドレス信号Ａ５、Ａ４、Ａ３、Ａ２、Ａ１を取り込
むためのアドレス・レジスタ（Ａddress Ｒegister）で
ある。

【００６９】なお、Ａ５、Ａ４は選択すべきブロックア
ドレスを指定するブロックアドレス信号、Ａ３、Ａ２は
選択すべきロウアドレスを指定するロウアドレス信号、
Ａ１は選択すべきコラムアドレスを指定するコラムアド
レス信号である。

【００７０】また、５２はアドレス・レジスタ５１に取
り込まれたアドレス信号Ａ５〜Ａ１のうち、ブロックア
ドレス信号Ａ５、Ａ４及びロウアドレス信号Ａ３、Ａ２
についてプリデコードを行い、相補信号化してなるブロ
ックアドレス信号Ａ５、／Ａ５、Ａ４、／Ａ４及びロウ
アドレス信号Ａ３、／Ａ３、Ａ２、／Ａ２を出力するプ
リデコーダ（Ｐre Ｄecoder）である。

【００７１】また、５３〜５５はプリデコーダ５２から
出力されるロウアドレス信号Ａ３、／Ａ３、Ａ２、／Ａ
２をデコードしてワード線選択信号を出力するロウデコ
ーダ（Ｒow Ｄecoder）である。

【００７２】また、５６〜５８はプリデコーダ５２から
出力されるブロックアドレス信号Ａ５、／Ａ５、Ａ４、
／Ａ４をデコードしてブロック選択信号を出力するブロ
ックデコーダ（Ｂlock Ｄecoder）である。

【００７３】また、５９〜６１はそれぞれメモリセル・
ブロック４８〜５０から読み出されたデータの増幅を行
うブロック・センスアンプ（Ｂlock Ｓense Ａmp.）回
路である。

【００７４】また、６２はブロック・センスアンプ回路
６１を構成するバッファ回路に定常的に電流が流れない
ようにするためにブロック・センスアンプ回路６１に対
応して設けられているブロック・バス・ドライバ・スタ
ック（Ｂlock Ｂus ＤriverＳtuck）回路である。

【００７５】また、６３はアドレス・レジスタ５１に取
り込まれたアドレス信号Ａ５〜Ａ１のうち、コラムアド
レス信号Ａ１をデコードしてコラム選択信号Ａ１、／Ａ
１を出力するコラムデコーダ（Ｃolumn Ｄecoder）であ
る。

【００７６】また、６４はメモリセル・ブロック４８〜
５０のいずれかから読み出された同一のロウアドレスの
メモリセルのデータのうち、コラムデコーダ６３から出
力されるコラム選択信号Ａ１、／Ａ１に指示されたコラ
ムのメモリセルのデータを増幅して出力するメイン・セ
ンスアンプ（Ｍain Ｓense Ａmp.）回路である。

【００７７】また、６５はメイン・センスアンプ回路６
４を構成するバッファ回路に定常的に電流が流れないよ
うにするためにメイン・センスアンプ回路６４に対応し
て設けられているメイン・バス・ドライバ・スタック
（Ｍain Ｂus Ｄriver Ｓtuck）回路である。

【００７８】また、６６はメイン・センスアンプ回路６
４から出力されるデータを出力データＤ_OUTとして外部
に出力するためのアウトプット・データ・バッファ(Ｏu
tputＤata Ｂuffer)である。

【００７９】また、６７は外部から供給される入力デー
タＤ_INを取り込むためのインプット・データ・レジスタ
（Input Ｄata Ｒegister）である。

【００８０】また、６８はインプット・データ・レジス
タ６７に取り込まれた入力データＤ _INをメモリセル・ブ
ロック４８〜５０の選択されたメモリセルに書き込むた
めのメイン・ライトアンプ（Ｍain Ｗrite Ａmp.）回路
である。

【００８１】また、６９は、書込み時、コラムデコーダ
６３から出力されるコラム選択信号Ａ１、／Ａ１に基づ
いてメモリセル・ブロック４８〜５０のコラムの選択を
行うコラムセレクタ（Ｃolumn Ｓelector）である。

【００８２】また、７０は外部から供給されるクロック
信号ＣＬＫを取り込むためのクロックバッファ（Ｃlock
Ｂuffer）である。

【００８３】また、７１はクロックバッファ７０に取り
込まれたクロック信号ＣＬＫに基づいてブロック・バス
・ドライバ・スタック回路６２を制御するブロック・バ
ス・ドライバ・スタック制御信号ＢＣＬや、メイン・バ
ス・ドライバ・スタック回路６５を制御するメイン・バ
ス・ドライバ・スタック制御信号ＭＣＬ等、所定のパル
ス信号を出力するパルス・ジェネレータ（Ｐulse Ｇena
rater）である。

【００８４】また、７２は書込みを制御するライト・イ
ネーブル信号ＷＥを取り込むためのＷＥレジスタ（ＷＥ
Ｒegister）である。

【００８５】また、図２は、本発明の一実施例の一部分
を、読出し動作に着目して、より具体的に示すブロック
図である。

【００８６】図中、７３はブロック・バス・ドライバ・
スタック制御信号ＢＣＬに対応して設けられているブロ
ック・コントロール・バッファ、７４、７５はブロック
・バス・ドライバ・スタック制御信号線である。

【００８７】また、７６、７７はメイン・バス・ドライ
バ・スタック制御信号ＭＣＬに対応して設けられている
メイン・コントロール・バッファ、７８〜８０はメイン
・バス・ドライバ・スタック制御信号線である。

【００８８】また、ＭＢＬ１〜ＭＢＬ４は、メモリセル
・ブロック４８〜５０に共用されるメイン・ビット線で
ある。

【００８９】また、図３は、図１、図２中、メモリセル
・ブロック４８、ロウデコーダ５３、ブロックデコーダ
５６、ブロック・センスアンプ５９、メイン・センスア
ンプ回路６４、メイン・バス・ドライバ・スタック回路
６５の部分を、読出し動作に着目して、より具体的に示
す図である。

【００９０】また、図４は、メモリセル・ブロック４
９、５０、ロウデコーダ５４、５５、ブロックデコーダ
５７、５８、ブロック・センスアンプ６０、６１、ブロ
ック・バス・ドライバ・スタック回路６２の部分を、読
出し動作に着目して、より具体的に示す図である。

【００９１】ここに、メモリセル・ブロック４８（図
３）において、８１〜９６はメモリセル、ＲＷＬ₁₁〜Ｒ
ＷＬ₁₄は読出し用のワード線、ＲＢＬ₁₁〜ＲＢＬ₁₄は読
出し用のブロック・ビット線である。

【００９２】また、メモリセル・ブロック４９（図４）
において、９７〜１１２はメモリセル、ＲＷＬ₂₁〜ＲＷ
Ｌ₂₄は読出し用のワード線、ＲＢＬ₂₁〜ＲＢＬ₂₄は読出
し用のブロック・ビット線である。

【００９３】また、メモリセル・ブロック５０（図４）
において、１１３〜１１６はメモリセルであり、ＲＷＬ
₃₁は読出し用のワード線、ＲＢＬ₃₁〜ＲＢＬ₃₄は読出し
用のブロック・ビット線である。

【００９４】ここに、メモリセル８１〜１１６は、図１
８に示すと同様に構成されており、図３、図４において
は、図１８に示す読出し用のワード線／ＲＷＬ、書込み
用のワード線ＷＷＬ、／ＷＷＬに該当するワード線及び
書込み用のビット線ＷＢＬに該当するビット線は、その
図示を省略している。

【００９５】また、ロウデコーダ５３（図３）におい
て、１１７〜１２０はＮＡＮＤ回路、１２１〜１２４は
ＮＡＮＤ回路１１７〜１２０の出力を反転するインバー
タ、１２５〜１２８は読出し用のワード線ＲＷＬ₁₁〜Ｒ
ＷＬ₁₄を駆動するバッファ回路である。

【００９６】また、ロウデコーダ５４（図４）におい
て、１２９〜１３２はＮＡＮＤ回路、１３３〜１３６は
ＮＡＮＤ回路１２９〜１３２の出力を反転するインバー
タ、１３７〜１４０は読出し用のワード線ＲＷＬ₂₁〜Ｒ
ＷＬ₂₄を駆動するバッファ回路である。

【００９７】また、ロウデコーダ５５（図４）におい
て、１４１はＮＡＮＤ回路、１４２はＮＡＮＤ回路１４
１の出力を反転するインバータ、１４３はワード線ＲＷ
Ｌ₃₁を駆動するバッファ回路である。

【００９８】また、ブロックデコーダ５６（図３）にお
いて、１４４はＮＡＮＤ回路、１４５はＮＡＮＤ回路１
４４の出力を反転するインバータ、１４６はブロック選
択信号ＢＳＬ１を出力するバッファ回路である。

【００９９】また、ブロックデコーダ５７（図４）にお
いて、１４７はＮＡＮＤ回路、１４８はＮＡＮＤ回路１
４７の出力を反転するインバータ、１４９はブロック選
択信号ＢＳＬ２を出力するバッファ回路である。

【０１００】また、ブロックデコーダ５８（図４）にお
いて、１５０はＮＡＮＤ回路、１５１はＮＡＮＤ回路１
５０の出力を反転するインバータ、１５２はブロック選
択信号ＢＳＬ３を出力するバッファ回路である。

【０１０１】また、ブロック・センスアンプ５９（図
３）において、１５３〜１５６はブロックデコーダ５６
から出力されるブロック選択信号ＢＳＬ１により活性、
非活性が制御されるバッファ回路である。

【０１０２】また、ブロック・センスアンプ６０（図
４）において、１５７〜１６０はブロックデコーダ５７
から出力されるブロック選択信号ＢＳＬ２により活性、
非活性が制御されるバッファ回路である。

【０１０３】また、ブロック・センスアンプ６１（図
４）において、１６１〜１６４はブロックデコーダ５８
から出力されるブロック選択信号ＢＳＬ３により活性、
非活性が制御されるバッファ回路である。

【０１０４】これらバッファ回路１５３〜１６４は、同
一の回路構成とされており、図５に示すように構成され
ている。

【０１０５】図中、１６５〜１６８はｐＭＯＳトランジ
スタ、１６９〜１７２はｎＭＯＳトランジスタ、１７３
はインバータである。

【０１０６】ここに、図６に示すように、ブロック選択
信号＝「Ｈ」の場合、ｐＭＯＳトランジスタ１６６＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ１７１＝ＯＮとなると共
に、インバータ１７３の出力＝「Ｌ」で、ｐＭＯＳトラ
ンジスタ１６７＝ＯＮ、ｎＭＯＳトランジスタ１７０＝
ＯＦＦとなる。

【０１０７】この結果、図５に示すバッファ回路は、等
価的に、図７に示すようになり、ｐＭＯＳトランジスタ
１６５と、ｎＭＯＳトランジスタ１６９とでインバータ
１７４が構成されると共に、ｐＭＯＳトランジスタ１６
８と、ｎＭＯＳトランジスタ１７２とでインバータ１７
５が構成される。

【０１０８】これに対して、図８に示すように、ブロッ
ク選択信号＝「Ｌ」の場合、ｐＭＯＳトランジスタ１６
６＝ＯＮ、ｎＭＯＳトランジスタ１７１＝ＯＦＦとなる
と共に、インバータ１７３の出力＝「Ｈ」で、ｐＭＯＳ
トランジスタ１６７＝ＯＦＦ、ｎＭＯＳトランジスタ１
７０＝ＯＮとなる。

【０１０９】この結果、ｐＭＯＳトランジスタ１６８の
ゲート＝「Ｈ」で、ｐＭＯＳトランジスタ１６８＝ＯＦ
Ｆとなると共に、ｎＭＯＳトランジスタ１７２のゲート
＝「Ｌ」で、ｎＭＯＳトランジスタ１７２＝ＯＦＦとな
り、出力＝ハイインピーダンス状態となる。

【０１１０】また、ブロック・バス・ドライバ・スタッ
ク回路６２（図４）において、１７６〜１７９はインバ
ータ、１８０〜１８３はブロック・バス・ドライバ・ス
タック制御信号ＢＣＬにより活性、非活性が制御される
バッファ回路である。

【０１１１】これらインバータ１７６〜１７９及びバッ
ファ回路１８０〜１８３は、それぞれ、同一構成とされ
ており、ブロック・バス・ドライバ・スタック回路６２
の１ビット部分は、図９に示すように構成されている。

【０１１２】図中、１８４〜１８６はｐＭＯＳトランジ
スタ、１８７〜１８９はｎＭＯＳトランジスタ、１９０
はインバータである。

【０１１３】ここに、図１０に示すように、ブロック・
バス・ドライバ・スタック制御信号ＢＣＬ＝「Ｈ」の場
合、ｎＭＯＳトランジスタ１８９＝ＯＮとされると共
に、インバータ１９０の出力＝「Ｌ」で、ｐＭＯＳトラ
ンジスタ１８６＝ＯＮとされ、等価的に、図１１に示す
ようになり、活性化される。

【０１１４】これに対して、図１２に示すように、ブロ
ック・バス・ドライバ・スタック制御信号ＢＣＬ＝
「Ｌ」の場合、ｎＭＯＳトランジスタ１８９＝ＯＦＦと
されると共に、インバータ１９０の出力＝「Ｈ」で、ｐ
ＭＯＳトランジスタ１８６＝ＯＦＦとされ、ノード１９
１はハイインピーダンス状態とされる。

【０１１５】なお、本実施例においては、ロウアドレス
信号は２ビットの信号Ａ２、Ａ３であり、４個のロウア
ドレスのうち、１個のロウアドレスを選択することがで
きるが、メモリセル・ブロック４８、４９は、このロウ
アドレス信号に対応させて、４個のロウアドレスを備え
るようにしている。

【０１１６】この結果、これらメモリセル・ブロック４
８、４９のブロック・ビット線ＲＢＬ₁₁〜ＲＢＬ₁₄、Ｒ
ＢＬ₂₁〜ＲＢＬ₂₄は、読出し時、ロウアドレス信号との
関係でフローティング状態となることはないので、これ
らメモリセル・ブロック４８、４９に対応させたブロッ
ク・バス・ドライバ・スタック回路は設けられていな
い。

【０１１７】また、メイン・センスアンプ回路６４（図
３）において、１９２〜１９５はコラムデコーダ６３か
ら出力されるコラム選択信号Ａ１、／Ａ１により活性、
非活性が制御されるバッファ回路である。

【０１１８】これらバッファ回路１９２〜１９５は、同
一の回路構成とされており、ブロック・センスアンプ回
路５９〜６１を構成するバッファ回路と同様に、図５に
示すように構成され、制御信号として、ブロック選択信
号の代わりにコラム選択信号が入力される。

【０１１９】また、メイン・バス・ドライバ・スタック
回路６５（図３）において、１９６〜１９９はインバー
タ、２００〜２０３はメイン・バス・ドライバ・スタッ
ク制御信号ＭＣＬにより活性、非活性が制御されるバッ
ファ回路である。

【０１２０】これらインバータ１９６〜１９９及びバッ
ファ回路２００〜２０３は、それぞれ、同一構成とされ
ており、ブロック・バス・ドライバ・スタック回路６５
の１ビット部分は、ブロック・バス・ドライバ・スタッ
ク回路６２の１ビット部分と同様に、図９に示すように
構成され、制御信号として、ブロック・バス・ドライバ
・スタック制御信号ＢＣＬの代わりに、メイン・バス・
ドライバ・スタック制御信号ＭＣＬが入力される。

【０１２１】ここに、図１３は、読出し用のブロック・
ビット線ＲＢＬ₁₁〜ＲＢＬ₁₄、ＲＢＬ₂₁〜ＲＢＬ₂₄、Ｒ
ＢＬ₃₁〜ＲＢＬ₃₄と、読出し用のメイン・ビット線ＭＢ
Ｌ１〜ＭＢＬ４との関係を示す図である。

【０１２２】また、図１４は、パルス・ジェネレータ７
１の回路構成を示す図であり、図中、２０４、２０
５₁、２０５₂、２０５_2n-2、２０５_2n-1はインバータ、
２０６はＮＡＮＤ回路、２０７はブロック・バス・ドラ
イバ・スタック制御信号ＢＣＬを出力するバッファ回
路、２０８はメイン・バス・ドライバ・スタック制御信
号ＭＣＬを出力するバッファ回路である。

【０１２３】また、図１５は、ブロック・バス・ドライ
バ・スタック制御信号ＢＣＬのブロック・バス・ドライ
バ・スタック回路６２への到達タイミング及びメイン・
バス・ドライバ・スタック制御信号ＭＣＬのメイン・バ
ス・ドライバ・スタック回路６５への到達タイミングを
説明するための図である。

【０１２４】なお、図中、Ｃ₇₄はブロック・バス・ドラ
イバ・スタック制御信号線７４の配線容量、Ｃ₇₅はブロ
ック・バス・ドライバ・スタック制御信号線７５の配線
容量である。

【０１２５】また、Ｃ₇₈はメイン・バス・ドライバ・ス
タック制御信号線７８の配線容量、Ｃ₇₉はメイン・バス
・ドライバ・スタック制御信号線７９の配線容量、Ｃ₈₀
はメイン・バス・ドライバ・スタック制御信号線８０の
配線容量である。

【０１２６】また、２０９、２１０はプリデコーダ５２
内のバッファ回路、２１１はロウアドレス信号線、２１
２はブロックアドレス信号線、Ｃ₂₁₁はロウアドレス信
号線の配線容量、Ｃ₂₁₂はブロックアドレス信号線２１
２の配線容量である。

【０１２７】また、Ｃ_RWL31はワード線ＲＷＬ₃₁の配線
容量、２１３はブロック・センスアンプ回路６１のブロ
ック選択信号線、Ｃ₂₁₃はブロック選択信号線２１３の
配線容量である。

【０１２８】また、Ｃ_MBL4はメイン・ビット線ＭＢＬ４
の配線容量、Ｃ_RBL34はブロック・ビット線ＲＢＬ₃₄の
配線容量である。

【０１２９】ここに、本実施例においては、選択された
読出し用のワード線が「Ｈ」とされ、読出し用のブロッ
ク・ビット線にデータが読み出される前後の期間、ブロ
ック・バス・ドライバ・スタック回路６２に供給される
ブロック・バス・ドライバ・スタック制御信号ＢＣＬ＝
「Ｌ」となるようにして（図１６Ｃ、Ｄ、Ｅ参照）、こ
の期間、ブロック・バス・ドライバ・スタック回路６２
＝非活性、即ち、ブロック・バス・ドライバ・スタック
回路６２の入出力ノード＝ハイインピーダンス状態とな
るように、パルス・ジェネレータ７１で生成されたブロ
ック・バス・ドライバ・スタック制御信号ＢＣＬのブロ
ック・バス・ドライバ・スタック回路６２への到達タイ
ミングを制御するようにしている。

【０１３０】このため、パルス・ジェネレータ７１内の
バッファ回路２０７、ブロック・コントロール・バッフ
ァ７３、プリデコーダ５２内のバッファ回路２０９、ロ
ウデコーダ５５内のバッファ回路１４３の遅延時間の負
荷容量による依存係数を、それぞれ、ｋ２０７、ｋ２０
９、ｋ７３、ｋ１４３とすると、ｋ２０７＝ｋ２０９、
Ｃ₇₄＝Ｃ₂₁₁、ｋ７３＝ｋ１４３、Ｃ_RWL31＝Ｃ₇₅となる
ように、バッファ回路２０７の位置が設定されている。

【０１３１】また、本実施例においては、選択されたメ
モリセル・ブロックの読出し用のブロック・ビット線に
読み出されたデータが、対応するブロック・センスアン
プ回路を介してメイン・ビット線ＭＢＬ１〜ＭＢＬ４に
伝播される前後の期間、メイン・バス・ドライバ・スタ
ック回路６５に供給されるメイン・バス・ドライバ・ス
タック制御信号ＭＣＬ＝「Ｌ」となるようにして（図１
６Ｆ、Ｇ参照）、この期間、メイン・バス・ドライバ・
スタック回路６５＝非活性、即ち、メイン・バス・ドラ
イバ・スタック回路６５の入出力ノード＝ハイインピー
ダンス状態となるように、パルス・ジェネレータ７１で
生成されたメイン・バス・ドライバ・スタック制御信号
ＭＣＬのメイン・バス・ドライバ・スタック回路６５へ
の到達タイミングを制御するようにしている。

【０１３２】このため、パルス・ジェネレータ７１内の
バッファ回路２０８、メイン・コントロール・バッファ
７６、７７、プリデコーダ５２内のバッファ回路２１
０、ブロック・デコーダ５８内のバッファ回路１５２、
ブロック・センスアンプ回路６１内のバッファ回路１６
４の遅延時間の負荷容量による依存係数を、それぞれ、
ｋ２０８、ｋ７６、ｋ７７、ｋ２１０、ｋ１５２、ｋ１
６４とすると、ｋ２０８＝ｋ２１０、Ｃ₇₈＝Ｃ₂₁₂、ｋ
７６＝ｋ１６４、Ｃ₇₉＝Ｃ_MBL4、ｋ７７＝ｋ１５２、Ｃ
₈₀＝Ｃ₂₁₃となるように、メイン・コントロール・バッ
ファ回路７６、７７の位置が設定されている。

【０１３３】また、図１６は本実施例の動作を示す波形
図であり、図１６Ａは外部から供給されるクロック信号
ＣＬＫ、図１６Ｂはプリデコーダ５２の出力（アドレス
信号Ａ５、／Ａ５〜Ａ２、／Ａ２）を示している。

【０１３４】また、図１６Ｃは選択された読出し用のワ
ード線ＲＷＬの電位、図１６Ｄは読出し用のブロック・
ビット線ＲＢＬ₁₁〜ＲＢＬ₁₄、ＲＢＬ₂₁〜ＲＢＬ₂₄、Ｒ
ＢＬ ₃₁〜ＲＢＬ₃₄の電位を示している。

【０１３５】また、図１６Ｅはブロック・バス・ドライ
バ・スタック回路６２におけるブロック・バス・ドライ
バ・スタック制御信号ＢＣＬ、図１６Ｆはメイン・ビッ
ト線ＭＢＬ１〜ＭＢＬ４の電位、図１６Ｇはメイン・バ
ス・ドライバ・スタック回路６５におけるメイン・バス
・ドライバ・スタック制御信号ＭＣＬを示している。

【０１３６】ここに、本実施例のＳＲＡＭにおいては、
外部から供給されるクロック信号ＣＬＫが「Ｈ」の時に
アドレス信号Ａ１〜Ａ５がアドレス・レジスタ５１に取
り込まれる。

【０１３７】次に、クロック信号ＣＬＫが「Ｈ」から
「Ｌ」に反転する時に、パルス・ジェネレータ７１でブ
ロック・バス・ドライバ・スタック制御信号ＢＣＬ及び
メイン・バス・ドライバ・スタック制御信号ＭＣＬが生
成される。

【０１３８】そして、クロック信号ＣＬＫが「Ｌ」にな
ると、アドレス・レジスタ５１に保持されていたアドレ
ス信号Ａ１〜Ａ５が読み出され、コラムアドレス信号Ａ
１は、コラムデコーダ６３によりデコードされ、メイン
・センスアンプ回路６４を構成するバッファ回路１９２
〜１９５のうち、選択されたコラム（メイン・ビット
線）に対応するバッファ回路が活性化される。

【０１３９】また、ロウアドレス信号Ａ２、Ａ３はプリ
デコーダ５２でデコードされた後、更に、ロウデコーダ
５３〜５５でデコードされ、読出し用のワード線ＲＷＬ
₁₁〜ＲＷＬ₁₄、ＲＷＬ₂₁〜ＲＷＬ₂₄、ＲＷＬ₃₁のうち、
選択されたロウアドレスの読出し用のワード線が「Ｈ」
とされる。

【０１４０】また、ブロックアドレス信号Ａ４、Ａ５は
プリデコーダ５２でデコードされた後、更に、ブロック
デコーダ５６〜５８でデコードされ、ブロック・センス
アンプ５９〜６１のうち、選択されたメモリセル・ブロ
ックに対応したブロック・センスアンプが活性化され
る。

【０１４１】そこで、読出し用のブロック・ビット線に
読み出されたデータのうち、選択されたメモリセル・ブ
ロックの読出し用のブロック・ビット線に読み出された
データのみが、対応するブロック・センスアンプ回路を
介してメイン・ビット線ＭＢＬ１〜ＭＢＬ４に伝送さ
れ、メイン・センスアンプ回路６４を介してアウトプッ
ト・データ・バッファ６６に伝送される。

【０１４２】ここに、本実施例においては、メモリセル
１１３〜１１６のデータがブロック・ビット線ＲＢＬ₃₁
〜ＲＢＬ₃₄に読み出される前後の期間、ブロック・バス
・ドライバ・スタック制御信号ＢＣＬ＝「Ｌ」とされ
（図１６Ｄ、Ｅ参照）、ブロック・バス・ドライバ・ス
タック回路６２＝非活性とされている。

【０１４３】そして、メモリセル１１３〜１１６のデー
タがブロック・ビット線ＲＢＬ₃₁〜ＲＢＬ₃₄に読み出さ
れた後、ブロック・バス・ドライバ・スタック制御信号
ＢＣＬ＝「Ｈ」とされる（図１６Ｄ、Ｅ参照）。

【０１４４】したがって、この時点で、ブロック・バス
・ドライバ・スタック回路６２＝活性とされ、このブロ
ック・バス・ドライバ・スタック回路６２によって、読
出し用のビット線ＲＢＬ₃₁〜ＲＢＬ₃₄の電位レベルは、
読み出されたデータに対応する電位レベルに固定され
る。

【０１４５】この結果、次に、メモリセル・ブロック５
０＝選択とし、メモリセル・ブロック５０に存在しない
ロウアドレスを指定するロウアドレス信号が入力された
としても、ブロック・センスアンプ回路６１を構成する
バッファ回路１６１〜１６４に貫通電流が流れることは
ない。

【０１４６】また、本実施例においては、選択された読
出し用のワード線が「Ｈ」とされ、読出し用のブロック
・ビット線にデータが読み出される前後の期間、ブロッ
ク・バス・ドライバ・スタック回路６２に供給されるブ
ロック・バス・ドライバ・スタック制御信号ＢＣＬ＝
「Ｌ」となるようにして（図１６Ｃ、Ｄ、Ｅ参照）、こ
の期間、ブロック・バス・ドライバ・スタック回路６２
＝非活性、即ち、ブロック・バス・ドライバ・スタック
回路６２の入出力ノード＝ハイインピーダンス状態とな
るようにしている。

【０１４７】この結果、次に、ブロック・ビット線ＲＢ
Ｌ₃₁〜ＲＢＬ₃₄に維持されている電位レベルと反転関係
にある電位レベルのデータが読み出される場合であって
も、ブロック・バス・ドライバ・スタック回路６２を構
成するバッファ回路１８０〜１８３からブロック・ビッ
ト線ＲＢＬ₃₁〜ＲＢＬ₃₄に流れ込む電流又はブロック・
ビット線ＲＢＬ₃₁〜ＲＢＬ₃₄からバッファ回路１８０〜
１８３に流れ込む電流は存在しなくなる。

【０１４８】したがって、本実施例によれば、読出し用
のブロック・ビット線ＲＢＬ₃₁〜ＲＢＬ₃₄の電位レベル
を反転させるのに、必要以上の時間を要せず、読出しの
高速化を図ることができる。

【０１４９】また、この場合、メモリセルからの出力電
位がブロック・バス・ドライバ・スタック回路６２のバ
ッファ回路１８０〜１８３の出力電位に打ち勝つことに
よりブロック・センスアンプ回路６１のバッファ回路１
６１〜１６４のスレッショルド電圧を満足させるという
ことが必要なくなるので、プロセスのバラツキに対する
マージンや、電源電圧に対する動作マージンを広くとる
ことができる。

【０１５０】また、本実施例においては、メモリセル１
１３〜１１６のデータがメイン・ビット線ＭＢＬ１〜Ｍ
ＢＬ４に読み出される前後の期間、メイン・バス・ドラ
イバ・スタック制御信号ＭＣＬ＝「Ｌ」とされ（図１６
Ｆ、Ｇ参照）、メイン・バス・ドライバ・スタック回路
６５＝非活性とされている。

【０１５１】そして、メモリセル１１３〜１１６のデー
タがメイン・ビット線ＭＢＬ１〜ＭＢＬ４に伝送された
後、メイン・バス・ドライバ・スタック制御信号ＭＣＬ
＝「Ｈ」とされる（図１６Ｆ、Ｇ参照）。

【０１５２】したがって、この時点で、メイン・バス・
ドライバ・スタック回路６５＝活性とされ、このメイン
・バス・ドライバ・スタック回路６５によって、読出し
用のメイン・ビット線ＭＢＬ１〜ＭＢＬ４の電位レベル
は、読み出されたデータに対応する電位レベルに固定さ
れる。

【０１５３】この結果、次に、メモリセル・ブロック４
８〜５０＝非選択とするブロックアドレスを指定するブ
ロックアドレス信号が入力されたとしても、メイン・セ
ンスアンプ回路６４を構成するバッファ回路１９２〜１
９５に貫通電流が流れることはない。

【０１５４】また、本実施例においては、選択されたメ
モリセル・ブロックの読出し用のブロック・ビット線に
読み出されたデータが、対応するブロック・センスアン
プ回路を介してメイン・ビット線ＭＢＬ１〜ＭＢＬ４に
伝播される前後の期間、メイン・バス・ドライバ・スタ
ック回路６５に供給されるメイン・バス・ドライバ・ス
タック制御信号ＭＣＬ＝「Ｌ」となるようにして（図１
６Ｆ、Ｇ参照）、この期間、メイン・バス・ドライバ・
スタック回路６５＝非活性、即ち、メイン・バス・ドラ
イバ・スタック回路６５の入出力ノード＝ハイインピー
ダンス状態となるようにしている。

【０１５５】この結果、次に、メイン・ビット線ＭＢＬ
１〜ＭＢＬ４に維持されている電位レベルと反転関係に
ある電位レベルのデータがメイン・ビット線ＭＢＬ１〜
ＭＢＬ４に伝送される場合であっても、メイン・バス・
ドライバ・スタック回路６５を構成するバッファ回路２
００〜２０３からメイン・ビット線ＭＢＬ１〜ＭＢＬ４
に流れ込む電流又はメイン・ビット線ＭＢＬ１〜ＭＢＬ
４からバッファ回路２００〜２０３に流れ込む電流は存
在しなくなる。

【０１５６】したがって、本実施例によれば、メイン・
バス・ドライバ・スタック回路６５の電位レベルを反転
させるのに、必要以上の時間を要せず、この点からして
も、読出しの高速化を図ることができる。

【０１５７】また、この場合、ブロック・ビット線ＲＢ
Ｌ₁₁〜ＲＢＬ₁₄、ブロック・ビット線ＲＢＬ₂₁〜ＲＢＬ
₂₄又はブロック・ビット線ＲＢＬ₃₁〜ＲＢＬ₃₄からの出
力電位がメイン・バス・ドライバ・スタック回路６５の
バッファ回路２００〜２０３の出力電位に打ち勝つこと
によりメイン・センスアンプ回路６４のバッファ回路１
９２〜１９５のスレッショルド電圧を満足させるという
ことが必要なくなるので、この点からしても、プロセス
のバラツキに対するマージンや、電源電圧に対する動作
マージンを広くとることができる。

【０１５８】このように、本実施例によれば、読出しの
高速化を図ることができると共に、プロセスのバラツキ
に対するマージンや、電源電圧に対する動作マージンを
広くすることができる。

【０１５９】

【発明の効果】本発明によれば、データ読出し時、選択
されたメモリセルからデータ伝送路にデータが読み出さ
れる前後の期間は、ラッチ回路の第２のＣＭＯＳインバ
ータの出力端をハイインピーダンスとすることにより、
ラッチ回路を非活性とし、その他の期間は、ラッチ回路
を活性とする制御回路を備えるとしたことにより、次
に、ラッチ回路によって維持されているデータ伝送路の
電位レベルと反転関係にある電位レベルのデータが伝送
される場合であっても、ラッチ回路からデータ伝送路に
流れ込む電流又はデータ伝送路からラッチ回路に流れ込
む電流は存在しなくなるので、データ伝送路の電位レベ
ルを反転させるのに、必要以上の時間を要せず、読出し
の高速化を図ることができると共に、プロセスのバラツ
キに対するマージンや、電源電圧に対する動作マージン
を広くとることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示すブロック図であ
る。

【図２】本発明の一実施例の一部分をより具体的に示す
ブロック図である。

【図３】本発明の一実施例の一部分をより具体的に示す
ブロック図である。

【図４】本発明の一実施例の一部分をより具体的に示す
ブロック図である。

【図５】本発明の一実施例が設けるブロック・センスア
ンプ回路を構成するバッファ回路を示す回路図である。

【図６】本発明の一実施例が設けるブロック・センスア
ンプ回路を構成するバッファ回路の動作を示す回路図で
ある。

【図７】本発明の一実施例が設けるブロック・センスア
ンプ回路を構成するバッファ回路の活性化時の等価回路
を示す回路図である。

【図８】本発明の一実施例が設けるブロック・センスア
ンプ回路を構成するバッファ回路の動作を示す回路図で
ある。

【図９】本発明の一実施例が設けるブロック・バス・ド
ライバ・スタック回路の１ビット部分を示す回路図であ
る。

【図１０】本発明の一実施例が設けるブロック・バス・
ドライバ・スタック回路の１ビット部分の動作を示す回
路図である。

【図１１】本発明の一実施例が設けるブロック・バス・
ドライバ・スタック回路の１ビット部分の活性化時の等
価回路を示す回路図である。

【図１２】本発明の一実施例が設けるブロック・バス・
ドライバ・スタック回路の１ビット部分の動作を示す回
路図である。

【図１３】読出し用のブロック・ビット線と、読出し用
のメイン・ビット線との関係を示す図である。

【図１４】パルス・ジェネレータの一部分の回路構成を
示す図である。

【図１５】本発明の一実施例の動作（ブロック・バス・
ドライバ・スタック制御信号及びメイン・バス・ドライ
バ・スタック制御信号の到達タイミング）を説明するた
めの図である。

【図１６】本発明の一実施例の動作を説明するための図
である。

【図１７】従来、ＳＲＡＭの一例の要部を示すブロック
図である。

【図１８】図１７に示す従来のＳＲＡＭが設けているメ
モリセルを示す回路図である。

【図１９】図１８に示すメモリセルの読出し時の等価回
路を示す図である。

【図２０】図１８に示すメモリセルの読出し時の動作を
示す図である。

【図２１】図１８に示すメモリセルの読出し時の動作を
示す図である。

【図２２】図１７に示す従来のＳＲＡＭが有する問題点
を説明するための図である。

【図２３】ビット線にバス・ドライバ・スタック回路を
接続した場合を示す図である。

【図２４】図２３に示す回路が有する問題点を説明する
ための図である。

【図２５】図２３に示す回路が有する問題点を説明する
ための図である。

【符号の説明】

ＣＬＫクロック信号ＷＥライト・イネーブル信号Ｄ_IN 入力データＤ_OUT 出力データＢＣＬブロック・バス・ドライバ・スタック制御信号ＭＣＬメイン・バス・ドライバ・スタック制御信号

フロントページの続き (72)発明者巻隆志神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭52−155927（ＪＰ，Ａ) 特開平２−14490（ＪＰ，Ａ) 特開平４−119590（ＪＰ，Ａ) 特開昭60−209995（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ＣＭＯＳインバータからなる出力回路を有
し、ロウアドレス信号によって選択可能な数よりも少な
い数の１個以上のメモリセルと、前記ロウアドレス信号に基づいて前記１個以上のメモリ
セルから１個のメモリセルを選択する選択回路と、前記１個以上のメモリセルに接続され、前記ロウアドレ
ス信号に基づいて選択されたメモリセルから読み出され
たデータを伝送するデータ伝送路と、前記データ伝送路に接続され、前記データ伝送路に読み
出されたデータを増幅するＣＭＯＳインバータを入力回
路とするセンスアンプと、第１のＣＭＯＳインバータと、出力端がハイインピーダ
ンスとなるように制御することができる第２のＣＭＯＳ
インバータをリング接続し、前記第１のＣＭＯＳインバ
ータの入力端と前記第２のＣＭＯＳインバータの出力端
との接続点を前記データ伝送路に接続し、前記データ伝
送路の電位レベルを前記データ伝送路に読み出されたデ
ータに対応する電位レベルに維持するラッチ回路と、前記ラッチ回路に接続され、データ読出し時、前記選択
されたメモリセルから前記データ伝送路にデータが読み
出される前後の期間は、前記ラッチ回路の前記第２のＣ
ＭＯＳインバータの出力端をハイインピーダンスとする
ことにより、前記ラッチ回路を非活性とし、その他の期
間は、前記ラッチ回路を活性とする制御回路を備えたこ
とを特徴とする半導体記憶装置。