KR950001772A - 반도체 기억장치 - Google Patents

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KR950001772A
KR950001772A KR1019940010384A KR19940010384A KR950001772A KR 950001772 A KR950001772 A KR 950001772A KR 1019940010384 A KR1019940010384 A KR 1019940010384A KR 19940010384 A KR19940010384 A KR 19940010384A KR 950001772 A KR950001772 A KR 950001772A
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다카시 마키
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Abstract

반도체 기억 장치는 다수의 메모리 셀과, 외부 유니트로부터 공급된 어드레스 정보에 의해 식별된 메모리 셀이 다수의 메모리 셀에 존재하지 않는 경우가 있는 다수의 메모리 셀에서 하나의 메모리 셀을 외부 유니트에 의해 공급된 어드레스 정보에 따라 선택하기 위한 선택 수단과, 다수의 메모리 셀이 접속되며 선택된 메모리 셀로부터 읽혀내지 데이타가 전송되며 어드레스 정보에 의해 식별된 메모리 셀이 다수의 메모리 셀에 존재하지 않는 경우에 플로팅 상태에 놓일 수도 있는 데이타 라인과, 상기 데이타 라인을 통하여 전송된 데이타를 증폭하기 위한 증폭기와, 상기 데이타 라인에 공급되는 데이타의 전위 레벨을 래칭하기 위한 래칭 회로와, 데이타 라인이 메모리 셀로부터 읽혀내진 데이타를 수신하는 시간을 포함하는 소정의 주기에서 상기 래칭 회로가 부동작 상태가 되도록 래칭 회로를 제어하기 위한 제어 수단을 구비한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 본 발명의 실시예에 따른 반도체 기억 장치(SRAM)를 예시하는 블록도. 제12도는 제10도에 도시된 반도체 기억 장치의 부분 요소를 세부적으로 예시하는 회로도.

Claims (13)

  1. 반도체 기억 장치에 있어서, 다수의 메모리 셀과; 상기 다수의 메모리 셀중에서 어드레스 정보에 따라 메모리 셀을 선택하기 위한 선택 수단과; 상기 다수의 메모리 셀이 접속되며, 상기 선택 수단에 의해 선택된 메모리 셀로부터 읽혀내지 데이타를 전송하기 위한 데이타 라인과; 상기 데이타 라인에 접속되며, 데이타 라인을 통하여 전송된 데이타를 증폭하기 위한 증폭기와; 상기 데이타 라인에 접속되며, 상기 데이타 라인에 전송된 데이타의 전위 레벨을 래칭하기 위한 래칭 회로와; 상기 래칭 회로에 접속되며, 상기 데이타 라인이 메모리 셀로부터 읽혀내진 데이타를 수신하는 시간을 포함하는 소정의 주기에 상기 래칭 회로가 비활성 상태가 되도록 제어하는 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 어드레스 정보에 의해 식별된 메모리 셀이 상기 다수의 메모리 셀에 존재하지 않는 경우가 있으며, 그러한 경우 상기 데이타 라인은 플로팅 상태에 놓일 수도 있고, 상기 데이타 라인이 플로팅 상태에 있다면 상기 증폭기는 전류가 흐르는 감지 증폭기인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 감지 증폭기가 CMOS 인버터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 래칭 회로가, 주기적으로 접속된 짝수의 인버터로 형성되어, 상기 데이타 라인에 접속된 입력점 및 출력점을 구비하는 회로인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제어 수단이 외부 유니트로부터 공급된 클럭 신호에 기초하여 제어 신호를 발생하기 위한 신호 발생 수단 및 상기 래칭 회로에 제어 신호를 공급하기 위한 신호 공급 수단을 포함하며, 상기 래칭 회로는 상기 제어 신호에 기초하여 제어되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 제어 수단이 외부 유니트로부터 공급된 클럭 신호에 기초하여 제어 신호를 발생하기 위한 신호 발생 수단 및 상기 래칭 회로에 제어 신호를 공급하기 위한 신호 공급 수단을 포함하며, 상기 래칭 회로의 입력점 및 출력점은 상기 데이타 라인이 메모리 셀로부터 읽혀내진 데이타를 수신하는 시간을 포함하는 소정의 주기에서 고임피던스 상태에 놓이도록 상기 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 공급 수단은 제어 신호가 상기 래치 회로에 전송되는 전송 라인을 가지며, 상기 래치 회로가 소정의 주기에서 활성 상태가 되도록 상기 제어 신호가 상기 래치 회로에 도달하는 타이밍이 상기 전송 라인의결선 커패시턴스에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 공급 수단은 제어 신호가 상기 래치 회로에 전송되는 전송 라인을 가지며, 상기 래치 회로의 입력/출력 점이 소정의 주기에서 고임피던스 상태에 놓이도록 상기 제어 신호가 상기 래치 회로에 도달하는 타이밍이 상기 전송 라인의 결선 커패시턴스에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기억 장치에 있어서, 다수의 메모리 셀과; 외부 유니트로부터 공급된 어드레스 정보에 따라 다수의 메모리 셀에서 메모리 셀을 선택하기 위한 선택 수단을 포함하는데, 상기 외부 유니트로부터 공급된 어드레스 정보에 의해 식별된 메모리 셀이 다수의 메모리 셀에서 제공되지 않는 경우가 있으며; 다수의 메모리 셀이 접속되며, 선택 수단에 의해 선택된 메모리 셀로부터 읽혀내지 데이타를 전송되며, 어드레스 정보에 의해 식별된 메모리 셀이 다수의 메모리 셀에 존재하지 않을 때 플로팅 상태에 놓일 가능성이 있는 다수의 데이타 라인과; 상기 다수의 데이타 라인 각각에 접속되며, 상기 데이타 라인을 통하여 전송된 데이타를 증폭하는 증폭기와; 어드레스 정보에 의해 식별된 메모리 셀이 상기 다수의 메모리 셀에 존재하지 않는 경우에 플로팅 상태에 존재할 수도 있는 다수의 데이타 라인 각각에 접속되어 상기 데이타 라인의 각각에 공급되는 데이타의 전위 레벨을 래칭하는 래칭 회로와; 상기 래칭 회로에 접속되어 데이타 라인이 메모리 셀로부터 읽혀내진 데이타를 수신하는 시간을 포함하는 소정의 주기동안에 래칭 회로가 비활성 상태가 되도록 상기 래칭 회로를 제어하는 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 다수의 데이타 라인이 제1데이타 라인 및 각각의 상기 제1데이타 라인으로부터 분기한 제2데이타 라인을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 제어 수단은 외부 유니트로부터 공급된 클럭 신호에 기초하여 제1제어 신호 및 제2제어 신호를 발생하기 위한 신호 발생 수단과, 상기 제1데이타 라인의 각각에 접속된 상기 래치 회로에 제1제어 신호를 공급하기 위한 제1공급 수단과, 상기 제2데이타 라인에 접속된 상기 래치 회로에 제2제어 신호를 공급하기 위한 제2공급 수단을 구비하며, 상기 제1데이타 라인의 각각에 접속된 상기 래치 회로가 상기 제1제어 신호에 의해 제어되고, 상기 제2데이타 라인의 각각에 접속된 상기 래치 회로가 상기 제2제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 제1공급 수단은 제1제어 신호가 상기 제1데이타 라인의 각각에 접속된 상기 래치 회로에 전송되는 전송 라인을 가지며, 상기 래치 회로가 소정의 주기에서 비활성 상태가 되도록 제1제어 신호가 상기 래치 회로에 도달하는 타이밍이 상기 제1전송 라인의 결선 커패시턴스에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제2공급 수단은 제2제어 신호가 상기 제2데이타 라인의 각각에 결합된 상기 래치 회로에 전송되는 제2전송 라인을 가지며, 상기 래치 회로가 소정의 주기에서 비활성 상태가 되도록 제2제어 신호가 래치 회로에 도달하는 타이밍이 상기 제2전송 라인의 결선 커패시턴스에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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