KR100299187B1 - 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 공개한다. 이 장치는 복수개의 메모리 셀 어레이 블럭들, 메인 버퍼 제어신호에 응답하여 복수개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 소정수의 출력 데이터 쌍의 대응하는 소정수의 메인 데이터 라인 쌍들을 리셋하고, 소정수의 메인 데이터 라인 쌍들의 데이터가 상보적인 레벨로 천이하면 소정수의 상보적인 레벨의 데이터를 발생하고 소정시간 후에 리셋되는 소정수의 데이터 쌍을 발생하기 위한 소정수의 메인 버퍼들, 데이터 출력버퍼 제어신호에 응답하여 소정수의 메인 버퍼들 각각으로 부터 발생되는 소정수의 데이터 쌍을 각각 입력하고 버퍼하여 출력하기 위한 소정수의 데이터 출력버퍼들, 및 제어신호에 응답하여 인에이블되고 소정수의 메인 버퍼들로 부터 출력되는 데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 디스에이블되는 상기 데이터 출력버퍼 제어신호를 발생하기 위한 데이터 출력버퍼 제어신호 발생회로로 구성되고, 데이터 리드 방법은 이 장치에 따른다. 따라서, 데이터 리드 속도가 개선될 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 동작시에 데이터 리드 속도를 개선할 수 있는 반도체 메모리 장치 및 이 장치의 데이터 리드 방법에 관한 것이다.
종래의 반도체 메모리 장치의 데이터 리드 방법을 구성하는 회로는 센스 증폭기, 메인 버퍼, 동적/정적 변환기, 및 데이터 출력버퍼로 구성되어 있었다. 따라서, 종래의 반도체 메모리 장치는 리드 동작시에 메모리 셀 어레이 블럭들로 부터 출력되는 데이터를 센스 증폭기, 메인 버퍼, 동적/정적 변환기, 및 데이터 출력버퍼를 통하여 출력하게 된다.
즉, 종래의 데이터 출력버퍼는 메인 버퍼와 데이터 출력버퍼사이에 동적/정적 변환기를 구비하여, 메인 버퍼로 부터 출력되는 동적 데이터를 정적 데이터로 바꾼 후에 데이터 출력버퍼로 출력하였다. 이는 데이터 출력버퍼가 데이터 출력버퍼 제어신호(KPIPE)에 의해서 데이터를 안정적으로 래치하게 하기 위함이다.
그러나, 종래의 반도체 메모리 장치는 동적/정적 변환기를 구비하게 됨으로써 데이터 리드 패스가 길어져 데이터 리드 속도가 지연된다는 문제점이 있었다.
본 발명의 목적은 데이터 리드시에 데이터 리드 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 장치의 데이터 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블럭들, 메인 버퍼 제어신호에 응답하여 복수개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 소정수의 출력 데이터 쌍의 대응하는 소정수의 메인 데이터 라인 쌍들을 리셋하고, 소정수의 메인 데이터 라인 쌍들 각각의 데이터가 상보적인 레벨로 천이하면 소정수의 상보적인 레벨의 데이터를 각각 발생하고 소정시간 후에 리셋되는 소정수의 데이터 쌍을 발생하기 위한 소정수의 메인 버퍼들, 데이터 출력버퍼 제어신호에 응답하여 상기 소정수의 메인 버퍼들 각각으로 부터 발생되는 소정수의 데이터 쌍을 입력하고 버퍼하여 출력하기 위한 소정수의 데이터 출력버퍼들, 및 제어신호에 응답하여 인에이블되고 상기 소정수의 메인 버퍼들로 부터 출력되는 데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 디스에이블되는 상기 데이터 출력버퍼 제어신호를 발생하기 위한 데이터 출력버퍼 제어신호 발생수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법은 복수개의 메모리 셀 어레이 블럭들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서, 제1제어신호에 응답하여 상기 복수개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 소정수의 데이터 쌍을 증폭하여 제1데이터 쌍을 출력하기 위한 데이터 증폭단계, 제2제어신호에 응답하여 상기 제1데이터 쌍을 리셋하고, 상기 제1데이터 쌍들 각각이 상보적인 레벨로 천이하면 천이하고 소정시간 후에 리셋되는 제2데이터 쌍을 발생하기 위한 데이터 전송단계, 및 제3제어신호에응답하여 인에이블되고 상기 제2데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 디스에이블되는 제4제어신호에 응답하여 상기 제2데이터 쌍을 버퍼하여 출력하기 위한 데이터 버퍼 및 출력단계를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블럭도이다.
도2는 도1에 나타낸 메인 버퍼의 일실시예의 회로도이다.
도3은 도1에 나타낸 동적/정적 변환기의 실시예의 회로도이다.
도4는 도1에 나타낸 데이터 출력버퍼의 실시예의 회로도이다.
도5는 도1에 나타낸 제어부의 실시예의 구성을 나타내는 것이다.
도6은 도1에 나타낸 블럭도의 동작을 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블럭도이다.
도8은 도7에 나타낸 블럭도의 메인 버퍼의 실시예의 회로도이다.
도9는 도8에 나타낸 자기 리셋 드라이버의 실시예의 회로도이다.
도10은 도7에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
도11은 도7에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 데이터 리드 방법을 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블럭도로서, n개의 메모리 셀 어레이 블럭들(10-1, 10-2, ..., 10-n), n개 그룹의 k개의 센스 증폭기들((12-11, 12-12, ..., 12-1k), (12-21, 12-22, ..., 12-2k), ..., (12-n1, 12-n2, ..., 12-nk)), k개의 메인 버퍼들(14-1, 14-2, ..., 14-k), k개의 동적/정적 변환기들(16-1, 16-2, ..., 16-k), k개의 데이터 출력버퍼들(18-1, 18-2, ..., 18-k), 및 제어부(20)로 구성되어 있다.
도1에 나타낸 회로 블럭들의 동작을 설명하면 다음과 같다.
n개의 메모리 셀 어레이 블럭들(10-1, 10-2, ..., 10-n) 각각은 리드 명령 수행시에 내부의 해당 메모리 셀에 저장된 데이터를 n개 그룹의 k개의 센스 증폭기들((12-11, 12-12, ..., 12-1k), (12-21, 12-22, ..., 12-2k), ..., (12-n1, 12-n2, ..., 12-nk))로 각각 출력한다. 이때, 선택된 하나의 메모리 셀 어레이 블럭으로 부터의 데이터가 해당 로컬 데이터 라인쌍으로 전송된다. 즉, 메모리 셀 어레이 블럭(10-1)으로 부터의 데이터는 k개의 로컬 데이터 라인쌍((LDL11, LDL11B),(LDL12, LDL12B), ..., (LDL1k, LDL1kB))으로 전송되고, 메모리 셀 어레이 블럭(10-n)으로 부터의 데이터는 k개의 로컬 데이터 라인쌍((LDLn1, LDLn1B), (LDLn2, LDLn2B) ..., (LDLnk, LDLnkB))으로 전송된다. n개 그룹의 k개의 센스 증폭기들((12-11, 12-12, ..., 12-1k), (12-21, 12-22, ..., 12-2k), ..., (12-n1, 12-n2, ..., 12-nk)) 각각은 제어신호(LSAEN)에 응답하여 로컬 데이터 라인쌍으로 부터 전송되는 데이터 쌍을 증폭하여 해당 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 출력한다. k개의 메인 버퍼들(14-1, 14-2, ..., 14-k) 각각은 제어신호(MDLEQ)에 응답하여 해당 메인 데이터 라인쌍으로 부터 전송되는 데이터 쌍을 버퍼하여 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))으로 출력한다. k개의 동적/정적 변환기들(16-1, 16-2, ..., 16-k) 각각은 해당 메인 버퍼들(14-1, 14-2, ..., 14-k)로 부터 전송되는 동적 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))을 정적 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))으로 변환한다. k개의 데이터 출력버퍼들(18-1, 18-2, ..., 18-k) 각각은 제어신호(KPIPE)에 응답하여 k개의 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))을 래치하고 버퍼하여 k개의 출력 데이터(DQ1, DQ2, ..., DQk)를 발생한다. 제어부(20)는 외부로 부터 인가되는 클럭신호(XCK), 반전 라이트 인에이블 신호(WEB), 및 반전 칩 선택신호(CSB)에 응답하여 제어신호들(LSAEN, MDLEQ, KPIPE)을 발생한다. 즉, 제어부(20)는 반전 라이트 인에이블 신호(WEB)가 '하이'레벨이고, 반전 칩 선택신호(CSB)가 '로우'레벨이고, 클럭신호(XCK)가 인가되면 리드 동작을 수행하기 위하여 제어신호들(LSAEN, MDLEQ, KPIPE)을 발생한다.
도2는 도1에 나타낸 메인 버퍼의 일실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), 및 인버터들(I1, I2)로 구성되어 있다.
도2에서, 신호들(MD, MDB)로 나타낸 것은 메인 데이터 라인쌍(MDL, MDLB)의 신호를 각각 나타낸다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 명령이 아닌 경우에 제어신호(MDLEQ)는 '로우'레벨이 된다. 따라서, PMOS트랜지스터들(P1, P2, P3)이 모두 온되어 '하이'레벨의 신호를 발생한다. 그리고, 인버터들(I1, I2)은 '하이'레벨의 신호를 반전하여 데이터 쌍(D, DB)을 모두 '로우'레벨로 한다.
그리고, 리드 명령이 인가되는 경우에는 제어신호(MDLEQ)는 '하이'레벨이 된다. 따라서, PMOS트랜지스터들(P1, P2, P3)은 모두 오프되고, 인버터들(I1, I2) 각각은 데이터 쌍(MD, MDB)을 반전하여 데이터 쌍(DB, D)을 발생한다.
도3은 도1에 나타낸 동적/정적 변환기의 실시예의 회로도로서, 인버터(I3), PMOS트랜지스터(P4), 및 NMOS트랜지스터들(N1, N2)로 구성된 멀티플렉서(MUX1), 인버터(I4), PMOS트랜지스터들(P5), 및 NMOS트랜지스터들(N3, N4)로 구성된 멀티플렉서(MUX2), 인버터들(I5, I6)로 구성된 래치(L1), 및 인버터들(I7, I8)로 구성된 래치(L2)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 명령이 아닌 경우에, 데이터 쌍(DB, D)이 모두 '로우'레벨이 되면 인버터들(I3, I4)은 각각 '하이'레벨의 신호를 발생한다. 그러면,NMOS트랜지스터들(N1, N3)이 온되고, 멀티플렉서들(MUX1, MUX2)은 디스에이블된다. 따라서, 래치들(L1, L2)은 이전에 래치된 데이터를 데이터 쌍(DD, DDB)으로 각각 출력한다.
그리고, 리드 명령이 인가되는 경우에, 데이터 쌍(DB, D)이 각각 '하이'레벨, '로우'레벨이면, 인버터들(I3, I4)은 각각 '로우'레벨, '하이'레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P4), 및 NMOS트랜지스터들(N3, N4)가 온되어 멀티플렉서들(MUX1, MUX2)은 '하이'레벨, '로우'레벨의 신호를 각각 발생한다. 래치들(L1, L2)은 멀티플렉서들(MUX1, MUX2)의 출력신호를 래치하고 반전하여 '로우'레벨, '하이'레벨의 데이터 쌍(DD, DDB)을 각각 발생한다.
그리고, 리드 명령이 인가되는 경우에, 데이터 쌍(DB, D)이 각각 '로우'레벨, '하이'레벨이면, 인버터들(I3, I4)은 각각 '하이'레벨, '로우'레벨의 신호를 발생한다. 그러면, NMOS트랜지스터들(N1, N2), 및 PMOS트랜지스터(P5)가 온되어 멀티플렉서들(MUX1, MUX2)은 '로우'레벨, '하이'레벨의 신호를 각각 발생한다. 래치들(L1, L2)은 멀티플렉서들(MUX1, MUX2)의 출력신호를 래치하고 반전하여 '하이'레벨, '로우'레벨의 데이터 쌍(DD, DDB)을 각각 발생한다.
즉, 동적/정적 변환기는 펄스 형태의 동적 신호인 데이터 쌍(DB, D)을 정적 신호인 데이터 쌍(DD, DDB)로 변환한다.
이와같이 데이터를 정적 데이터를 변환하여 주는 이유는 다음 단의 데이터 출력버퍼가 제어신호(KPIPE)에 의해서 데이터를 안전하게 래치하도록 하기 위함이다.
도4는 도1에 나타낸 데이터 출력버퍼의 실시예의 회로도로서, 인버터들(I9, I12), 클럭드 CMOS인버터들(CI1, CI2, CI3, CI4), 래치들(L3, L4), 논리곱 수단(50), 및 출력 드라이버(52)로 구성되어 있다.
도4에 나타낸 회로의 세부 구성 및 동작을 설명하면 다음과 같다.
클럭드 CMOS인버터(CI1)는 PMOS트랜지스터들(P6, P7), 및 NMOS트랜지스터들(N5, N6)로 구성되고, '하이'레벨의 제어신호(KPIPE)에 응답하여 데이터(DD)를 반전하여 데이터(DATAB)를 출력한다. 클럭드 CMOS인버터(CI2)는 PMOS트랜지스터들(P8, P9), 및 NMOS트랜지스터들(N7, N8)로 구성되고, '하이'레벨의 제어신호(KPIPE)에 응답하여 데이터(DDB)를 반전하여 데이터(DATA)를 출력한다. 래치(L3)는 인버터들(I10, I11)로 구성되고, 클럭드 CMOS인버터들(CI1, CI2)의 출력 신호 라인쌍사이에 연결되어 데이터 쌍(DATAB, DATA)을 래치한다. 클럭드 CMOS인버터(CI3)는 PMOS트랜지스터들(P10, P11), 및 NMOS트랜지스터들(N9, N10)로 구성되고, 제어신호(KDATA)에 응답하여 데이터(DATAB)를 반전하여 데이터(DATAA)를 출력한다. 클럭드 CMOS인버터들(CI4)는 PMOS트랜지스터들(P12, P13), 및 NMOS트랜지스터들(N11, N12)으로 구성되고, 제어신호(KDATA)에 응답하여 데이터(DATA)를 반전하여 데이터(DATAAB)를 출력한다. 래치(L4)는 인버터들(I13, I14)로 구성되고, 클럭드 CMOS인버터들(CI3, CI4)의 출력 신호 라인쌍사이에 연결되어 데이터 쌍(DATAA, DATAAB)을 래치한다. 논리곱 수단(50)은 NAND게이트들(NA1, NA2), 및 인버터들(I14, I15)로 구성되고, '하이'레벨의 출력 인에이블 신호(OE)에 응답하여 데이터 쌍(DATAA, DATAAB)을 각각 데이터 쌍(DOU, DOD)으로 출력한다. 출력 드라이버(52)는 NMOS트랜지스터들(N13, N14)로 구성되어 '하이'레벨의 데이터(DOU)에 응답하여 '하이'레벨의 출력 데이터(DQ)를 발생하고, '하이'레벨의 데이터(DOD)에 응답하여 '로우'레벨의 출력 데이터(DQ)를 발생한다.
도5는 도1에 나타낸 제어부의 실시예의 구성을 나타내는 것으로, 제어신호 발생회로(54), 인버터들(I16, I17, I18, I19)로 구성된 지연회로(56), 인버터들(I20, I21), 및 인버터들(I22, I23, I24, I25)로 구성된 지연회로(58), NOR게이트(NOR1), 및 인버터(I26)로 구성된 펄스폭 제어회로(58)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호 발생회로(54)는 외부로 부터 입력되는 클럭신호(XCK), '하이'레벨의 반전 라이트 인에이블 신호(WEB), 및 '로우'레벨의 반전 칩 선택신호(CSB)에 응답하여 소정의 펄스폭을 가지는 펄스 신호를 발생한다. 지연회로(56)는 제어신호 발생회로(54)로 부터의 펄스 신호를 지연하여 센스 증폭기 인에이블 제어신호(LSAEN)를 발생한다. 인버터(I20)는 제어신호(LSAEN)를 반전하여 신호(DKPIPEB)를 발생하고, 인버터(I21)는 신호(DKPIPEB)를 반전하여 데이터 출력버퍼 제어신호(KPIPE)를 발생한다. 펄스폭 제어회로(58)는 제어신호 발생회로(54)로 부터의 펄스 신호의 펄스폭을 인버터들(I22, I23, I24, I25)에 의한 지연시간만큼 신장하여 메인 버퍼 제어신호(MDLEQ)를 발생한다.
도6은 도1에 나타낸 블럭도의 동작을 설명하기 위한 동작 타이밍도로서, 도6을 이용하여 도1에 나타낸 블럭도의 리드 동작을 외부로 부터 클럭신호(XCLK), '하이'레벨의 반전 라이트 인에이블 신호(WEB), 및 '로우'레벨의 반전 칩선택신호(CSB)가 인가되고 메모리 셀 어레이 블럭(10-1)이 선택되어 메모리 셀 어레이(10-1)로 부터 데이터가 리드되는 경우의 동작을 설명하면 다음과 같다.
제어부(20)는 제어신호들(LSAEN, MDLEQ, KPIPE)을 발생한다. 메모리 셀 어레이 블럭(10-1)은 로컬 데이터 라인쌍들((LDL11, LDL11B), (LDL12, LDL12B), ..., (LDL1k, LQL1kB))로 리드 데이터를 전송한다. 센스 증폭기들(12-11, 12-12, ..., 12-1k)은 제어신호(LSAEN)에 응답하여 로컬 데이터 라인쌍들((LDL11, LDL11B), (LDL12, LDL12B), ..., (LDL1k, LQL1kB))로 전송된 데이터를 증폭하여 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 전송한다. 타이밍도에서, MDL/MDLB로 나타내었다. 메인 버퍼들(14-1, 14-2, ..., 14-k)은 제어신호(MDLEQ)에 응답하여 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 전송된 데이터를 버퍼하여 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))으로 각각 전송한다. 이때, 출력되는 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))은 제어신호(MDLEQ)가 '로우'레벨인 동안에는 모두 '로우'레벨을 유지하다가 제어신호(MDLEQ)가 '하이'레벨로 천이하면 상보적인 레벨을 가지는 데이터 쌍으로 변환하는 동적 데이터이다. 타이밍도에서, D/DB로 나타내었다. 동적/정적 변환기들(16-1, 16-2, ..., 16-k)은 동적 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))을 정적인 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))으로 변환한다. 즉, 이때, 출력되는 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))은 상보적인 레벨을 가지는 정적 데이터이다. 타이밍도에서, DD/DDB로 나타내었다. 데이터 출력버퍼들(18-1, 18-2, ..., 18-k)은제어신호(KPIPE)에 응답하여 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))을 버퍼하여 데이터 출력신호들(DQ1, DQ2, ..., DQk)을 발생한다.
즉, 상술한 바와 같은 종래의 반도체 메모리 장치는 리드 데이터가 센스 증폭기, 메인 버퍼, 동적/정적 변환기, 및 데이터 출력버퍼를 통하여 출력되기 때문에 리드 데이터 전송 속도가 지연된다는 단점이 있었다.
이는 메인 버퍼의 출력 데이터가 데이터 출력버퍼에 안전하게 래치되도록 하기 위하여 메인 버퍼로 부터 출력되는 동적 데이터를 정적 데이터를 변환하기 위한 동적/정적 변환기가 추가되게 되기 때문이다.
그래서, 본 발명은 리드 데이터의 전송 지연을 개선하기 위하여 메인 데이터와 데이터 출력버퍼사이에 동적/정적 변환기를 추가하지 않고 메인 버퍼로 부터 데이터 출력버퍼로 데이터를 고속으로 안전하게 전송할 수 있는 반도체 메모리 장치를 공개하고자 한다.
도7은 본 발명의 반도체 메모리 장치의 데이터 리드 방법을 설명하기 위한 실시예의 블럭도로서, n개의 메모리 셀 어레이 블럭들(10-1, 10-2, ..., 10-n), n개의 그룹의 k개의 센스 증폭기들((12-11, 12-12, ..., 12-1k), (12-21, 12-22, ..., 12-2k), ..., (12-n1, 12-n2, ..., 12-nk)), k개의 메인 버퍼들(60-1, 60-2, ..., 60-k), k개의 데이터 출력버퍼들(18-1, 18-2, ..., 18-k), k개의 제어신호(KPIPE) 발생회로들(62-1, 62-2, ..., 62-k), 및 제어부(64)로 구성되어 있다.
도7의 구성에서, 도1에 나타낸 블럭도에서와 동일한 구성을 가지는 블럭들은동일 번호로 표시하였다.
도7에 나타낸 블럭도의 동작을 설명하면 다음과 같다.
도7에 나타낸 블럭과 동일한 구성을 가지는 블럭들의 설명은 도1에 대한 설명을 참고로 하면 쉽게 이해될 것이므로 설명을 생략하기로 한다. 도1에 나타낸 블럭과 다른 블럭들인 메인 블럭들(60-1, 60-2, ..., 60-k), 및 제어신호(KPIPE) 발생회로들(18-1, 18-2, ..., 18-k)의 동작을 설명하면 다음과 같다.
메인 버퍼들(60-1, 60-2, ..., 60-k) 각각은 제어신호(MDLEQ)에 응답하여 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 부터의 신호를 버퍼하여 출력하고 소정 시간 후에 리셋되는 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))을 발생한다. 제어신호(KPIPE) 발생회로들(62-1, 62-2, ..., 62-k)은 제어부(64)로 부터 출력되는 신호(DKPIPEB)에 응답하여 '하이'레벨로 천이하고, 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))의 벌어짐을 각각 검출하여 '로우'레벨로 천이하는 제어신호들(KPIPE1, KPIPE2, ..., KPIPEk)을 발생한다. 도7에서, 제어신호(KPIPE) 발생회로들을 k개로 도시하였지만, 경우에 따라서는 하나의 제어신호(KPIPE) 발생회로를 구비하는 것으로 구성하거나, 소정수의 데이터 출력버퍼들 단위당 하나의 제어신호(KPIPE) 발생회로를 구비하는 것으로 구성하여도 상관없다. 제어부(64)은 외부로 부터의 클럭신호(XCK), '하이'레벨의 반전 라이트 인에이블 신호(WEB), 및 '로우'레벨의 반전 칩 선택신호(CSB)를 입력하여 제어신호들(LSAEN, MDLEQ, DKPIPEB)을 발생한다. 즉, 제어부(64)는 도1에 나타낸 바와 마찬가지로 제어신호들(LSAEN, MDLEQ)을 발생하고, 도5에 나타낸 제어부의 실시예의 회로도에 나타낸 신호(DKPIPEB)를 발생한다.
도7에 나타낸 본 발명의 실시예의 반도체 메모리 장치의 제어부는 도5에 나타낸 제어부의 회로도에서 인버터(I21)를 제거하여 구성하면 된다.
도8은 도7에 나타낸 블럭도의 메인 버퍼의 실시예의 회로도로서, PMOS트랜지스터들(P14, P15, P16), 및 자기 리셋 드라이버들(70, 72)로 구성되어 있다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 명령이 아닌 경우에는 '로우'레벨의 메인 버퍼 제어신호(MDLEQ)가 발생된다. 따라서, PMOS트랜지스터들(P14, P15, P16)이 온되어 메인 데이터 라인쌍(MDL, MDLB)은 '하이'레벨로 리셋된다. 그리고, 자기 리셋 드라이버들(70, 72) 각각은 메인 데이터 라인쌍(MDL, MDLB)의 데이터인 메인 데이터 쌍(MD, MDB)이 '하이'레벨인 경우에는 '하이'레벨의 데이터 쌍(D, DB)을 발생한다.
그리고, 리드 명령이 인가되는 경우에는 '하이'레벨의 메인 버퍼 제어신호(MDLEQ)가 발생된다. 따라서, PMOS트랜지스터들(P14, P15, P16)이 오프되고, 이때, 메인 데이터 라인쌍(MDL, MDLB)으로 전송된 메인 데이터 쌍(MD, MDB)이 자기 리셋 드라이버들(70, 72)로 전송된다. 자기 리셋 드라이버들(70, 72) 각각은 메인 데이터 쌍(MD, MDB)이 '로우'레벨로 천이하면 '로우'레벨로 천이하였다가 소정시간 후에 '하이'레벨로 리셋되는 펄스 신호를 발생한다. 즉, 데이터 쌍(D, DB)은 메인 데이터 쌍(MD, MDB)가 '하이'레벨이면 '하이'레벨의 상태를 그대로 유지하고, '로우'레벨로 천이하면 '로우'레벨로 천이하였다가 소정시간 후에 '하이'레벨로 리셋되는 펄스신호이다.
도9는 도8에 나타낸 자기 리셋 드라이버의 실시예의 회로도로서, NOR게이트(NOR2), 인버터들(I27, I28, I31), PMOS트랜지스터들(P17, P18, P19), NMOS트랜지스터(N15), 인버터들(I29, I30)로 구성된 래치(L5), 및 인버터들(I34, I35, I36)로 구성된 지연회로(74)로 구성되어 있다.
도9에 나타낸 회로도는 일반적인 다이나믹 드라이버의 구성을 나타내는 것으로, NOR게이트(NOR2)를 구성하는 풀업 PMOS트랜지스터들, 인버터(I27)를 구성하는 풀다운 NMOS트랜지스터, 및 PMOS트랜지스터(P17)의 크기를 상대적으로 크게 구성함으로써 '하이'레벨로의 리셋 동작을 고속으로 수행할 수 있다.
그리고, 도9에 나타낸 회로도는 메인 데이터(MD)를 입력하여 데이터(D)를 발생하는 회로 구성을 나타낸 것이다.
도9에 나타낸 자기 리셋 드라이버의 동작을 설명하면 다음과 같다.
리드 명령이 인가되지 않는 경우에는 메인 데이터(MD)는 '하이'레벨로 리셋된다. 이때, NOR게이트(NOR2)는 '로우'레벨의 신호를 발생하고, 인버터(I27)는 '하이'레벨의 신호를 발생한다. 따라서, 데이터(D)는 '하이'레벨을 유지한다. 또한, 인버터(I28)는 '로우'레벨의 신호를 발생하고, PMOS트랜지스터(P19)는 온된다. 그리고, '하이'레벨의 데이터(D)는 지연회로(74)를 통하여 지연되고 반전되어 '로우'레벨의 신호가 된다. 따라서, PMOS트랜지스터(P18)는 온되고 래치(L5)로 '하이'레벨의 신호가 인가된다. 래치(L5)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. 인버터(I31)는 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P17)가 오프되어 데이터(D)는 '하이'레벨의 상태를 유지한다. 즉, '하이'레벨의 메인 데이터(MD)가 인가되면, 데이터(D)는 '하이'레벨의 상태를 유지하게 된다.
그리고, '로우'레벨의 메인 데이터(MD)가 인가되면, NOR게이트(NOR2)는 '로우'레벨의 메인 데이터(MD)와 '로우'레벨의 래치(L5)의 출력신호를 입력하여 '하이'레벨의 신호를 발생한다. 인버터(I27)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호를 발생한다. 따라서, 데이터(D)는 '로우'레벨로 천이하게 된다. 그리고, 데이터(D)가 '로우'레벨로 천이하면, 지연회로(74)는 '로우'레벨의 신호를 반전하고 지연하여 '하이'레벨의 신호를 발생한다. 따라서, NMOS트랜지스터(N15)가 온되고, '로우'레벨의 신호가 래치(L5)로 래치된다. 래치(L5)는 '로우'레벨의 신호를 반전하고 지연하여 '하이'레벨의 신호를 발생한다. 따라서, NOR게이트(NOR2)와 인버터(I27)는 '하이'레벨의 신호를 발생한다. 또한, 인버터(I31)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P17)가 온되어 데이터(D)가 '하이'레벨로 리셋된다.
따라서, 도9에 나타낸 자기 리셋 드라이버는 입력 데이터가 '하이'레벨인 경우에는 '하이'레벨의 데이터를 유지하고, 입력 데이터가 '로우'레벨로 천이하면 '로우'레벨로 천이하였다가 고속으로 '하이'레벨로 리셋되는 펄스 신호를 발생한다.
즉, 본 발명의 반도체 메모리 장치는 메인 버퍼로서 자기 리셋 드라이버를 사용함으로써 메인 데이터 쌍(MD, MDB)를 고속으로 전송할 수 있다.
도10은 도7에 나타낸 제어신호(KPIPE) 발생회로의 실시예의 회로도로서, NAND게이트(NA3), NOR게이트(NOR3), 인버터들(I35, I36, I37)로 구성된지연회로(76), 및 NMOS트랜지스터(N16)로 구성되어 있다.
도10에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 명령이 아닌 경우에는 도5에 나타낸 제어부의 인버터(I20)로 부터 발생되는 신호(DKPIPEB)가 '하이'레벨이므로 NOR게이트(NOR3)는 '로우'레벨의 제어신호(KPIPE)를 발생한다. 또한, 이때, 메인 버퍼의 출력 데이터 쌍(D, DB)이 모두 '하이'레벨이므로, NAND게이트(NA3)는 '로우'레벨의 신호를 발생한다. 그리고, 지연회로(76)는 '로우'레벨의 신호를 반전하고 지연하여 '하이'레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N16)가 온되어 '로우'레벨의 제어신호(KPIPE)가 발생된다.
리드 명령이 인가되는 경우에는 신호(DKPIPE)가 '로우'레벨이 되고, 메인 버퍼의 출력 데이터 쌍(D, DB)이 '하이'레벨과 '로우'레벨의 상보적인 데이터 쌍으로 변환하므로 NAND게이트(NA3)는 '하이'레벨의 신호를 발생한다. 그리고, 지연회로(76)는 '하이'레벨의 신호를 반전하고 지연하여 '로우'레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N16)가 오프되고, NOR게이트(NOR3)는 '하이'레벨의 제어신호(KPIPE)를 발생한다.
즉, 도10에 나타낸 제어신호(KPIPE) 발생회로는 '로우'레벨의 신호(DKPIPEB)가 인가되면 '하이'레벨의 제어신호(KPIPE)를 발생하고, 데이터 쌍(D, DB)이 상보적인 레벨로 천이하면 소정시간 후에 '로우'레벨로 천이하는 제어신호(KPIPE)를 발생한다.
도11은 도7에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한동작 타이밍도로서, 도11을 이용하여 도7에 나타낸 블럭도의 리드 동작을 외부로 부터 클럭신호(XCK), '하이'레벨의 반전 라이트 인에이블 신호(WEB), 및 '로우'레벨의 반전 칩 선택신호(CSB)가 인가되고 메모리 셀 어레이 블럭(10-1)이 선택되어 메모리 셀 어레이(10-1)로 부터 데이터가 리드되는 경우의 동작을 설명하면 다음과 같다.
제어부(64)는 제어신호들(LSAEN, MDLEQ, DKPIPEB)을 발생한다. 메모리 셀 어레이 블럭(10-1)은 로컬 데이터 라인쌍들((LDL11, LDL11B), (LDL12, LDL12B), ..., (LDL1k, LQL1kB))로 리드 데이터를 전송한다. 센스 증폭기들(12-11, 12-12, ..., 12-1k)은 제어신호(LSAEN)에 응답하여 로컬 데이터 라인쌍들((LDL11, LDL11B), (LDL12, LDL12B), ..., (LDL1k, LQL1kB))로 전송된 데이터를 증폭하여 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 전송한다. 타이밍도에서, MDL/MDLB로 나타내었다. 메인 버퍼들(60-1, 60-2, ..., 60-k)은 제어신호(MDLEQ)에 응답하여 메인 데이터 라인쌍((MDL1, MDL1B), (MDL2, MDL2B), ..., (MDLk, MDLkB))으로 전송된 데이터를 버퍼하여 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))으로 각각 전송한다. 이때, 출력되는 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))은 제어신호(MDLEQ)가 '로우'레벨인 동안에는 모두 '하이'레벨을 유지하다가 제어신호(MDLEQ)가 '하이'레벨로 천이하면 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))이 상보적인 레벨로 천이하게 된다. 타이밍도에서, D/DB로 나타내었다. 즉, 메인 버퍼들(60-1, 60-2, ..., 60-k) 각각은 데이터(MD) 또는 (MDB)가 '하이'레벨이면 '하이'레벨의 데이터를 유지하고,데이터(MD) 또는 (MDB)가 '로우'레벨이면 '로우'레벨로 천이하였다가 소정 시간 후에 '하이'레벨로 천이하는 데이터(D, DB)를 발생한다. 제어신호 발생회로들(62-1, 62-2, ..., 62-k) 각각은 제어부(64)로 부터 출력되는 '로우'레벨의 신호(DKPIPEB)에 응답하여 '하이'레벨로 천이하고, 데이터 쌍((D1, D1B), (D2, D2B), ..., (Dk, DkB))이 상보적인 레벨로 천이하면 소정시간 후에 '로우'레벨로 천이하는 제어신호들(KPIPE1, KPIPE2, ..., KPIPEk)을 발생한다. 데이터 출력버퍼들(18-1, 18-2, ..., 18-k) 각각은 제어신호(KPIPE)에 응답하여 데이터 쌍((DD1, DD1B), (DD2, DD2B), ..., (DDk, DDkB))을 버퍼하여 데이터 출력신호들(DQ1, DQ2, ..., DQk)을 발생한다.
그리고, 상술한 실시예에서는 제어신호(KPIPE)가 '하이'레벨로 천이하는 시점을 종래기술의 실시예에 나타낸 제어신호(KPIPE)의 '하이'레벨로의 천이하는 시점과 거의 동일하게 가져가는 것으로 나타내었지만, 본 발명의 반도체 메모리 장치의 메인 버퍼(60-1)는 데이터 쌍(D, DB)을 종래기술에 비해서 고속으로 전송할 수 있기 때문에 제어신호(KPIPE)의 '하이'레벨로의 천이 시점을 앞당길 수도 있다. 즉, 제어부(64)로 부터 발생되는 신호(DKPIPEB)의 지연시간을 조절함에 의해서 구현될 수 있다. 그리고, 제어신호(KPIPE)의 발생시점이 앞당겨지고, 인에이블 시간이 짧아짐에 따라, 데이터 입력시간이 짧아지게 된다. 따라서, 데이터 출력버퍼로 인가되는 제어신호들(KDATA, OE)의 발생시점 또한 앞당길 수 있게 됨으로써 고속으로 데이터를 리드하는 것이 가능하게 된다.
즉, 본 발명은 상술한 실시예에만 국한되는 것은 아니며, 본 발명의 사상과정신을 벗어나지 않는 범위내에서 다양한 변경과 수정이 가능하다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법은 메인 버퍼를 자기 리셋 드라이버로 구성함에 의해서 메인 데이터 라인으로 전송된 데이터를 고속으로 전송할 수 있다. 그리고, 메인 버퍼의 출력 데이터의 발생시점에 맞추어 인에이블되고 소정시간 후에 디스에이블되는 제어신호를 데이터 출력버퍼로 전송함에 의해서 데이터 리드 속도를 개선할 수 있다.
Claims (18)
- n개의 메모리 셀 어레이 블럭들;센스 증폭기 제어신호에 응답하여 상기 n개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 k개의 출력 데이터 쌍을 각각 증폭하여 k개의 메인 데이터 라인쌍들로 출력하기 위한 n개 그룹의 k개의 센스 증폭기들;메인 버퍼 제어신호에 응답하여 k개의 메인 데이터 라인쌍들을 리셋하고, k개의 메인 데이터 라인 쌍들 각각의 데이터가 상보적인 레벨로 천이하면 k개의 상보적인 레벨의 데이터를 각각 발생하고 소정시간 후에 리셋되는 k개의 데이터 쌍을 발생하기 위한 k개의 메인 버퍼들;데이터 출력버퍼 제어신호에 응답하여 상기 k개의 메인 버퍼들 각각으로 부터 발생되는 k개의 데이터 쌍을 입력하고 버퍼하여 출력하기 위한 k개의 데이터 출력버퍼들; 및제어신호에 응답하여 인에이블되고 상기 k개의 메인 버퍼들로 부터 출력되는 데이터 쌍의 데이터가 상보적인 레벨로 천이하고 소정시간 후에 디스에이블되는 상기 데이터 출력버퍼 제어신호를 발생하기 위한 데이터 출력버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 반도체 메모리 장치는외부로 부터 클럭신호, 칩 선택신호, 및 리드 명령에 응답하여 펄스 형태의상기 센스 증폭기 인에이블 제어신호, 상기 메인 버퍼 제어신호, 및 상기 제어신호를 발생하기 위한 제어부를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은상기 k개의 데이터 출력버퍼들에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 k개의의 메인 버퍼들 각각은상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 상기 메인 데이터 라인 쌍을 '하이'레벨로 리셋하기 위한 리셋 회로; 및상기 '하이'레벨의 메인 데이터 라인 제어신호에 응답하여 상기 메인 데이터 라인으로 전송되는 데이터가 '하이'레벨인 경우에는 '하이'레벨의 데이터를 발생하고, '로우'레벨인 경우에는 '로우'레벨로 천이하고 소정시간 후에 '하이'레벨로 리셋되는 데이터를 발생하기 위하여 상기 메인 데이터 라인 쌍에 각각 연결된 자기 리셋 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 리셋 회로는상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 전원전압과 상기 메인 데이터 라인사이에 연결된 제1PMOS트랜지스터;상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 메인데이터 라인과 반전 메인 데이터 라인사이에 연결된 제2PMOS트랜지스터; 및상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 반전 메인 데이터 라인과 접지전압사이에 연결된 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 자기 리셋 드라이버들 각각은다이나믹 드라이버인 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 다이나믹 드라이버는상기 메인 데이터 라인(또는, 반전 메인 데이터 라인)의 데이터와 반전 궤환신호를 비논리합하기 위한 NOR게이트;상기 NOR게이트의 출력신호를 반전하여 출력신호를 발생하기 위한 제1인버터;궤환신호에 응답하고 전원전압과 상기 제1인버터의 출력단자사이에 연결된 제4PMOS트랜지스터;상기 제1인버터의 출력신호를 반전하고 지연하기 위한 반전 및 지연회로;상기 메인 데이터 라인(또는, 반전 메인 데이터 라인)의 데이터를 반전하기 위한 제2인버터;상기 반전 및 지연회로의 출력신호에 응답하고 출력신호 발생단자와 접지전압사이에 연결된 NMOS트랜지스터;상기 반전 및 지연회로의 출력신호 및 상기 제2인버터의 출력신호에 응답하고 전원전압과 상기 출력신호 발생단자사이에 직렬 연결된 제5, 및 6PMOS트랜지스터들;상기 NMOS트랜지스터 또는 제5 및 6PMOS트랜지스터들의 출력신호를 반전하고 래치하여 상기 반전 궤환신호를 발생하기 위한 래치; 및상기 래치의 출력신호를 반전하여 상기 궤환신호를 발생하기 위한 제3인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은'로우'레벨의 제어신호가 인가되면 '하이'레벨로 천이하고, 상기 메인 버퍼의 출력 데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 '로우'레벨로 천이하는 데이터 출력버퍼 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제8항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은상기 메인 버퍼의 출력 데이터 쌍의 상보적인 데이터를 검출하기 위한 비논리곱 게이트;상기 비논리곱 게이트의 출력 신호를 반전하고 지연하기 위한 지연회로;상기 지연회로의 '하이'레벨의 출력신호에 응답하여 상기 데이터 출력버퍼 제어신호를 '로우'레벨로 리셋하기 위한 리셋 트랜지스터; 및상기 제어신호와 상기 지연회로의 출력신호를 비논리합하여 상기 데이터 출력버퍼 제어신호를 '하이'레벨로 천이하기 위한 비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 복수개의 메모리 셀 어레이 블럭들;메인 버퍼 제어신호에 응답하여 복수개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 소정수의 출력 데이터 쌍의 대응하는 소정수의 메인 데이터 라인 쌍들을 리셋하고, 소정수의 메인 데이터 라인 쌍들 각각의 데이터가 상보적인 레벨로 천이하면 소정수의 상보적인 레벨의 데이터를 각각 발생하고 소정시간 후에 리셋되는 소정수의 데이터 쌍을 발생하기 위한 소정수의 메인 버퍼들;데이터 출력버퍼 제어신호에 응답하여 상기 소정수의 메인 버퍼들 각각으로 부터 발생되는 소정수의 데이터 쌍을 입력하고 버퍼하여 출력하기 위한 소정수의 데이터 출력버퍼들; 및제어신호에 응답하여 인에이블되고 상기 소정수의 메인 버퍼들로 부터 출력되는 데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 디스에이블되는 상기 데이터 출력버퍼 제어신호를 발생하기 위한 데이터 출력버퍼 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 반도체 메모리 장치는외부로 부터 클럭신호, 칩 선택신호, 및 리드 명령에 응답하여 펄스 형태의상기 메인 버퍼 제어신호, 및 상기 제어신호를 발생하기 위한 제어부를 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은상기 소정수의 데이터 출력버퍼들에 대하여 적어도 하나이상 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 소정수의 메인 버퍼들 각각은상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 상기 메인 데이터 라인 쌍을 '하이'레벨로 리셋하기 위한 리셋 회로; 및상기 '하이'레벨의 메인 데이터 라인 제어신호에 응답하여 상기 메인 데이터 라인으로 전송되는 데이터가 '하이'레벨인 경우에는 '하이'레벨의 데이터를 발생하고, '로우'레벨인 경우에는 '로우'레벨로 천이하고 소정시간 후에 '하이'레벨로 리셋되는 데이터를 발생하기 위하여 상기 메인 데이터 라인 쌍에 각각 연결된 자기 리셋 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제13항에 있어서, 상기 리셋 회로는상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 전원전압과 상기 메인 데이터 라인사이에 연결된 제1PMOS트랜지스터;상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 메인데이터 라인과 반전 메인 데이터 라인사이에 연결된 제2PMOS트랜지스터; 및상기 '로우'레벨의 메인 데이터 라인 제어신호에 응답하여 온되고 상기 반전 메인 데이터 라인과 접지전압사이에 연결된 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제13항에 있어서, 상기 자기 리셋 드라이버는다이나믹 드라이버인 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은'로우'레벨의 제어신호가 인가되면 '하이'레벨로 천이하고, 상기 메인 버퍼의 출력 데이터 쌍이 상보적인 레벨로 천이하고 소정시간 후에 '로우'레벨로 천이하는 데이터 출력버퍼 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제16항에 있어서, 상기 데이터 출력버퍼 제어신호 발생수단은상기 메인 버퍼의 출력 데이터 쌍을 비논리곱하기 위한 비논리곱 게이트;상기 비논리곱 게이트의 출력 신호를 반전하고 지연하기 위한 지연회로;상기 지연회로의 '하이'레벨의 출력신호에 응답하여 상기 데이터 출력버퍼 제어신호를 '로우'레벨로 리셋하기 위한 NMOS트랜지스터; 및상기 제어신호와 상기 지연회로의 출력신호를 비논리합하여 상기 데이터 출력버퍼 제어신호를 '하이'레벨로 천이하기 위한 비논리합 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 복수개의 메모리 셀 어레이 블럭들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서,제1제어신호에 응답하여 상기 복수개의 메모리 셀 어레이 블럭들 각각으로 부터 출력되는 소정수의 데이터 쌍을 증폭하여 제1데이터 쌍을 출력하기 위한 데이터 증폭단계;제2제어신호에 응답하여 상기 제1데이터 쌍을 리셋하고, 상기 제1데이터 쌍들 각각이 상보적인 레벨로 천이하면 천이하고, 소정시간 후에 리셋되는 제2데이터 쌍을 발생하기 위한 데이터 전송단계; 및제3제어신호에 응답하여 인에이블되고 상기 제2데이터 쌍이 상보적인 레벨로 천이하면 천이하고 소정시간 후에 디스에이블되는 제4제어신호에 응답하여 상기 제2데이터 쌍을 버퍼하여 출력하기 위한 데이터 버퍼 및 출력단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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