KR100613464B1 - 반도체 장치의 데이터 출력장치 및 출력방법 - Google Patents

반도체 장치의 데이터 출력장치 및 출력방법 Download PDF

Info

Publication number
KR100613464B1
KR100613464B1 KR1020050060596A KR20050060596A KR100613464B1 KR 100613464 B1 KR100613464 B1 KR 100613464B1 KR 1020050060596 A KR1020050060596 A KR 1020050060596A KR 20050060596 A KR20050060596 A KR 20050060596A KR 100613464 B1 KR100613464 B1 KR 100613464B1
Authority
KR
South Korea
Prior art keywords
signal
data
output
logic
node
Prior art date
Application number
KR1020050060596A
Other languages
English (en)
Inventor
곽승욱
권기창
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050060596A priority Critical patent/KR100613464B1/ko
Priority to US11/162,168 priority patent/US7228370B2/en
Application granted granted Critical
Publication of KR100613464B1 publication Critical patent/KR100613464B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

본 발명은 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와; 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와; 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와; 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와; 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 출력부와; 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 출력부와; 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 상기 임의의 출력데이터를 초기화시켜 그 결과를 상기 제 1 비교부에 공급하는 출력데이터 초기화수단을 포함하여 구성되는 반도체 장치의 데이터 출력장치 및 그 출력방법에 관한 것이다.
데이터 출력장치

Description

반도체 장치의 데이터 출력장치 및 출력방법{Data Output Device ＆ Output Method of Semiconductor Device}
도 1은 종래 기술에 의한 반도체 장치의 데이터 출력방법을 설명하기 위한 개략도이다.
도 2는 종래 기술에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 출력장치의 구성을 도시한 것이다.
도 4는 본 발명에 의한 데이터 출력장치에 사용되는 비교부의 구성을 도시한 것이다.
도 5는 본 발명에 의한 데이터 출력장치에 사용되는 서브 출력부의 구성을 도시한 것이다.
도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도이다.
도 7은 본 발명에 의한 데이터 출력장치에 사용되는 출력데이터 초기화수단의 구성을 도시한 것이다.
도 8은 본 발명에 의한 데이터 출력장치에 사용되는 초기화신호 생성부의 구성을 도시한 것이다.
도 9는 본 발명에 의한 데이터 출력장치에 사용되는 플래그 초기화수단의 구성을 도시한 것이다.
도 10은 본 발명에 의한 데이터 출력장치에 사용되는 초기화 신호의 생성에 관한 타이밍도이다.
본 발명은 반도체 장치의 데이터 출력장치 및 출력방법에 관한 것으로, 더욱 구체적으로는 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 일련의 데이터 출력과정 중에 비동작 구간이 발생하더라도 고속데이터를 정확하고 안정적으로 처리할 수 있는 반도체 장치의 데이터 출력장치 및 출력방법에 관한 것이다.
반도체 메모리 장치의 지속적인 발전에 따라, 최근에는 고속으로 데이터를 처리함에 있어 여러가지 새로운 동작방식이 제안되고 있다. 반도체 메모리 장치는 입/출력단의 동작에 의해 리드/라이트(read/write) 동작을 수행하게 된다. 즉, 외부로 데이터를 전달하거나 또는 외부에서 전달된 데이터를 내부로 받아들여 그 데 이터를 메모리에 기억하게 된다. 이러한 데이터의 리드 또는 라이트 동작은 DQ 핀을 통하여 이루어진다.
종래 저주파수(low frequency) 동작 환경 하에서는 메모리 장치의 고속동작에 대한 중요성은 크게 대두되지는 않았으나, 프로세서(CPU, GPU,...)의 고속동작에 대한 요구가 급진전되면서 메모리 장치의 경우에도 저전력/고속동작에 대한 필요성이 증가하게 되었다. 한편, 정확하고 안정적인 데이터 전송을 위해서는 데이터는 일정한 대역폭(bandwidth)이 보장되어야만 하는데, 데이터에 대한 스위칭 동작에 의해 발생된 스위칭 노이즈 및 파워 노이즈로 인하여 입출력단으로 전달된 데이터는 충분한 대역폭을 얻기가 쉽지 않다. 따라서, 고주파수 동작과 함께 고속 입출력 동작을 가능하게 하는 것 또한 매우 중요한 과제가 되었다.
이러한 과제를 해결하기 위한 데이터 처리방법 중의 하나로서 데이터 비트 반전(DBI:data bit inversion) 방식이 있는데, 이는 출력 드라이버로 출력되는 데이터의 천이 빈도를 감소시킴으로써 출력 드라이버의 동작 중에 발생할 수 있는 파워노이즈를 감소시키는 것을 특징으로 한다. 도 1은 종래 데이터 비트 반전 방식에 의한 데이터 출력방법을 나타낸 개략도이고 도 2는 상기 종래 데이터 출력방법에 따른 타이밍도로서, 이를 참고하여 종래 반도체 장치의 데이터 출력방법을 설명한다.
종래 데이터 비트 반전방식에서는 이전에 발생된 데이터를 래치시켰다가 현재 발생한 데이터와 각 비트별로 비교하여, 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 천이된 비트의 수가 얼마나 되는지 판단한다. 그리고 나서, 상 기 판단결과 레벨이 천이된 비트의 수가 전체 비트 수의 절반을 초과하는 경우에는 현재 발생한 데이터의 각 비트를 반전시키고, 반대로 상기 판단결과 레벨이 천이된 비트의 수가 전체 비트 수의 절반을 초과하지 않는 경우에는 현재 발생한 데이터의 각 비트를 반전시키지 않고 출력한다.
이를 좀 더 자세히 설명하면, 도 1에 도시된 바와 같이, 4개의 출력데이터가 글로벌 출력라인을 통해 전송되어 오면, 우선 데이터(GIO_Q0)를 이전 단계에서 발생된 데이터(pre_Q<3>)와 각 비트별로 비교하여, 레벨천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 하이레벨의 데이터반전 플래그신호(DBI_flag<0>)를 출력하고, 절반을 초과하지 않는 경우에는 로우레벨의 데이터반전 플래그신호(DBI_flag<0>)를 출력한다. 그리고, 상기 데이터반전 플래그신호(DBI_flag<0>)의 레벨에 따라 데이터(GIO_Q0)를 반전 또는 비반전시켜 데이터(Q<0>)로서 출력한다.
다음으로, 상기에서 반전 또는 비반전 처리된 데이터(Q<0>)를 데이터(GIO_Q<1>)와 각 비트별로 비교하여, 레벨천이된 비트의 수에 따라 하이레벨 또는 로우레벨의 데이터반전 플래그신호(DBI_flag<1>)를 출력한다. 그리고, 상기 데이터반전 플래그신호(DBI_flag<1>)의 레벨에 따라 데이터(GIO_Q1)를 반전 또는 비반전시켜 데이터(Q<1>)로서 출력한다. 종래 데이터 비트 반전방식에서는 이러한 동작을 계속 반복하여 실행한다.
그런데, 상기와 같은 종래 데이터비트 반전 방식에 따른 데이터 출력방법은 충분한 어드레스 액세스 타임(address access time) 마진을 확보하지 못하고 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 없는 문제점이 있었 다. 즉, 종래 데이터 비트 반전방식에서는 상기에서 볼 수 있는 바와 같이 이전 처리 데이터를 현재의 데이터와 순차적으로 비교함으로 말미암아, 가령 4 비트 프리페치(4 bit pre-fetch)방식인 경우에는 1 출력단계 당 4번의 순차적인 비교동작이 필요하고, 8비트 프리페치 방식인 경우에는 1 출력단계 당 8번의 순차적인 비교동작이 필요하기 때문에 최소한 5clk~8clk의 구간을 보장받아야만 데이터를 출력할 수 있었다(도 2 참조). 이에 따라, 데이터 액세스 타임 마진을 확보하기가 힘들며 비교적 많은 시간이 소요되었다. 따라서, 종래 데이터비트 반전 방식에 따른 데이터 출력방법은 고주파수 동작에서는 그 적용 및 구현이 쉽지 않을 뿐만 아니라 고속데이터의 정확하고 안정된 처리에는 부적합한 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있으며, 일련의 데이터 출력과정 중에 비동작 구간이 발생하더라도 정상적인 데이터 출력이 가능한 반도체 장치의 데이터 출력장치 및 출력방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이 된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와; 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와; 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와; 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와; 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 출력부와; 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 출력부와; 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 상기 임의의 출력데이터를 초기화시켜 그 결과를 상기 제 1 비교부에 공급하는 출력데이터 초기화수단을 포함하여 구성되는 반도체 장치의 데이터 출력장치를 제공한다.
본 발명에서, 상기 출력데이터 초기화수단은 상기 임의의 출력데이터를 제 1노드에 전달하는 전달수단과; 상기 비동작구간의 발생시 소정 구간동안 인에이블되는 초기화신호에 응답하여, 상기 제 1 노드를 소정 레벨로 구동하여 초기화시키는 구동부를 포함하는 것이 바람직하다.
본 발명에서, 상기 구동부는 상기 초기화신호에 응답하여 상기 제 1 노드를 풀-업구동하는 풀-업수단인 것이 바람직하다.
본 발명에서, 상기 출력데이터 초기화수단은 상기 제 1 노드의 신호를 래치시키는 래치수단을 더 포함하는 것이 바람직하다.
본 발명에서, 상기 반도체 장치의 데이터 출력장치는 상기 초기화신호를 생성하는 초기화신호 생성부를 더 포함하고, 상기 초기화신호 생성부는 리드명령의 입력시 소정 구간동안 인에이블되는 제 1 제어신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼로부터의 신호와 버스트 동작 구간 동안 인에이블되는 제 2 제어신호를 논리연산하는 제 1 논리수단과; 상기 제 1 논리수단으로부터의 신호와 제 1 제어신호에 응답하여 제 2 노드를 풀-업구동하는 풀-업수단과, 상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-다운구동하는 풀-다운수단을 포함하는 제 2 버퍼와; 상기 제 1 논리수단으로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하는 제 2 논리수단과; 상기 제 1 제어신호와 상기 제 1 논리수단으로부터의 신호를 논리연산하는 제 3 논리수단과; 상기 제 3 논리수단으로부터의 신호를 일측단으로 입력받는 제 1 논리소자와, 상기 제 2 논리수단으로부터의 신호를 일측단으로 입력받는 제 2 논리소자가 래치형태로 연결된 래치부와; 상기 제 1 제어신호와 상기 래치부로부터의 신호를 논리연산하는 제 4 논리수단을 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 버퍼는 반전 지연버퍼인 것이 바람직하다.
본 발명에서, 제 1 내지 제 3 논리수단은 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 4 논리수단은 논리합 연산을 수행하는 것이 바람직하다.
본 발명에 따른 데이터 출력장치는 상기 비동작 구간이 발생하는 경우, 상기 임의의 데이터반전 플래그신호를 초기화시켜 그 결과를 상기 제 1 논리부에 공급하는 플래그 초기화수단을 더 포함하는 것이 바람직하다.
본 발명에서, 상기 플래그 초기화수단은 상기 비동작구간의 발생시 소정 구간동안 인에이블되는 초기화신호에 응답하여, 상기 임의의 데이터 반전 플래그 신호가 전송된 제 1 노드를 소정 레벨로 구동하여 초기화시키는 구동부와; 상기 제 1 노드의 신호를 래치시키는 래치수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 구동부는 상기 초기화신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 수단인 것이 바람직하다.
본 발명에서, 상기 반도체 장치의 데이터 출력장치는 상기 초기화신호를 생성하는 초기화신호 생성부를 더 포함하고, 상기 초기화신호 생성부는 리드명령의 입력시 소정 구간동안 인에이블되는 제 1 제어신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼로부터의 신호와 버스트 동작 구간 동안 인에이블되는 제 2 제어신호를 논리연산하는 제 1 논리수단과; 상기 제 1 논리수단으로부터의 신호와 제 1 제어신호에 응답하여 제 2 노드를 풀-업구동하는 풀-업수단과, 상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-다운구동하는 풀-다운수단을 포함하는 제 2 버퍼와; 상기 제 1 논리수단으로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하는 제 2 논리수단과; 상기 제 1 제어신호와 상기 제 1 논리수단으로부터의 신호를 논리연산하는 제 3 논리수단과; 상기 제 3 논리수단으로부터의 신호를 일측단으로 입력받는 제 1 논리소자와, 상기 제 2 논리수단으로부터의 신호를 일측단으로 입력받는 제 2 논리소자가 래치형태로 연결된 래치부와; 상기 제 1 제어신호와 상기 래치부로부터의 신호를 논리연산하는 제 4 논리수단을 포함하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 버퍼는 반전 지연버퍼인 것이 바람직하다.
본 발명에서, 제 1 내지 제 3 논리수단은 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 4 논리수단은 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 비교부는 동시에 동작을 수행하는 것이 바람직하다.
본 발명에서, 상기 각각의 제 1 및 제 2 비교부는 비교결과 레벨 천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 상기 제 1 프리플래그 신호 및 제 2 프리플래그신호를 각각 인에이블시키는 것이 바람직하다.
본 발명에서, 임의의 2개의 출력데이터를 각 비트별로 비교하는 상기 제 1 및 제 2 비교부의 각각은 상기 2개의 출력데이터에 각각 포함된 임의의 동순위의 데이터 비트 2개를 논리연산하여 그 결과를 출력하는 복수의 논리소자와; 소정 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리연산하여 제 1 노드와 제 2 노드로 각각 공급하는 복수의 신호공급부와; 상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 1 차동증폭기와; 상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 2 차동증폭기와; 상기 제 1 및 제 2 차동증폭기로부터의 신호를 비교증폭하여 프리플래그 신호를 출력하는 메인증폭기를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 복수의 논리소자의 각각은 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 복수의 신호공급부의 각각은 상기 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리곱연산한 신호를 상기 제 1 노드로 공급하는 제 1 논리수단과, 상기 스트로브 신호의 반전신호와 상기 각 논리소자로부터의 신호를 부정논리합연산한 신호를 상기 제 2 노드로 공급하는 제 2 논리수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 논리부의 각각은 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 한다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 것이 바람직하다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 것이 바 람직하다.
또한, 본 발명은 (a) 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 1 프리플래그 신호를 출력함과 동시에, 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 2 프리플래그 신호를 출력하는 단계와; (b) 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하고, 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 단계와; (c) 상기 제 1 또는 제 2 데이터반전 플래그신호에 각각 응답하여 상기 제 1 또는 제 2 출력데이터에 각각 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 단계를 포함하여 구성되고, 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 상기 단계 (a)에서의 상기 임의의 출력데이터를 초기화시켜 그 결과를 상기 제 1 출력데이터와 비교하는 반도체 장치의 데이터 출력방법을 제공한다.
본 발명에서, 상기 비동작 구간이 발생하는 경우, 상기 단계 (b)에서의 상기 임의의 데이터반전 플래그신호를 초기화시켜 그 결과를 상기 제 1 프리플래그 신호와 논리연산하는 것이 바람직하다.
본 발명에서, 상기 단계 (a)의 비교결과, 레벨 천이된 비트의 수가 각각 전 체 비트수의 절반을 초과하는 경우에는 상기 제 1 또는 제 2 프리플래그 신호를 각각 인에이블시키는 것이 바람직하다.
본 발명에서, 상기 단계 (b)에서의 논리연산으로는 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 한다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 것이 바람직하다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 출력장치의 구성을, 도 4는 본 발명에 의한 데이터 출력장치에 사용되는 비교부의 구성을, 도 5는 서브 출력부의 구성을 도시한 것이며, 도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도를 나타낸 것이다. 그리고, 도 7은 본 발명에 의 한 데이터 출력장치에 사용되는 출력데이터 초기화수단의 구성을, 도 8은 초기화신호 생성부의 구성을, 도 9는 플래그 초기화수단의 구성을 도시한 것이다. 이를 참조하여 본 발명을 설명하면 다음과 같다.
본 발명에 따른 반도체 장치의 데이터 출력장치는 제 1 출력데이터(GIO_Q0)와 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호(pre_flag<0>)를 출력하는 제 1 비교부(100)와; 임의의 제 k 비교부가 제 k-1 출력데이터와 제 k 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 k 프리플래그 신호를 출력하는 제 2 내지 제 4 비교부(200, 300, 400)(2≤k≤4, k는 임의의 자연수)와; 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)와 제 1 프리플래그 신호(pre_flag<0>)를 배타적 논리합연산하여 제 1 데이터반전 플래그신호(DBI_flag<0>)를 출력하는 제 1 XOR부(110)와; 임의의 제 k XOR부가 제 k-1 데이터반전 플래그신호와 제 k 프리플래그 신호를 배타적논리합연산하여 제 k 데이터반전 플래그신호를 출력하는 제 2 내지 제 4 XOR부(210, 310, 410)와; 상기 각각의 제 1 내지 제 4 데이터반전 플래그신호(DBI_flag<0> ~ DBI_flag<3>)에 응답하여 상기 각각의 제 1 내지 4 출력데이터(GIO_Q0~GIO_Q3)에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 내지 제 4 출력부(120, 220, 320, 420)와; 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)를 초기화시켜 그 결과를 제 1 비교부(100)에 공 급하는 출력데이터 초기화수단을 포함하여 구성된다.
또한, 본 발명에 따른 데이터 출력장치는 상기 비동작 구간이 발생하는 경우, 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 초기화시켜 그 결과를 제 1 XOR부(110)에 공급하는 플래그 초기화수단을 더 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 10을 참조하여 구체적으로 설명한다.
먼저, 도 3에 도시된 바와 같이, 제 1 비교부(100)는 글로벌 출력라인을 통하여 전송된 제 1 출력데이터(GIO_Q0)를 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)와 각 비트별로 비교한다. 여기서, 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)는 현재의 데이터 처리 단계 이전의 데이터 처리단계에서 글로벌 출력라인을 통해 전송된 것을 래치한 것이다. 제 1 비교부(100)는 상기 비교결과 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 레벨천이된 비트의 수가 전체 데이터 비트의 수의 절반을 초과하는 경우에는 하이레벨의 제 1 프리플래그 신호(pre_flag<0>)를 출력하고, 반대로 절반을 초과하지 않는 경우에는 로우레벨의 제 1 프리플래그 신호(pre_flag<0>)를 출력한다.
마찬가지로, 제 2 비교부(200)는 글로벌 출력라인을 통하여 전송된 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)를 각 비트별로 비교한다. 제 2 비교부(200)는 상기 비교결과 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 레벨천이된 비트의 수가 전체 데이터 비트의 수의 절반을 초과하는 경우에는 하이레벨의 제 2 프리플래그 신호(pre_flag<1>)를 출력하고, 반대로 절반을 초과하지 않는 경우에는 로우레벨의 제 2 프리플래그 신호(pre_flag<1>)를 출력한다. 그리고, 이와 동일한 동작 원리에 의하여 제 3 비교부(300)는 제 3 프리플래그 신호(pre_flag<2>)를 출력하고, 제 4 비교부(400)는 제 4 프리플래그 신호(pre_flag<3>)를 출력한다.
상기에서, 제 1 내지 제 4 비교부(100, 200, 300, 400)는 동시에 동작을 수행하므로, 순차적으로 비교동작을 수행하는 종래의 데이터 출력장치에 비하여 소요되는 시간이 크게 감소된다.
이러한 제 1 내지 제 4 비교부(100, 200, 300, 400)의 동작을 도 4를 참조하여 구체적으로 설명한다. 도 4는 제 2 비교부(100)의 구성을 도시한 것이다.
제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)의 크기가 8 비트인 경우, 각 비트에 해당하는 데이터들은 도 4에 도시된 바와 같이 XOR부(700~707)에 각각 입력된다. 먼저, XOR부(700)에는 출력데이터 중의 첫번째 비트 값인 Q0<0>와 Q1<0>가 입력되며, XOR부(700)는 배타적 논리합 연산을 수행하므로 입력되는 두 신호 중의 어느 하나만 하이레벨일 때 하이레벨의 신호를 출력한다. 따라서, Q0<0>와 Q1<0> 간에 레벨 천이가 발생한 경우에는 하이레벨의 값을 출력하고 레벨천이가 발생하지 않은 경우에는 로우레벨의 값을 출력한다.
이어서, 스트로브신호(strobe1)가 하이레벨로 인에이블되면, 낸드게이트(ND700)와 인버터(IV702)로 구성된 논리수단은 스트로브 신호(strobe1)와 XOR부 (700)로부터의 신호를 논리곱연산하여 신호(IN<0>)를 출력하고, 노어게이트(NR700)는 스트로브 신호(strobe1)의 반전신호와 XOR부(700)로부터의 신호를 부정논리합연산하여 신호(INb<0>)를 출력한다. 따라서, 만약, Q0<0>와 Q1<0> 간에 레벨천이가 발생하여 XOR부(700)로부터 출력되는 신호가 하이레벨이 될 경우, 신호(IN<0>)는 하이레벨이 되고 신호(INb<0>)는 로우레벨이 된다. 반대로, Q0<0>와 Q1<0> 간에 레벨천이가 발생하지 않아 XOR부(700)로부터 출력되는 신호가 로우레벨이 될 경우에는, 신호(IN<0>)는 로우레벨이 되고 신호(INb<0>)는 하이레벨이 된다.
이와 같이, 레벨천이가 일어난 비트에 대해서는 노드(A)로의 신호(IN)는 하이레벨이 되고 노드(B)로의 신호(INb)는 로우레벨이 되며, 레벨천이가 일어나지 않은 비트에 대해서는 노드(A)로의 신호(IN)는 로우레벨이 되고 노드(B)로의 신호(INb)는 하이레벨이 된다. 이에 따라, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 노드(B)에 비하여 노드(A)에 하이레벨의 출력신호가 더 많이 출력되므로, 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 커지게 된다.
이어서, 노드(A)의 출력신호는 NMOS(N104)와 NMOS(N105)에 입력되고, 노드(B)의 출력신호는 NMOS(N103)와 NMOS(N106)에 입력된다. 이 때 스트로브신호(strobe2)가 하이레벨로 인에이블되면 차동증폭기(710)와 차동증폭기(720)가 턴-온된다. 먼저 차동증폭기(710)의 경우를 살펴 보면, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 크므로, NMOS(N104)가 더 크게 턴-온되어 노드(D)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 인버터(IV801)로부터 메인증폭기(750)로 출력되는 신호는 하이레벨이 된다. 이 때, 차동증폭기(720)의 경우에는, NMOS(N105)가 더 크게 턴-온되어 노드(E)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 PMOS(P104)가 턴-온되어 노드(F)는 하이레벨이 되며, 인버터(IV802)로부터 출력되는 신호는 로우레벨이 된다.
한편, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하지 않는 경우 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 작아지도록 된다. 따라서, 차동증폭기(710)의 경우 NMOS(N103)가 더 크게 턴-온되어 노드(C)의 전위는 상대적으로 로우레벨이 되고 PMOS(P102)가 턴-온되어 노드(D)는 하이레벨이 된다. 이에 따라 인버터(IV801)로부터 메인증폭기(750)로 출력되는 신호는 로우레벨이 된다. 이 때, 차동증폭기(720)의 경우에는, NMOS(N106)가 더 크게 턴-온되어 노드(F)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 인버터(IV802)로부터 출력되는 신호는 하이레벨이 된다.
다음으로, 스트로브 신호(strobe3)에 의하여 인에이블되는 메인증폭기(750)는 인버터(IV801)와 인버터(IV802)로부터 입력되는 서로 다른 레벨의 신호에 응답하여, 이 두 신호를 비교 증폭하여 프리플래그신호(pre_flag<1>)를 출력한다. 즉, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 인버터(IV801)로부터는 하이레벨의 신호를, 인버터(IV802)로부터는 로우레벨의 신호를 입력받아, 이렇게 다른 레벨의 신호를 서로 비교증폭하여 하이레벨의 프리플래그신호(pre_flag<1>)를 출력한다. 반대로, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하지 않는 경우에는 인버터(IV801)로부터는 로우레벨의 신호를, 인버터(IV802)로부터는 하이레벨의 신호를 입력받아, 이렇게 다른 레벨의 신호를 서로 비교증폭하여 로우레벨의 프리플래그신호(pre_flag<1>)를 출력한다.
이와 같이, 제 2 비교부(100)는 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)를 각 비트별로 비교하여 레벨천이된 비트수에 따라 제 2 프리플래그신호(pre_flag<1>)를 출력한다. 이와 마찬가지로, 제 1 비교부(100), 제 3 비교부(300) 및 제 4 비교부(300)도 제 2 비교부(100)와 구성 및 그 동작은 동일하다.
다음으로, 제 1 XOR부(110)는 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)와 제 1 프리플래그 신호(pre_flag<0>)를 배타적 논리합연산하여 제 1 데이터반전 플래그신호(DBI_flag<0>)를 출력한다. 여기서, 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)는 현재의 데이터 처리 단계 이전의 데이터 처리단계에서 제 4 XOR부(410)로부터 출력된 것을 래치한 것이다.
그리고, 제 2 XOR부(210)는 제 2 프리플래그 신호(pre_flag<1>)와 제 1 XOR부(110)로부터 출력되는 제 1 데이터반전 플래그신호(DBI_flag<0>)를 배타적 논리합연산하여 제 2 데이터반전 플래그신호(DBI_flag<1>)를 출력한다. 마찬가지로, 제 3 XOR부(310)는 제 3 프리플래그 신호(pre_flag<2>)와 제 2 데이터반전 플래그신호(DBI_flag<1>)를 배타적 논리합연산하여 제 3 데이터반전 플래그신호(DBI_flag<2>)를 출력하고, 제 4 XOR부(410)는 제 4 프리플래그 신호(pre_flag<3>)와 제 3 데이 터반전 플래그신호(DBI_flag<2>)를 배타적 논리합연산하여 제 4 데이터반전 플래그신호(DBI_flag<3>)를 출력한다.
이어서, 제 1 출력부(120)는 제 1 데이터반전 플래그신호(DBI_flag<0>)에 응답하여, 만약 제 1 데이터반전 플래그신호(DBI_flag<0>)가 하이레벨로 인에이블되면 제 1 출력데이터(GIO_Q0)에 포함된 복수의 데이터 비트를 반전시켜 출력하고, 만약 제 1 데이터반전 플래그신호(DBI_flag<0>)가 로우레벨로 디스에이블되면 제 1 출력데이터(GIO_Q0)에 포함된 복수의 데이터 비트를 반전시키지 않고 출력한다. 동일한 동작원리에 의하여, 제 2 내지 제 4 출력부(220, 320, 420)는 각각 제 2 내지 제 4 데이터 반전 플래그신호(DBI_flag<1>~DBI_flag<3>)에 응답하여 제 2 내지 제 4 출력데이터(GIO_Q1~GIO_Q3)를 반전 또는 비반전시켜 출력한다.
이러한 출력부의 동작을 보다 구체적으로 살펴 보면 다음과 같다. 상기 제 1 내지 제 4 출력부(120, 220, 320, 420)의 각각은 복수의 서브 출력부를 포함하는데, 각각의 서브 출력부는 전체 비트 중의 어느 하나의 비트를 담당한다. 도 5는 본 발명에 의한 데이터 출력장치에 사용되는 서브 출력부의 구성을 도시한 것이다.
도 5에 도시된 바와 같이, 전달게이트(T10)와 전달게이트(T20)는 데이터반전 플래그 신호(DBI_flag)에 응답하여 동작한다. 즉, 데이터 반전 플래그신호(DBI_flag)가 하이레벨로 인에이블되면, 전달게이트(T10)는 턴-온되고 전달게이트(T20)는 턴-오프된다. 이에 따라, 서브 출력부는 인버터(IV10)를 포함하는 버퍼(10)의 동작에 의하여 출력데이터(GIO_Q)를 반전시켜 출력한다. 반대로, 데이터 반전 플래그신호(DBI_flag)가 로우레벨로 디스에이블되면, 전달게이트(T10)는 턴-오 프되고 전달게이트(T20)는 턴-온되며, 서브 출력부는 버퍼(20)의 동작에 의하여 출력데이터(GIO_Q)를 반전시키지 않고 출력한다. 이와 같이, 서브 출력부를 포함하는 제 1 내지 제 4 출력부(120, 220, 320, 420)는 데이터 반전 플래그 신호에 응답하여 각 출력데이터에 포함된 데이터 비트들을 반전 또는 비반전시켜 출력하게 된다.
마지막으로, 상기 제 1 내지 제 4 데이터반전 플래그 신호(DBI_flag<0> ~ DBI_flag<3>)는 플래그 출력부(600)로 입력되며, 플래그 출력부(600)는 상기 데이터 반전 플래그 신호들을 반도체 장치의 칩셋으로 공급한다. 그리고, 칩셋에서는 DQ부(500)로부터 출력된 출력데이터들을 상기 데이터 반전 플래그 신호들에 의하여 원래 데이터로 복원한다.
그런데, 상기에서, 제 1 내지 제 4 XOR부(110, 210, 310, 410)는 배타적 논리합 연산을 수행하는 블럭으로서, 입력되는 두 신호 중의 어느 하나만 하이레벨일 때 하이레벨의 신호를 출력한다. 즉, 제 2 XOR부(210)를 예로 들면, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>) 중 어느 하나만 하이레벨일 때 하이레벨의 데이터 반전 플래그신호(DBI_flag<1>)를 출력한다.
따라서, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>)가 모두 로우레벨인 경우에는, 제 1 출력데이터(GIO_Q0)가 출력부(120)에 의하여 반전되지 않는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에 데이터 비트의 반전이 필요하지 않은 경우이므로, 제 2 XOR부(210)는 로우레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트 를 반전시키지 않도록 한다.
제 1 데이터반전 플래그 신호(DBI_flag<0>)는 로우레벨이고 제 2 프리플래그 신호(pre_flag<1>)는 하이레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 출력부(120)에 의하여 반전되지 않는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요한 경우이므로, 제 2 XOR부(210)는 하이레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키도록 한다.
한편, 제 1 데이터반전 플래그 신호(DBI_flag<0>)는 하이레벨이고 제 2 프리플래그 신호(pre_flag<1>)는 로우레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 출력부(120)에 의하여 반전되는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요하지 않은 경우, 즉 결과적으로 봤을 때는 제 2 출력데이터(GIO_Q1)도 반전이 필요한 경우이므로, 제 2 XOR부(210)는 하이레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키도록 한다.
마지막으로, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>)가 모두 하이레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 출력부(120)에 의하여 반전되는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요한 경우, 즉 결과적으로 봤을 때는 제 2 출력데이터(GIO_Q1)는 반전이 필요하지 않은 경우이므로, 제 2 XOR부(210)는 로우레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반 전시키지 않도록 한다.
이와 같이, 본 발명에 따르면, 종래의 방식과는 달리 출력데이터의 반전 여부를 결정하고 그 결정된 출력데이터를 다음 출력데이터와 순차적으로 비교하는 등의 방식을 적용할 필요가 없다. 즉, 본 발명에 따르면, 각 글로벌 출력라인을 통해 전송되어 온 출력데이터들 간의 비교가 동시에 이루어지기 때문에, 어드레스 액세스 타임(address access time) 마진을 충분히 확보할 수 있고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있게 된다. 도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도를 나타낸 것으로서, 여기서 볼 수 있는 바와 같이 종래에 비하여 본 발명에 따르면 충분한 어드레스 액세스 타임을 확보할 수 있다는 것을 확인할 수 있다.
아울러, 본 발명에 의한 반도체 장치의 데이터 출력장치는 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우에도 정상적인 데이터 출력이 가능하도록 하는 수단들을 포함한다.
상기에서 살펴 본 바와 같이 본 발명에 의한 데이터 출력방식에서, 제 1 비교부(100)에서는 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)를 사용하고 제 1 XOR부(110)에서는 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 사용하여 각각 비교 또는 연산동작을 수행한다.
그런데, 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우 데이터 출력 오류가 발생하게 될 수 있다. 여기서, 비동작 구간(no operation period)이라 함은 리드 명령의 입력에 의하여 일련의 규칙적인 데이터 출력동작이 수행되는 도중에 불규칙적으로 아무런 데이터 출력동작이 수행되지 않게 되는 구간을 말한다. 예를 들어, 도 10에 도시된 바와 같이, 버스트 길이(burst length) 4인 경우 원래는 규칙적으로 2클럭(clk)마다 리드(read) 등의 동작을 수행하게 되는데, 때에 따라서는 데이터 출력도중에 불규칙적으로 아무런 동작을 수행하지 않는 구간이 발생하기도 하며 이러한 구간을 비동작 구간이라고 한다. 이러한 비동작 구간은 경우에 따라서는 수 내지 수십 클럭(clk) 동안 지속될 수도 있다. 이 때, 이러한 비동작 구간이 길어지게 되면 이전 데이터 처리단계에서의 제 4 출력데이터(pre_GIO_Q3)와 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)의 정보를 상실하게 될 가능성이 커지고, 이에 따라 다음 리드명령이 입력될 때 제 1 비교부(100) 또는 제 1 XOR부(110)에서의 비교 또는 연산동작이 정상적으로 이루어질 수 없게 되어 데이터 출력 오류가 발생하게 될 수 있다.
이에 본 발명에서는 일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)를 초기화시켜 그 결과를 제 1 비교부(100)에 공급함과 아울러 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 초기화시켜 그 결과를 제 1 XOR부(110)에 공급함으로써, 상기 비동작 구간이 발생하더라도 정상적인 데이터 출력이 가능하도록 한다. 이에 대하여 보다 구체적으로 설명하면 다음과 같다.
도 7은 본 발명에 의한 데이터 출력장치에 사용되는 출력데이터 초기화수단의 구성을 도시한 것이다. 도 7에 도시된 바와 같이, 이전 데이터 처리단계의 제 4 출력데이터(pre_GIO_Q3)는 출력데이터 초기화수단의 전달게이트(T821)로 입력된다. 그리고, 타이밍 조절을 위한 스트로브신호(strobe4)가 인에이블되면 전달게이트(T821)는 제 4 출력데이터(pre_GIO_Q3)를 전달하고, 인버터(IV821), 인버터(IV822) 및 인버터(IV823)으로 구성된 래치수단은 출력데이터(pre_GIO_Q3)를 래치시키며, 전달게이트(T822)는 노드(A1)로 제 4 출력데이터(pre_GIO_Q3)를 전달한다. 그리고, 래치수단(821)은 노드(A1)의 정보를 래치시켜 출력한다. 따라서, 정상적인 데이터 출력동작 중에는 출력데이터 초기화수단은 이전 데이터 처리단계의 제 4 출력데이터(pre_GIO_Q3)를 출력한다. 그런데, 이 때 상기 비동작 구간이 발생하게 되면 PMOS(P821)가 초기화신호(nop_det)에 응답하여 턴-온된다. 초기화신호(nop_det)는 상기 비동작구간의 발생시 소정 구간동안 로우레벨로 인에이블되는 신호이며, 이에 따라 PMOS(P821)는 노드(A1)를 하이레벨로 풀-업구동하여 노드(A1)로 전달된 제 4 출력데이터(pre_GIO_Q3)를 하이레벨로 초기화시킨다. 그리고, 제 1 비교부(100)는 이렇게 초기화된 신호를 이용하여 비교동작을 수행한다.
결과적으로, 출력데이터 초기화수단은 정상적인 데이터 출력과정 중에는 이전 데이터 처리단계에서의 제 4 출력데이터(pre_GIO_Q3)를 제 1 비교부(100)에 공급하되, 비동작 구간이 발생하면 제 4 출력데이터(pre_GIO_Q3)를 초기화시켜 그 결과를 제 1 비교부(100)에 공급한다.
다음으로, 이하에서는 도 8을 참조하여 상기 초기화신호를 생성하는 초기화신호 생성부의 구성 및 동작을 살펴 본다.
우선, 제어신호(casp_rd6)가 입력되면, 지연부(801)와 인버터(IV814)는 이를 지연 및 반전버퍼링하여 신호(casp_db)를 낸드게이트(ND811)에 공급한다. 그리고, 낸드게이트(ND811)는 신호(casp_db)와 제어신호(ybstendbp13)를 부정논리곱연산하여 신호(ev11a)를 출력한다. 여기서, 제어신호(casp_rd6)는 리드명령의 입력시 인에이블되는 제어신호로서 커멘드 디코더(command decoder)에서 생성되며 각 로직에 리드명령이 입력되었음을 알리는 역할을 한다. 그리고, 제어신호(ybstendbp13)는 단위 버스트 동작이 종료될 때 천이되는 신호로서 버스트 길이가 얼마인지를 구분하는 역할을 하며, 버스트 동작 구간 동안 인에이블되고 단위 버스트 동작이 완료될 때 하이레벨에서 로우레벨로 천이되었다가 제어신호(casp_rd6)가 하이레벨로 인에이블될 때 하이레벨로 천이되는 신호이다.
다음으로, PMOS(P811)와 PMOS(P812)는 각각 신호(ev11a)와 제어신호(casp_rd6)에 응답하여 노드(B1)를 풀-업구동하고, NMOS(N811)는 제어신호(casp_rd6)에 응답하여 노드(B1)를 풀-다운구동한다. 그리고, 인버터(IV811), 인버터(IV812) 및 인버터(IV813)로 구성된 래치부(802)는 노드(B1)로부터의 신호를 래치 및 버퍼링하여 출력한다. 낸드게이트(ND814)는 신호(ev11a)와 래치부(802)로부터의 신호를 입력받아 부정논리곱연산을 수행한다. 한편, 낸드게이트(ND812)는 제어신호(casp_rd6)와 신호(ev11a)를 입력받아 부정논리곱연산을 수행한다.
낸드게이트(ND815)와 함께 래치부(803)를 구성하는 낸드게이트(ND813)는 낸드게이트(ND812)로부터의 신호와 신호(casLat)를 입력받아 부정논리곱연산을 수행하고, 낸드게이트(ND815)는 낸드게이트(ND814)로부터의 신호와 신호(det_pre)를 입 력받아 부정논리곱연산을 수행한다. 이어서, 노어게이트(NR811)와 인버터(IV815)로 구성된 논리수단(804)은 제어신호(casp_rd6)와 신호(det_pre)를 입력받아 논리합연산을 수행하고, 지연부(805)는 논리수단(804)으로부터의 신호를 소정구간 지연시켜 초기화신호(nop_det)를 출력한다.
이와 같이 초기화 신호생성부는 제어신호(casp_rd6)와 제어신호(ybstendbp13)를 입력받아 초기화신호(nop_det)를 생성하는 바, 그 구체적인 동작을 보다 자세히 살펴 보면 다음과 같다.
우선, 리드명령의 입력에 의하여 제어신호(casp_rd6)가 하이레벨로 인에이블되면, 노어게이트(NR811)는 한 쪽 입력단으로 하이레벨의 신호를 입력받으므로 지연부(805)를 통하여 출력되는 초기화신호(nop_det)는 하이레벨이 된다.
그리고, 도 10에서 구간 A1의 경우, 제어신호(casp_rd6)와 신호(casp_db)는 하이레벨이고 제어신호(ybstendbp13)는 로우레벨이다. 따라서, 신호(ev11a)는 하이레벨이 되고 낸드게이트(ND812)는 하이레벨의 신호를 양측 입력단으로 인가받아 로우레벨의 신호를 출력하며, 낸드게이트(ND813)는 상기 로우레벨의 신호를 인가받아 하이레벨의 신호(det_pre)를 출력한다. 따라서, 논리수단(804)은 하이레벨의 신호를 출력하므로 지연부(805)를 통하여 출력되는 초기화신호(nop_det)는 하이레벨이 된다. 한편, 이 때, NMOS(N811)는 하이레벨의 제어신호(casp_rd6)에 응답하여 노드(B1)를 로우레벨로 풀-다운구동하고 래치부(802)는 이를 래치함과 아울러 낸드게이트(ND814)로 출력한다. 낸드게이트(ND814)는 래치부(802)로부터의 로우레벨의 신호에 응답하여 하이레벨의 신호를 출력한다. 그리고, 낸드게이트(ND815)는 하이레벨 의 신호(det_pre)와 낸드게이트(ND814)로부터의 하이레벨의 신호를 입력받아 로우레벨의 신호(casLat)를 출력한다.
다음으로, 도 10에서 구간 B1의 경우에는, 제어신호(casp_rd6)는 하이레벨이고 신호(casp_db)는 로우레벨이고 제어신호(ybstendbp13)는 하이레벨이다. 따라서, 신호(ev11a)는 하이레벨이 된다. 따라서, 구간 B1에서는 구간 A1에서와 동일한 상태가 유지되고, 초기화신호(nop_det)는 하이레벨의 상태를 유지한다.
이어서, 도 10에서 구간 C1의 경우에는, 제어신호(casp_rd6)는 로우레벨이고 신호(casp_db)는 로우레벨이고 제어신호(ybstendbp13)는 하이레벨이다. 따라서, 신호(ev11a)는 하이레벨이 되고 낸드게이트(ND812)는 하이레벨의 신호와 로우레벨의 신호를 인가받아 하이레벨의 신호를 출력한다. 한편, 이 때, NMOS(N811)와 PMOS(P811)는 턴-오프되지만 래치부(802)의 동작에 의하여 인버터(IV813)로부터 출력되는 신호는 이전의 로우레벨의 상태를 유지한다. 따라서, 낸드게이트(ND814)는 래치부(802)로부터의 로우레벨의 신호에 응답하여 하이레벨의 신호를 출력한다. 그리고, 낸드게이트(ND815)는 이전의 하이레벨의 신호(det_pre)와 낸드게이트(ND814)로부터의 하이레벨의 신호를 입력받아 로우레벨의 신호(casLat)를 계속 출력하고, 낸드게이트(ND813)는 하이레벨의 신호를 계속 출력한다. 결국, 구간 C1에서도 초기화신호(nop_det)는 하이레벨의 상태를 계속 유지한다.
이어서, 도 10에서 구간 D1의 경우에는, 제어신호(casp_rd6)는 로우레벨이고 신호(casp_db)와 제어신호(ybstendbp13)는 하이레벨이다. 따라서, 신호(ev11a)는 로우레벨이 되고 낸드게이트(ND812)는 양측 입력단으로 로우레벨의 신호를 인가받 아 하이레벨의 신호를 출력한다. 한편, 이 때, 제어신호(casp_rd6)와 신호(ev11a)에 응답하여 PMOS(P812)와 PMOS(P811)가 각각 턴-온되므로, 노드(B1)는 하이레벨로 풀-업구동되고, 래치부(802)는 상기 하이레벨의 신호를 래치함과 아울러 낸드게이트(ND814)로 출력한다. 따라서, 낸드게이트(ND814)는 로우레벨의 신호(ev11a)를 인가받아 하이레벨의 신호를 출력한다. 그리고, 낸드게이트(ND815)는 이전의 하이레벨의 신호(det_pre)와 낸드게이트(ND814)로부터의 하이레벨의 신호를 입력받아 로우레벨의 신호(casLat)를 계속 출력하고, 낸드게이트(ND813)는 하이레벨의 신호를 계속 출력한다. 결국, 구간 D1에서도 초기화신호(nop_det)는 하이레벨의 상태를 계속 유지한다.
다음으로, 다시 리드 명령이 입력되는 구간 A2의 경우에는 상기 구간 A1에서와 마찬가지로 초기화신호(nop_det)는 하이레벨의 상태를 계속 유지한다.
따라서, 리드 명령이 규칙적으로 입력되는 경우, 즉 비동작 구간 없이 데이터 출력 동작이 계속 이루어지는 경우에는 초기화신호(nop_det)는 하이레벨의 디스에이블 상태를 계속 유지하므로, 출력데이터 초기화수단은 이전 데이터 처리단계에서의 제 4 출력데이터(pre_GIO_Q3)를 초기화시키지 않고 그대로 제 1 비교부(100)에 공급한다.
한편, 구간 A3에서와 같이 비동작 구간이 발생하는 경우에는, 제어신호(casp_rd6)는 로우레벨이고 신호(casp_db)는 하이레벨이고 제어신호(ybstendbp13)는 로우레벨이다. 따라서, 신호(ev11a)는 하이레벨이 되고 낸드게이트(ND812)는 로우레벨의 신호와 하이레벨의 신호를 인가받아 하이레벨의 신호를 출력한다. 한편, 이 때, NMOS(N811)와 PMOS(P811)는 턴-오프되지만 래치부(802)의 동작에 의하여 인버터(IV813)로부터 출력되는 신호는 이전의 하이레벨의 상태를 유지한다. 따라서, 낸드게이트(ND814)는 하이레벨의 신호를 양측 입력단으로 인가받아 로우레벨의 신호를 출력한다. 그리고, 낸드게이트(ND815)는 하이레벨의 신호(casLat)를 출력하고, 낸드게이트(ND813)는 하이레벨의 신호를 양측 입력단으로 인가받아 로우레벨의 신호를 출력한다. 그리고, 논리부(804)는 로우레벨의 신호(det_pre)와 로우레벨의 제어신호(casp_rd6)를 논리합연산하여 로우레벨의 신호를 출력하므로, 지연부(805)로부터 출력되는 초기화신호(nop_det)는 소정구간 동안 로우레벨로 인에이블된다.
따라서, 일련의 데이터 출력 과정 도중에 비동작 구간이 발생하게 되면, 초기화신호(nop_det)는 로우레벨로 인에이블되므로, 출력데이터 초기화수단은 이전 데이터 처리단계에서의 제 4 출력데이터(pre_GIO_Q3)를 초기화시켜 그 결과를 제 1 비교부(100)에 공급한다.
도 9는 본 발명에 의한 데이터 출력장치에 사용되는 플래그 초기화수단의 구성을 도시한 것이다. 도 9에 도시된 바와 같이, 이전 데이터 처리단계의 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)는 플래그 초기화수단의 노드(C1)에 인가된다. 그리고, 인버터(IV832), 인버터(IV833) 및 인버터(IV834)로 구성된 래치수단(831)은 노드(C1)의 정보를 래치시켜 출력한다. 따라서, 정상적인 데이터 출력동작 중에는 플래그 초기화수단은 이전 데이터 처리단계의 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 그대로 출력한다. 그런데, 이 때 상기 비동작 구간이 발생하 게 되면 NMOS(N831)가 초기화신호(nop_det)의 반전신호에 응답하여 턴-온된다. 따라서, NMOS(N831)는 노드(C1)를 로우레벨로 풀-다운구동하여 노드(C1)에 전달된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 하이레벨로 초기화시킨다. 그리고, 제 1 XOR부(110)는 이렇게 초기화된 신호를 이용하여 논리연산을 수행한다.
결과적으로, 플래그 초기화수단은 정상적인 데이터 출력과정 중에는 이전 데이터 처리단계에서의 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 그대로 제 1 XOR부(110)에 공급하되, 비동작 구간이 발생하면 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)를 초기화시켜 그 결과를 제 1 XOR부(110)에 공급한다. 이 때 사용되는 초기화신호(nop_det)는 상기 초기화신호 생성부에서 생성된 것을 사용한다.
이와 같이, 본 발명에 따른 반도체 장치의 데이터 출력장치 및 출력방법은 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있으며, 일련의 데이터 출력과정 중에 비동작 구간이 발생하더라도 상기 신호들의 초기화를 통해 정상적인 데이터 출력이 가능하도록 한다.
한편, 상기 실시예에서는 주로 4 비트 프리페치방식에 따른 경우를 예로 들었으나 본 발명은 이에 한정되지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 데이터 출력장치 및 출력방법은 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있으며, 일련의 데이터 출력과정 중에 비동작 구간이 발생하더라도 정상적인 데이터 출력이 가능하도록 하는 효과가 있다.

Claims (33)

  1. 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와;
    상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와;
    이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와;
    상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와;
    상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 출력부와;
    상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 출력부와;
    일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 상기 임의의 출력데이터를 초기화시켜 그 결과를 상기 제 1 비교부에 공급하는 출력데이터 초기화수단을 포함하여 구성되는 반도체 장치의 데이터 출력장치.
  2. 제 1항에 있어서,
    상기 출력데이터 초기화수단은
    상기 임의의 출력데이터를 제 1노드에 전달하는 전달수단과;
    상기 비동작구간의 발생시 소정 구간동안 인에이블되는 초기화신호에 응답하여, 상기 제 1 노드를 소정 레벨로 구동하여 초기화시키는 구동부를 포함하는 반도체 장치의 데이터 출력장치.
  3. 제 2항에 있어서,
    상기 구동부는 상기 초기화신호에 응답하여 상기 제 1 노드를 풀-업구동하는 풀-업수단인 반도체 장치의 데이터 출력장치.
  4. 제 2 항에 있어서,
    상기 출력데이터 초기화수단은 상기 제 1 노드의 신호를 래치시키는 래치수단을 더 포함하는 반도체 장치의 데이터 출력장치.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 반도체 장치의 데이터 출력장치는 상기 초기화신호를 생성하는 초기화신호 생성부를 더 포함하고,
    상기 초기화신호 생성부는
    리드명령의 입력시 소정 구간동안 인에이블되는 제 1 제어신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼로부터의 신호와 버스트 동작 구간 동안 인에이블되는 제 2 제어신호를 논리연산하는 제 1 논리수단과;
    상기 제 1 논리수단으로부터의 신호와 제 1 제어신호에 응답하여 제 2 노드를 풀-업구동하는 풀-업수단과, 상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-다운구동하는 풀-다운수단을 포함하는 제 2 버퍼와;
    상기 제 1 논리수단으로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하는 제 2 논리수단과;
    상기 제 1 제어신호와 상기 제 1 논리수단으로부터의 신호를 논리연산하는 제 3 논리수단과;
    상기 제 3 논리수단으로부터의 신호를 일측단으로 입력받는 제 1 논리소자와, 상기 제 2 논리수단으로부터의 신호를 일측단으로 입력받는 제 2 논리소자가 래치형태로 연결된 래치부와;
    상기 제 1 제어신호와 상기 래치부로부터의 신호를 논리연산하는 제 4 논리수단을 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력장치.
  6. 제 5항에 있어서,
    상기 제 1 버퍼는 반전 지연버퍼인 반도체 장치의 데이터 출력장치.
  7. 제 5항에 있어서,
    제 1 내지 제 3 논리수단은 부정논리곱 연산을 수행하는 반도체 장치의 데이터 출력장치.
  8. 제 5항에 있어서,
    상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하는 반도체 장치의 데이터 출력장치.
  9. 제 5항에 있어서,
    상기 제 4 논리수단은 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
  10. 제 1항에 있어서,
    상기 비동작 구간이 발생하는 경우, 상기 임의의 데이터반전 플래그신호를 초기화시켜 그 결과를 상기 제 1 논리부에 공급하는 플래그 초기화수단을 더 포함하는 반도체 장치의 데이터 출력장치.
  11. 제 10항에 있어서,
    상기 플래그 초기화수단은
    상기 비동작구간의 발생시 소정 구간동안 인에이블되는 초기화신호에 응답하여, 상기 임의의 데이터 반전 플래그 신호가 전송된 제 1 노드를 소정 레벨로 구동하여 초기화시키는 구동부와;
    상기 제 1 노드의 신호를 래치시키는 래치수단을 포함하는 반도체 장치의 데이터 출력장치.
  12. 제 11항에 있어서,
    상기 구동부는 상기 초기화신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 수단인 반도체 장치의 데이터 출력장치.
  13. 제 11항 또는 제 12항에 있어서,
    상기 반도체 장치의 데이터 출력장치는 상기 초기화신호를 생성하는 초기화신호 생성부를 더 포함하고,
    상기 초기화신호 생성부는
    리드명령의 입력시 소정 구간동안 인에이블되는 제 1 제어신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼로부터의 신호와 버스트 동작 구간 동안 인에이블되는 제 2 제어신호를 논리연산하는 제 1 논리수단과;
    상기 제 1 논리수단으로부터의 신호와 제 1 제어신호에 응답하여 제 2 노드를 풀-업구동하는 풀-업수단과, 상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-다운구동하는 풀-다운수단을 포함하는 제 2 버퍼와;
    상기 제 1 논리수단으로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하는 제 2 논리수단과;
    상기 제 1 제어신호와 상기 제 1 논리수단으로부터의 신호를 논리연산하는 제 3 논리수단과;
    상기 제 3 논리수단으로부터의 신호를 일측단으로 입력받는 제 1 논리소자와, 상기 제 2 논리수단으로부터의 신호를 일측단으로 입력받는 제 2 논리소자가 래치형태로 연결된 래치부와;
    상기 제 1 제어신호와 상기 래치부로부터의 신호를 논리연산하는 제 4 논리수단을 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력장치.
  14. 제 13항에 있어서,
    상기 제 1 버퍼는 반전 지연버퍼인 반도체 장치의 데이터 출력장치.
  15. 제 13항에 있어서,
    제 1 내지 제 3 논리수단은 부정논리곱 연산을 수행하는 반도체 장치의 데이터 출력장치.
  16. 제 13항에 있어서,
    상기 제 1 및 제 2 논리소자는 부정논리곱 연산을 수행하는 반도체 장치의 데이터 출력장치.
  17. 제 13항에 있어서,
    상기 제 4 논리수단은 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
  18. 제 1항에 있어서,
    상기 제 1 및 제 2 비교부는 동시에 동작을 수행하는 반도체 장치의 데이터 출력장치.
  19. 제 1항에 있어서,
    상기 각각의 제 1 및 제 2 비교부는 비교결과 레벨 천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 상기 제 1 프리플래그 신호 및 제 2 프리플래그신호를 각각 인에이블시키는 반도체 장치의 데이터 출력장치.
  20. 제 19항에 있어서,
    임의의 2개의 출력데이터를 각 비트별로 비교하는 상기 제 1 및 제 2 비교부의 각각은
    상기 2개의 출력데이터에 각각 포함된 임의의 동순위의 데이터 비트 2개를 논리연산하여 그 결과를 출력하는 복수의 논리소자와;
    소정 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리연산하여 제 1 노드와 제 2 노드로 각각 공급하는 복수의 신호공급부와;
    상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 1 차동증폭기 와;
    상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 2 차동증폭기와;
    상기 제 1 및 제 2 차동증폭기로부터의 신호를 비교증폭하여 프리플래그 신호를 출력하는 메인증폭기를 포함하여 구성되는 반도체 장치의 데이터 출력장치.
  21. 제 20항에 있어서,
    상기 복수의 논리소자의 각각은 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
  22. 제 21항에 있어서,
    상기 복수의 신호공급부의 각각은
    상기 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리곱연산한 신호를 상기 제 1 노드로 공급하는 제 1 논리수단과,
    상기 스트로브 신호의 반전신호와 상기 각 논리소자로부터의 신호를 부정논리합연산한 신호를 상기 제 2 노드로 공급하는 제 2 논리수단을 포함하는 반도체 장치의 데이터 출력장치.
  23. 제 1항에 있어서,
    상기 제 1 및 제 2 논리부의 각각은 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
  24. 제 1 항에 있어서,
    상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력장치.
  25. 제 1항에 있어서,
    상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 반도체 장치의 데이터 출력장치.
  26. 제 1항에 있어서,
    상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 반도체 장치의 데이터 출력장치.
  27. (a) 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 1 프리플래그 신호를 출력함과 동시에, 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 2 프리플래그 신호를 출력하는 단계와;
    (b) 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하고, 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 단계와;
    (c) 상기 제 1 또는 제 2 데이터반전 플래그신호에 각각 응답하여 상기 제 1 또는 제 2 출력데이터에 각각 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 단계를 포함하여 구성되고,
    일련의 데이터 출력과정 중에 비동작 구간이 발생하는 경우, 상기 단계 (a)에서의 상기 임의의 출력데이터를 초기화시켜 그 결과를 상기 제 1 출력데이터와 비교하는 반도체 장치의 데이터 출력방법.
  28. 제 27항에 있어서,
    상기 비동작 구간이 발생하는 경우, 상기 단계 (b)에서의 상기 임의의 데이터반전 플래그신호를 초기화시켜 그 결과를 상기 제 1 프리플래그 신호와 논리연산하는 반도체 장치의 데이터 출력방법.
  29. 제 27항 또는 제 28항에 있어서,
    상기 단계 (a)의 비교결과, 레벨 천이된 비트의 수가 각각 전체 비트수의 절반을 초과하는 경우에는 상기 제 1 또는 제 2 프리플래그 신호를 각각 인에이블시키는 반도체 장치의 데이터 출력방법.
  30. 제 27항 또는 제 28항에 있어서,
    상기 단계 (b)에서의 논리연산으로는 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력방법.
  31. 제 27항 또는 제 28항에 있어서,
    상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력방법.
  32. 제 27항 또는 제 28항에 있어서,
    상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 반도체 장치의 데이터 출력방법.
  33. 제 27항 또는 제 28항에 있어서,
    상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 반도체 장치의 데이터 출력방법.
KR1020050060596A 2005-07-06 2005-07-06 반도체 장치의 데이터 출력장치 및 출력방법 KR100613464B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050060596A KR100613464B1 (ko) 2005-07-06 2005-07-06 반도체 장치의 데이터 출력장치 및 출력방법
US11/162,168 US7228370B2 (en) 2005-07-06 2005-08-31 Data output device and method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050060596A KR100613464B1 (ko) 2005-07-06 2005-07-06 반도체 장치의 데이터 출력장치 및 출력방법

Publications (1)

Publication Number Publication Date
KR100613464B1 true KR100613464B1 (ko) 2006-08-22

Family

ID=37602764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050060596A KR100613464B1 (ko) 2005-07-06 2005-07-06 반도체 장치의 데이터 출력장치 및 출력방법

Country Status (2)

Country Link
US (1) US7228370B2 (ko)
KR (1) KR100613464B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613463B1 (ko) * 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
KR100656448B1 (ko) * 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법
KR100837270B1 (ko) * 2006-06-07 2008-06-11 삼성전자주식회사 스마트 카드 및 그것의 데이터 보안 방법
US8260992B2 (en) * 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
US9405721B2 (en) * 2014-06-06 2016-08-02 Micron Technology, Inc. Apparatuses and methods for performing a databus inversion operation
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
CN113741300B (zh) * 2021-09-13 2023-05-26 中国科学院深圳先进技术研究院 信息标记系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH081468B2 (ja) 1992-02-26 1996-01-10 株式会社精工舎 回転飾りの駆動装置
US5784110A (en) * 1993-11-30 1998-07-21 General Electric Company Data processor for assembling transport data packets
US6112268A (en) * 1997-06-16 2000-08-29 Matsushita Electric Industrial Co., Ltd. System for indicating status of a buffer based on a write address of the buffer and generating an abort signal before buffer overflows
KR100316719B1 (ko) * 1999-12-29 2001-12-13 윤종용 채널 버스 라인의 특성 열화를 방지하는 출력 드라이버 및이를 내장한 반도체 메모리 장치들을 장착하는 메모리 모듈
US20050002223A1 (en) * 2002-02-06 2005-01-06 Coteus Paul William Output driver impedance control for addressable memory devices
KR100613463B1 (ko) * 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법

Also Published As

Publication number Publication date
US7228370B2 (en) 2007-06-05
US20070008008A1 (en) 2007-01-11

Similar Documents

Publication Publication Date Title
KR100613464B1 (ko) 반도체 장치의 데이터 출력장치 및 출력방법
KR100613463B1 (ko) 반도체 장치의 데이터 출력장치 및 출력방법
US6415390B1 (en) Method and apparatus for controlling the data rate of a clocking circuit
US7020031B2 (en) Synchronous semiconductor memory devices and data strobe input buffers with an input buffer circuit and a detection circuit for buffering data thereto
KR100972555B1 (ko) 데이터 출력회로 및 데이터 출력방법
US20060176078A1 (en) Voltage level shifting circuit and method
KR100391150B1 (ko) 다단의 상위 코드 선택기를 갖는 반도체 장치의 임피던스콘트롤 출력회로 및 그의 동작방법
KR100311038B1 (ko) 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
US7142021B2 (en) Data inversion circuits having a bypass mode of operation and methods of operating the same
JP2004135098A (ja) 出力データのスルーレート制御方式
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
US5648932A (en) Output control circuit for semiconductor memory
US10607666B2 (en) Data transfer device and semiconductor device including the data transfer device
US7120083B2 (en) Structure and method for transferring column address
KR100929831B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR100337205B1 (ko) 데이타 센스앰프 구동장치
JP3317243B2 (ja) 半導体記憶装置
US11855812B2 (en) Hybrid loop unrolled decision feedback equalizer architecture
US11694729B2 (en) Pipe latch circuit for executing consecutive data output operation
KR100299187B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR20080030121A (ko) 반도체 메모리 소자
KR100596837B1 (ko) 데이타 출력 제어장치
KR100498438B1 (ko) 반도체 메모리장치의 파우워 다운 제어회로
KR19980069481A (ko) 고속 메모리 장치용 섹션 워드라인 구동 펄스생성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee