JP2004135098A - 出力データのスルーレート制御方式 - Google Patents
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Abstract
【課題】出力用電源と内部用電源との電位差が変化した場合に、出力データのスルーレートを制御して出力データウィンドウを向上させる。
【解決手段】開示される出力データのスルーレート制御方式は、第1の電源VDDと第2の電源VDDQとの電位差の減少を検知して所定タイミングで第1の信号SLPを発生し、第1の電源と第2の電源との電位差の増加を検知して第2の信号SLNを発生するVDD−VDDQ電位差検知回路1と、第1の信号SLPが有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、第2の信号SLNが有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御回路2とを備えている。
【選択図】 図1
【解決手段】開示される出力データのスルーレート制御方式は、第1の電源VDDと第2の電源VDDQとの電位差の減少を検知して所定タイミングで第1の信号SLPを発生し、第1の電源と第2の電源との電位差の増加を検知して第2の信号SLNを発生するVDD−VDDQ電位差検知回路1と、第1の信号SLPが有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、第2の信号SLNが有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御回路2とを備えている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、SDRAM(Synchronous Dynamic Random Access Memory)等において、出力バッファのための出力用電源(VDDQ)と、前段の回路のための内部用電源(VDD)のように、2つ以上の電源を持つ場合に、それぞれの電源の電位差比較結果に基づいて、出力データのスルーレート制御を行う方式に関する。
【0002】
【従来の技術】
SDRAM等の出力バッファから出力されるデータが、受け側において正しく認識されるためには、ノイズマージンが高いことと、有意のデータの保持期間(バリッド期間)の割合が大きいことが必要であって、この程度を示す概念としてデータウィンドウが用いられている。
バリッド期間が長くなるためには、出力データの ”H”, ”L”のバランスがとれているとともに、遷移部の傾きが大きいことが必要であって、一般に、データストローブ信号(DQS)とデータ出力(DQ)とのスキューが小さいほど、データウィンドウが良好になる。
【0003】
データウィンドウを改善するためには、データのスルーレートを制御して、出力データのバリッド期間を長くすることが有効である。このようなスルーレート制御方式としては、従来、一般的には、予め定められた固定の、または外部からの設定に従ったスルーレート制御が行われている。
【0004】
なお、通常労力の範囲内で先行技術調査を実施した限りでは、上述した従来技術の内容が具体的に記載された文献に関する情報を得られなかった。
【0005】
【発明が解決しようとする課題】
しかしながら、出力データのバリッド期間は、電源電圧変動等の装置側の要因によっても変動する。
例えば、出力データを生成するための出力バッファに電源を供給するデバイスの出力用電源(VDDQ)と、出力バッファの前段の回路に電源を供給する内部用電源(VDD)との電位差の変動があると、出力データのバリッド期間は短くなる。
【0006】
すなわち、出力用電源と内部用電源とからなる2種類の電源、またはそれ以上の種類の電源を有するデバイスが、動作中に内的、または外的要因によって、出力用電源と内部用電源との間に、初期電位とは異なる電位差が生じた場合に、その電位差が発生した状態での適切な設定に基づいた、スルーレート制御(またはスピードコントロール)がなされないために、出力のデータウィンドウが悪化するという問題が発生していた。
【0007】
この発明は上述の事情に鑑みてなされたものであって、2種類以上の電源を有する装置において、動作中に複数の電源間の電位差を検出して、その検出結果に基づいて、適切なスルーレート制御を行うことによって、データウィンドウを向上して、安定した高速データ転送を行うことが可能なようにするための、出力データのスルーレート制御方式を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は出力データのスルーレート制御方式に係り、2つ以上の電源の電位差を所定タイミングでサンプリングして、電位差変化の傾向を示す信号を発生し、該電位差変化の傾向を示す信号に基づいて、出力データの立ち上がりまたは立ち下がりの遷移速度を変化させることを特徴としている。
【0009】
また、請求項2記載の発明は出力データのスルーレート制御方式に係り、第1の電源と第2の電源との電位差の減少を検知して所定タイミングで第1の信号を生成し、第1の電源と第2の電源との電位差の増加を検知して所定タイミングで第2の信号を生成する電位差検知手段と、上記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御手段とを備えたことを特徴としている。
【00010】
また、請求項3記載の発明は、請求項2記載の出力データのスルーレート制御方式に係り、上記電位差検知手段が、第1の電源と第2の電源との電位差が設定値以下になったとき出力を発生する第1の差動アンプ手段と、該第1の差動アンプ手段の出力を所定タイミングでラッチして上記第1の信号を生成する第2のサンプリング回路手段と、第1の電源と第2の電源との電位差が設定値以上になったとき出力を発生する第2の差動アンプ手段と、該第2の差動アンプ手段の出力を所定タイミングでラッチして上記第2の信号を生成する第2のサンプリング回路手段とからなることを特徴としている。
【0011】
また、請求項4記載の発明は、請求項2または3記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第1または第2の信号を生成する所定タイミングが、外部コマンドの受け付け時であることを特徴としている。
【0012】
また、請求項5記載の発明は、請求項4記載の出力データのスルーレート制御方式に係り、上記外部コマンドが、メモリ装置における、書き込みコマンド,読み出しコマンド,ロウ系の動作開始を指示するACTIVコマンド,動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドのいずれか一であることを特徴としている。
【0013】
また、請求項6記載の発明は、請求項2または3記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第1または第2の信号を生成する所定タイミングが、動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドの受け付け時に別のレジスタに設定されたタイミングであることを特徴としている。
【0014】
また、請求項7記載の発明は、請求項2ないし6のいずれか一記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段が、第1および第2の入力データに対して、上記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って第1および第2の出力データを生成するドライバ回路手段と、上記第1および第2の出力データがともにロウレベルのときハイレベルの出力を発生し、上記第1および第2の出力データがともにハイレベルのときロウレベルの出力を発生する出力バッファ回路手段とからなることを特徴としている。
【0015】
また、請求項8記載の発明は、請求項7記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段において、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第1の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第2の論理手段と、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第3の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第4の論理手段とを備えた論理回路手段と、出力用相補クロック信号に応じて上記第1の論理手段の出力と第2の論理手段の出力とから選択して上記第1の入力データを生成し、出力用相補クロック信号に応じて上記第3の論理手段の出力と第4の論理手段の出力とから選択して上記第2の入力データを生成するセレクタ回路手段とを備えたことを特徴としている。
【0016】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図、図2は、本実施例の出力データのスルーレート制御方式の動作を説明するための図、図3は、本実施例におけるVDD−VDDQ電位差検知回路の具体的回路構成を示す図、図4は、本実施例をDDR SDRAMの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図、図5は、図4に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図、図6は、本実施例の出力データのスルーレート制御方式におけるVDDmin時のtDQSQの改善を示す図、図7は、本実施例の出力データのスルーレート制御方式におけるVDDmax時のtDQSQの改善を示す図である。
【0017】
図1に示された、この例の出力データのスルーレート制御方式の基本回路構成において、(a)はVDD−VDDQ電位差検知回路を示し、(b)はスルーレート制御回路を示している。
【0018】
VDD−VDDQ電位差検知回路1は、図1(a)に示すように、差動アンプ11,12と、ラッチ回路13,14とから概略構成されている。
差動アンプ11は、内部用電源VDDと出力用電源VDDQの電位差が設定値以下になったときロウレベルの出力を発生し、ラッチ回路13は、タイミングパルスWTに応じて、差動アンプ11の出力をラッチして、ロウレベルの信号SLPを出力する。
差動アンプ12は、内部用電源VDDと出力用電源VDDQの電位差が設定値以上になったときハイレベルの出力を発生し、ラッチ回路14は、タイミングパルスWTに応じて、差動アンプ12の出力をラッチして、ハイレベルの信号SLNを出力する。
【0019】
スルーレート制御回路2は、図1(b)に示すように、ドライバ回路3と、出力バッファ回路4とから概略構成されている。
ドライバ回路3は、データDATAPjを入力して、インバータ31,PMOSトランジスタ32,NMOSトランジスタ33を介して出力DOPj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ34,NMOSトランジスタ35のドライブ能力の比を変えて、出力信号DOPjBのスピード(タイミング)調整を行う第1のドライバ回路部36と、データDATANjを入力して、インバータ37,PMOSトランジスタ38,NMOSトランジスタ39を介して出力DONj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ310,NMOSトランジスタ311のドライブ能力の比を変えて、出力信号DONj Bのスピード(タイミング)調整を行う第2のドライバ回路部312とを備えている。
また、出力バッファ回路4は、信号DOPj B,DONj Bをゲート入力して、外部端子DQjに出力を発生するPMOSトランジスタ41,NMOSトランジスタ42を備えている。
【0020】
次に、図2を参照して、図1に示された出力データのスルーレート制御方式の動作を説明する。同図においては、VDD=2.5V,VDDQ=1.8V系の場合のSDR SDRAMにおける、出力データのスルーレート制御動作を示している。
図1に示されたドライバ回路3と出力バッファ回路4は、3ステートバッファとして動作するものであって、信号SLP,SLNを考慮しないとき、入力データDATAPj= ”H”,DATANj= ”H”の場合に出力バッファ回路のPMOSトランジスタ41がオン、NMOSトランジスタ42がオフとなって、外部端子DQjが ”H”にドライブされ,入力データDATAPj= ”L”,DATANj= ”L”の場合に出力バッファ回路のPMOSトランジスタ41がオフ、NMOSトランジスタ42がオンとなって、外部端子DQjが ”L”にドライブされるとともに、入力データDATAPj= ”L”,DATANj= ”H”のときは、外部端子DQjがハイレベルとなる。
【0021】
図2に示されたタイミング図における前半部(左側)においては、内的、または外的要因に基づいてVDDとVDDQの電位差が小さくなったとき(図2の例では、電位差:2.35V−1.85V=0.5V以下の場合)の動作が示されている。
例えば、WRITEコマンド投入時、VDD−VDDQ電位差検知回路1におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”L”レベルとなり、信号SLNが ”L”レベルとなる。
これによって、次にREADコマンド投入に従った出力動作を行うときに、ドライバ回路部33,34では、出力DOPj B,DONj Bがハイレベル側に変化して、出力DQjの ”L”のスルーレート(tF)を大きくする補正が行われる。
【0022】
また、図2に示されたタイミング図における後半部(右側)においては、内的、または外的要因に基づいてVDDとVDDQの電位差が大きくなったとき(図2の例では、電位差:2.8V−1.8V=1.0V以上の場合)の動作が示されている。
例えば、WRITEコマンド投入時、VDD−VDDQ電位差検知回路1におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”H”レベルとなり、信号SLNが ”H”レベルとなる。
これによって、次にREADコマンド投入に従った出力動作を行うときに、ドライバ回路部33,34では、出力DOPj B,DONj Bがロウレベル側に変化して、出力DQjの ”H”のスルーレート(tR)を大きくする補正が行われる。
【0023】
このように、従来方式では、動作中のVDD−VDDQの電位差の変化によって、tRまたはtFのいずれか一方のスルーレートが悪化して、出力のH/Lバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【0024】
この例のVDD−VDDQ電位差検知回路は、図3に示すように、差動アンプA部5と、差動アンプB部6と、サンプリング回路部7とからなる具体的構成を有している。
差動アンプA部5は、主に出力データ ”L”の電圧降下時のスピード(tF)の制御を行うために最適化された、内部用電源VDDの分圧比設定部AR1および出力用電源VDDQの分圧比設定部AR2 の電位差を検出する差動アンプからなっており、分圧比設定部AR1の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量AM1と、分圧比設定部AR2の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量AM2とを有している。
【0025】
差動アンプB部6は、主に出力データ ”H”の電圧上昇時のスピード(tR)の制御を行うために最適化された、内部用電源VDDの分圧比設定部BR1および出力用電源VDDQの分圧比設定部BR2 の電位差を検出する差動アンプからなっており、分圧比設定部BR1の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量BM1と、分圧比設定部BR2の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量BM2とを有している。
【0026】
サンプリング回路部7は、この例では、SDRAMへのWRITEコマンド受け付け時にサンプリングを行う仕様としてあり、WRITEコマンドの発生時、内部的に発行されるパルス信号WTに応じて、差動アンプA部5の出力をラッチするラッチ回路ALと、パルス信号WTに応じて、差動アンプB部6の出力をラッチするラッチ回路BLとを備えている。
【0027】
なお図3において、信号EN Bは、この例のVDD−VDDQ電位差検知回路を動作状態にするためのイネーブル信号であり、信号RSTは、ラッチ回路ALとラッチ回路BLのラッチデータをリセットするためのリセット信号である。
【0028】
この例のスルーレート制御回路は、図4に示すように、NANDおよびNOR回路部81と、セレクタ回路部82と、ドライバ回路83と、出力バッファ回路84からなる具体的構成を有している。
【0029】
スルーレート制御回路8において、NANDおよびNOR回路部81は、例えばDDR(ダブルデータレート)動作を行うDRAMの出力データの制御を行うために、メモリから読み出されて外部クロックの立ち上がり時に出力されるためのデータ信号DatajRと、そのときの出力バッファイネーブル信号(ロウインピーダンス・ハイインピーダンス制御用信号)DOCRとをゲート入力とするNAND回路811およびNOR回路813と、外部クロックの立ち下がり時に出力されるためのデータ信号DatajFと、そのときの出力バッファイネーブル信号(ロウインピーダンス・ハイインピーダンス制御用信号)DOCFとをゲート入力とするNAND回路812およびNOR回路814とからなっている。
【0030】
セレクタ回路部82は、NAND回路811,812の出力を相補クロック信号QCLK,QCLK Bに従って選択して、インバータ825を経て出力データDATAPjを発生するゲート回路821,822と、NOR路813,814の出力を相補クロック信号QCLK,QCLK Bに従って選択して、インバータ826を経て出力データDATANjを発生するゲート回路823,824とを有している。
【0031】
また、ドライバ回路83は、図1に示されたドライバ回路部3と同等の構成を有し、データDATAPjを入力して、インバータ回路831,PMOSトランジスタ832,NMOSトランジスタ833を介して出力DOPj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ834,NMOSトランジスタ835のドライブ能力の比を変えて、出力信号DOPjBのスピード(タイミング)調整を行う第1のドライバ回路部836と、データDATANjを入力して、インバータ回路837,PMOSトランジスタ838,NMOSトランジスタ839を介して出力DONj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ8310,NMOSトランジスタ8311のドライブ能力の比を変えて、出力信号DONj Bのスピード(タイミング)調整を行う第2のドライバ回路部8312とを備えている。
【0032】
これによって、セレクタ回路部82において、信号QCLK,QCLK Bによって、外部クロックの立ち上がりまたは立ち下がり時に出力するためのデータが選択されたのち、図3に示すVDD−VDDQ電位差検知回路から供給される信号SLP,SLNに応じて適切なドライバ能力調整が施されたドライバ回路83によって、信号DOPj B,DONj Bが出力される。
【0033】
また、出力バッファ回路84は、図1に示された出力バッファ回路4と同等の構成を有し、ドライバ回路83によってスピード調節を施された信号DOPj B,DONj Bをゲート入力して、外部端子DQjに出力を発生するPMOSトランジスタ841,NMOSトランジスタ842を備えている。
【0034】
以下、図4に示されたスルーレート回路の動作を説明する。
図4に示されたNANDおよびNOR回路部81において、NAND回路811は、外部クロックの立ち上がり時出力用データ信号DatajRとそのときの出力バッファイネーブル信号DOCRとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号DatajRを伝播出力し、出力バッファディスイネーブル時には、出力データDOPj Bがハイレベルになるように、ハイレベルの出力を発生する。また、NAND回路812は、外部クロックの立ち下がり時出力用データ信号DatajFとそのときの出力バッファイネーブル信号DOCFとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号DatajFを伝播出力し、出力バッファディスイネーブル時には、出力データDOPj Bがハイレベルになるように、ハイレベルの出力を発生する。
【0035】
NOR回路813は、外部クロックの立ち上がり時出力用データ信号DatajRとそのときの出力バッファイネーブル信号DOCRとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号DatajRを伝播出力し、出力バッファディスイネーブル時には、出力データDONjBがロウレベルになるように、ロウレベルの出力を発生する。また、NOR回路814は、外部クロックの立ち下がり時出力用データ信号DatajFとそのときの出力バッファイネーブル信号DOCFとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号DatajFを伝播出力し、出力バッファディスイネーブル時には、出力データDONj Bがロウレベルになるように、ロウレベルの出力を発生する。
【0036】
セレクタ回路部82では、3ステートゲート821,822によって、出力用相補クロックQCLK,QCLK Bに応じてNAND回路811の出力とNAND回路812の出力とから選択し、インバータ825で反転して出力データDATAPjを生成し、3ステートゲート823,824によって、出力用相補クロックQCLK,QCLK Bに応じてNOR回路813の出力とNOR回路814の出力とから選択し、インバータ826で反転して出力データDATANjを生成する。
以降のドライバ回路83と出力バッファ回路84の動作は、図1に示された第1実施例の場合と同様である。
【0037】
次に、図5を参照して、図3および図4に示された出力データのスルーレート制御方式の動作を説明する。同図においては、VDD=2.5V,VDDQ=1.8V系の場合のDDR SDRAMの出力データのスルーレート制御動作を示している。
【0038】
図5に示されたタイミング図における前半部(左側)において、内的、または外的要因に基づいてVDDとVDDQの電位差が小さくなったとき(図5の例では、電位差:2.35V−1.85V=0.5V以下の場合)は、WRITEコマンド投入時、VDD−VDDQ電位差検知回路におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPがON( ”L”レベル)となり、信号SLNが ”L”レベルとなる。
次にREADコマンド投入によって、出力バッファイネーブル信号DOCRが出力された状態で、クロックQCLKの立ち上がりによって、データDatajRが出力される。また、出力バッファイネーブル信号DOCFがが出力された状態で、クロックQCLK Bの立ち上がりによって、データDatajFが出力される。
これによって、セレクタ回路部を経て出力されたデータDATAPj,DATANjに対して、ドライバ回路83において、信号SLP,SLNに応じてPMOS/NMOSのドライブ能力のレシオを変える制御が行われて、データDOPj B,DONj Bが出力され、出力データDQjの ”L”のスルーレート(tF)を大きくする補正が行われる。
【0039】
また、図5に示されたタイミング図における後半部(右側)において、内的、または外的要因に基づいてVDDとVDDQの電位差が大きくなったとき(図5の例では、電位差:2.8V−1.8V=1.0V以上の場合)は、WRITEコマンド投入時、VDD−VDDQ電位差検知回路におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”H”レベルとなり、信号SLNが ”H”レベルとなる。
次にREADコマンド投入によって、出力バッファイネーブル信号DOCRが出力された状態で、クロックQCLKの立ち上がりによって、データDatajRが出力される。また、出力バッファイネーブル信号DOCFがが出力された状態で、クロックQCLK Bの立ち上がりによって、データDatajFが出力される。
これによって、セレクタ回路部を経て出力されたデータDATAPj,DATANjに対して、ドライバ回路部において、信号SLP,SLNに応じてPMOS/NMOSのドライブ能力のレシオを変える制御が行われて、データDOPjB,DONj Bが出力され、出力データDQjの ”H”のスルーレート(tR)を大きくする補正が行われる。
【0040】
このように、従来のDDR SDRAMでは、動作中のVDD−VDDQの電位差の変化によって、tRまたはtFのいずれか一方のスルーレートが悪化して、出力のH/Lバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【0041】
以下、図6,図7を用いて、この例に示された出力データのスルーレート制御方式の具体的効果の例について説明する。両図においては、VDD=2.5V,VDDQ=1.8V系のDDR SDRAMの場合について、VDDQ対tDQSQ(DQS to DQ skew;ここで、DQS=Data Strove、DQ=Data Output )のシミュレーション結果を示し、VDDmin(2.35V)時の例を図6に、VDDmax(2.8V)時の例を図7に示している。なお、tDQSQは、出力データウィンドウの改善の度合いを示すために用いたAC特性値であって、JEDEC(Joint Electron Device Engineering Council :電子素子技術連合評議会)で標準化されている、DDR SDRAMのスペック(JESD79R1,JESD79R2)に規定されているものであり、この値の絶対値が小さいほど、良好なデータウィンドウが確保されているということができるものである。
【0042】
図6を参照すると、VDDQのレベルがスルーレート切換レベル(図6のグラフでは約1.85V付近)となった状態で、信号SLPのON/OFFの切り換えが行われることが示されている。ここで、SLP ONは、信号SLPが ”L”レベルとなることを意味し、SLP OFFは、信号SLPが ”H”レベルとなることを意味している。なお、図6のグラフに示されているVDD−VDDQの電位差の条件下では、常にSLN OFFの状態である。
図6のグラフには、比較のために、本発明に従ったスルーレート制御を行わない場合に、VDDQに無関係に、SLP OFF状態を維持した場合、またはSLP ON状態を維持した場合のtDQSQの変化を、細実線によって、SDRAMデバイスの各MOSジャンクションにおける高温(110°C)と、低温(−5°C)のそれぞれの条件の場合について示している。
【0043】
図6のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温(太破線),低温(太実線)の両条件において、tDQSQ値が、VDDQに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図6の結果から明らかなように、tDQSQmaxおよびtDQSQminの場合に、VDDQの電位変化が生じた場合のtDQSQの絶対値が小さくなって、tDQSQのワースト値が改善されている。
【0044】
図7を参照すると、VDDQのレベルがスルーレート切換レベル(図7のグラフでは約1.8V付近)となった状態で、信号SLNのON/OFFの切り換えが行われることが示されている。ここで、SLN ONは、信号SLNが ”H”レベルとなることを意味し、SLN OFFは、信号SLNが ”L”レベルとなることを意味している。なお、図7のグラフに示されているVDD−VDDQの電位差の条件下では、常にSLP OFFの状態である。
図7のグラフにおいては、図6のグラフと同様に、比較のために、本発明に従ったスルーレート制御を行わない場合に、VDDQに無関係に、SLN OFF状態を維持した場合、またはSLN ON状態を維持した場合のtDQSQの変化を、細実線によって、SDRAMデバイスの各MOSジャンクションにおける高温(110°C)と、低温(−5°C)のそれぞれの条件の場合について示している。
【0045】
図7のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温(太破線),低温(太実線)の両条件において、tDQSQ値が、VDDQに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図7の結果から明らかなように、tDQSQmaxおよびtDQSQminの場合に、VDDQの電位変化が生じた場合のtDQSQの絶対値が小さくなって、tDQSQのワースト値が改善されている。
【0046】
このように、図6および図7のグラフに示されるシミュレーション結果から明らかなように、この例の出力データのスルーレート制御方式による補正か行われた場合、tDQSQ値は、VDD−VDDQの電位差に対する依存性が小さくなり、その結果、tDQSQのワースト値が改善されて、出力データウィンドウが向上するという効果が得られる。
【0047】
◇第2実施例
この発明の第2実施例においては、その基本的回路構成は、第1実施例の場合と同様であるが、VDD−VDDQ電位差検知回路における、VDDとVDDQの電位差比較結果のサンプリングを行うタイミングが異なっている。
すなわち、第1実施例では、VDDとVDDQの電位差比較結果のサンプリングをWRITEコマンド受け付け時に行っているが、サンプリングのタイミングは、この場合に限るものではなく、例えば、SDRAMの動作モードを設定するためのレジスタに対するセットコマンドであるMRS(Mode Register Set )コマンドや、SDRAMの動作モードを設定するための拡張レジスタに対するセットコマンドであるEMRS(Extended Mode Register Set)コマンドや、SDRAMのロウ系の活性化を指示するコマンドであるACTIVEコマンドや、SDRAMの読み出しを指示するREADコマンドの受け付け時であってもよい。
なお、MRSコマンドおよびEMRSコマンドは、前述のJEDECのデータシートに記述されているものである。
【0048】
さらに、上記のいずれのコマンド投入時にサンプリングを実施するのかを、MRSコマンドまたはEMRSコマンドに応じて別のレジスタに設定して、その設定に従ったタイミングでVDDとVDDQの電位差比較結果のサンプリングを行うようにしてもよい。
【0049】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第1実施例では、VDD−VDDQ電位差検知回路は、2種類の差動アンプ回路部(差動アンプA部および差動アンプB部)を有し、tF調整用の信号SLPと、tR調整用の信号SLNとからなる2種類のスルーレート制御信号を発生して、信号SLP,SLNに従ったスルーレート制御を行っているが、これに限らず、N(N>2)種類の差動アンプ回路部を有し、tF調整およびtR調整をN段階に分けて、それぞれの段階に従ったスルーレート制御を行うようにすることによって、よりきめの細かいスルーレート調整を行うことができるようになる。
また、本発明の出力バッファのスルーレート制御方式は、SDRAM等のメモリに対する出力バッファに限らず、ICドライバ等の出力バッファにも適用することができる。
【0050】
【発明の効果】
以上説明したように、本発明の出力データのスルーレート制御方式によれば、SDRAM等の出力バッファにおけるスルーレート制御を行う部分に、電位差検知手段を設けて出力用電源VDDQと内部電源VDDとの電位差を比較した結果に基づいて、出力データのスルーレート制御を行うようにしたので、内部電源VDDと出力用電源VDDQとのそれぞれの最小/最大の組み合わせからなるワースト条件下においても、出力データウィンドウを向上して、安定した高速データ転送を行うことが可能になる。
【図面の簡単な説明】
【図1】本発明の第1実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図である。
【図2】同実施例の出力データのスルーレート制御方式の動作を説明するための図である。
【図3】同実施例におけるVDD−VDDQ電位差検知回路の具体的回路構成を示す図である。
【図4】同実施例をDDR SDRAMの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図である。
【図5】図4に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図である。
【図6】同実施例の出力データのスルーレート制御方式におけるVDDmin時のtDQSQの改善を示す図である。
【図7】同実施例の出力データのスルーレート制御方式におけるVDDmax時のtDQSQの改善を示す図である。
【符号の説明】
1 VDD−VDDQ電位差検知回路(電位差検知手段)
2 スルーレート制御回路(スルーレート制御手段)
3 ドライバ回路(ドライバ回路手段)
4 出力バッファ回路(出力バッファ回路手段)
5 差動アンプA部(第1の差動アンプ手段)
6 差動アンプB部(第1の差動アンプ手段)
7 サンプリング回路部(サンプリング回路手段)
8 スルーレート制御回路(スルーレート制御手段)
81 NANDおよびNOR回路部(論理回路手段)
82 セレクタ回路部(セレクタ回路手段)
83 ドライバ回路(ドライバ回路手段)
84 出力バッファ回路(出力バッファ回路手段)
【発明の属する技術分野】
この発明は、SDRAM(Synchronous Dynamic Random Access Memory)等において、出力バッファのための出力用電源(VDDQ)と、前段の回路のための内部用電源(VDD)のように、2つ以上の電源を持つ場合に、それぞれの電源の電位差比較結果に基づいて、出力データのスルーレート制御を行う方式に関する。
【0002】
【従来の技術】
SDRAM等の出力バッファから出力されるデータが、受け側において正しく認識されるためには、ノイズマージンが高いことと、有意のデータの保持期間(バリッド期間)の割合が大きいことが必要であって、この程度を示す概念としてデータウィンドウが用いられている。
バリッド期間が長くなるためには、出力データの ”H”, ”L”のバランスがとれているとともに、遷移部の傾きが大きいことが必要であって、一般に、データストローブ信号(DQS)とデータ出力(DQ)とのスキューが小さいほど、データウィンドウが良好になる。
【0003】
データウィンドウを改善するためには、データのスルーレートを制御して、出力データのバリッド期間を長くすることが有効である。このようなスルーレート制御方式としては、従来、一般的には、予め定められた固定の、または外部からの設定に従ったスルーレート制御が行われている。
【0004】
なお、通常労力の範囲内で先行技術調査を実施した限りでは、上述した従来技術の内容が具体的に記載された文献に関する情報を得られなかった。
【0005】
【発明が解決しようとする課題】
しかしながら、出力データのバリッド期間は、電源電圧変動等の装置側の要因によっても変動する。
例えば、出力データを生成するための出力バッファに電源を供給するデバイスの出力用電源(VDDQ)と、出力バッファの前段の回路に電源を供給する内部用電源(VDD)との電位差の変動があると、出力データのバリッド期間は短くなる。
【0006】
すなわち、出力用電源と内部用電源とからなる2種類の電源、またはそれ以上の種類の電源を有するデバイスが、動作中に内的、または外的要因によって、出力用電源と内部用電源との間に、初期電位とは異なる電位差が生じた場合に、その電位差が発生した状態での適切な設定に基づいた、スルーレート制御(またはスピードコントロール)がなされないために、出力のデータウィンドウが悪化するという問題が発生していた。
【0007】
この発明は上述の事情に鑑みてなされたものであって、2種類以上の電源を有する装置において、動作中に複数の電源間の電位差を検出して、その検出結果に基づいて、適切なスルーレート制御を行うことによって、データウィンドウを向上して、安定した高速データ転送を行うことが可能なようにするための、出力データのスルーレート制御方式を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は出力データのスルーレート制御方式に係り、2つ以上の電源の電位差を所定タイミングでサンプリングして、電位差変化の傾向を示す信号を発生し、該電位差変化の傾向を示す信号に基づいて、出力データの立ち上がりまたは立ち下がりの遷移速度を変化させることを特徴としている。
【0009】
また、請求項2記載の発明は出力データのスルーレート制御方式に係り、第1の電源と第2の電源との電位差の減少を検知して所定タイミングで第1の信号を生成し、第1の電源と第2の電源との電位差の増加を検知して所定タイミングで第2の信号を生成する電位差検知手段と、上記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御手段とを備えたことを特徴としている。
【00010】
また、請求項3記載の発明は、請求項2記載の出力データのスルーレート制御方式に係り、上記電位差検知手段が、第1の電源と第2の電源との電位差が設定値以下になったとき出力を発生する第1の差動アンプ手段と、該第1の差動アンプ手段の出力を所定タイミングでラッチして上記第1の信号を生成する第2のサンプリング回路手段と、第1の電源と第2の電源との電位差が設定値以上になったとき出力を発生する第2の差動アンプ手段と、該第2の差動アンプ手段の出力を所定タイミングでラッチして上記第2の信号を生成する第2のサンプリング回路手段とからなることを特徴としている。
【0011】
また、請求項4記載の発明は、請求項2または3記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第1または第2の信号を生成する所定タイミングが、外部コマンドの受け付け時であることを特徴としている。
【0012】
また、請求項5記載の発明は、請求項4記載の出力データのスルーレート制御方式に係り、上記外部コマンドが、メモリ装置における、書き込みコマンド,読み出しコマンド,ロウ系の動作開始を指示するACTIVコマンド,動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドのいずれか一であることを特徴としている。
【0013】
また、請求項6記載の発明は、請求項2または3記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第1または第2の信号を生成する所定タイミングが、動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドの受け付け時に別のレジスタに設定されたタイミングであることを特徴としている。
【0014】
また、請求項7記載の発明は、請求項2ないし6のいずれか一記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段が、第1および第2の入力データに対して、上記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って第1および第2の出力データを生成するドライバ回路手段と、上記第1および第2の出力データがともにロウレベルのときハイレベルの出力を発生し、上記第1および第2の出力データがともにハイレベルのときロウレベルの出力を発生する出力バッファ回路手段とからなることを特徴としている。
【0015】
また、請求項8記載の発明は、請求項7記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段において、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第1の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第2の論理手段と、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第3の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第4の論理手段とを備えた論理回路手段と、出力用相補クロック信号に応じて上記第1の論理手段の出力と第2の論理手段の出力とから選択して上記第1の入力データを生成し、出力用相補クロック信号に応じて上記第3の論理手段の出力と第4の論理手段の出力とから選択して上記第2の入力データを生成するセレクタ回路手段とを備えたことを特徴としている。
【0016】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第1実施例
図1は、この発明の第1実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図、図2は、本実施例の出力データのスルーレート制御方式の動作を説明するための図、図3は、本実施例におけるVDD−VDDQ電位差検知回路の具体的回路構成を示す図、図4は、本実施例をDDR SDRAMの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図、図5は、図4に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図、図6は、本実施例の出力データのスルーレート制御方式におけるVDDmin時のtDQSQの改善を示す図、図7は、本実施例の出力データのスルーレート制御方式におけるVDDmax時のtDQSQの改善を示す図である。
【0017】
図1に示された、この例の出力データのスルーレート制御方式の基本回路構成において、(a)はVDD−VDDQ電位差検知回路を示し、(b)はスルーレート制御回路を示している。
【0018】
VDD−VDDQ電位差検知回路1は、図1(a)に示すように、差動アンプ11,12と、ラッチ回路13,14とから概略構成されている。
差動アンプ11は、内部用電源VDDと出力用電源VDDQの電位差が設定値以下になったときロウレベルの出力を発生し、ラッチ回路13は、タイミングパルスWTに応じて、差動アンプ11の出力をラッチして、ロウレベルの信号SLPを出力する。
差動アンプ12は、内部用電源VDDと出力用電源VDDQの電位差が設定値以上になったときハイレベルの出力を発生し、ラッチ回路14は、タイミングパルスWTに応じて、差動アンプ12の出力をラッチして、ハイレベルの信号SLNを出力する。
【0019】
スルーレート制御回路2は、図1(b)に示すように、ドライバ回路3と、出力バッファ回路4とから概略構成されている。
ドライバ回路3は、データDATAPjを入力して、インバータ31,PMOSトランジスタ32,NMOSトランジスタ33を介して出力DOPj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ34,NMOSトランジスタ35のドライブ能力の比を変えて、出力信号DOPjBのスピード(タイミング)調整を行う第1のドライバ回路部36と、データDATANjを入力して、インバータ37,PMOSトランジスタ38,NMOSトランジスタ39を介して出力DONj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ310,NMOSトランジスタ311のドライブ能力の比を変えて、出力信号DONj Bのスピード(タイミング)調整を行う第2のドライバ回路部312とを備えている。
また、出力バッファ回路4は、信号DOPj B,DONj Bをゲート入力して、外部端子DQjに出力を発生するPMOSトランジスタ41,NMOSトランジスタ42を備えている。
【0020】
次に、図2を参照して、図1に示された出力データのスルーレート制御方式の動作を説明する。同図においては、VDD=2.5V,VDDQ=1.8V系の場合のSDR SDRAMにおける、出力データのスルーレート制御動作を示している。
図1に示されたドライバ回路3と出力バッファ回路4は、3ステートバッファとして動作するものであって、信号SLP,SLNを考慮しないとき、入力データDATAPj= ”H”,DATANj= ”H”の場合に出力バッファ回路のPMOSトランジスタ41がオン、NMOSトランジスタ42がオフとなって、外部端子DQjが ”H”にドライブされ,入力データDATAPj= ”L”,DATANj= ”L”の場合に出力バッファ回路のPMOSトランジスタ41がオフ、NMOSトランジスタ42がオンとなって、外部端子DQjが ”L”にドライブされるとともに、入力データDATAPj= ”L”,DATANj= ”H”のときは、外部端子DQjがハイレベルとなる。
【0021】
図2に示されたタイミング図における前半部(左側)においては、内的、または外的要因に基づいてVDDとVDDQの電位差が小さくなったとき(図2の例では、電位差:2.35V−1.85V=0.5V以下の場合)の動作が示されている。
例えば、WRITEコマンド投入時、VDD−VDDQ電位差検知回路1におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”L”レベルとなり、信号SLNが ”L”レベルとなる。
これによって、次にREADコマンド投入に従った出力動作を行うときに、ドライバ回路部33,34では、出力DOPj B,DONj Bがハイレベル側に変化して、出力DQjの ”L”のスルーレート(tF)を大きくする補正が行われる。
【0022】
また、図2に示されたタイミング図における後半部(右側)においては、内的、または外的要因に基づいてVDDとVDDQの電位差が大きくなったとき(図2の例では、電位差:2.8V−1.8V=1.0V以上の場合)の動作が示されている。
例えば、WRITEコマンド投入時、VDD−VDDQ電位差検知回路1におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”H”レベルとなり、信号SLNが ”H”レベルとなる。
これによって、次にREADコマンド投入に従った出力動作を行うときに、ドライバ回路部33,34では、出力DOPj B,DONj Bがロウレベル側に変化して、出力DQjの ”H”のスルーレート(tR)を大きくする補正が行われる。
【0023】
このように、従来方式では、動作中のVDD−VDDQの電位差の変化によって、tRまたはtFのいずれか一方のスルーレートが悪化して、出力のH/Lバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【0024】
この例のVDD−VDDQ電位差検知回路は、図3に示すように、差動アンプA部5と、差動アンプB部6と、サンプリング回路部7とからなる具体的構成を有している。
差動アンプA部5は、主に出力データ ”L”の電圧降下時のスピード(tF)の制御を行うために最適化された、内部用電源VDDの分圧比設定部AR1および出力用電源VDDQの分圧比設定部AR2 の電位差を検出する差動アンプからなっており、分圧比設定部AR1の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量AM1と、分圧比設定部AR2の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量AM2とを有している。
【0025】
差動アンプB部6は、主に出力データ ”H”の電圧上昇時のスピード(tR)の制御を行うために最適化された、内部用電源VDDの分圧比設定部BR1および出力用電源VDDQの分圧比設定部BR2 の電位差を検出する差動アンプからなっており、分圧比設定部BR1の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量BM1と、分圧比設定部BR2の出力のノイズを除去して出力レベルを補償するフィルタを形成するMOS容量BM2とを有している。
【0026】
サンプリング回路部7は、この例では、SDRAMへのWRITEコマンド受け付け時にサンプリングを行う仕様としてあり、WRITEコマンドの発生時、内部的に発行されるパルス信号WTに応じて、差動アンプA部5の出力をラッチするラッチ回路ALと、パルス信号WTに応じて、差動アンプB部6の出力をラッチするラッチ回路BLとを備えている。
【0027】
なお図3において、信号EN Bは、この例のVDD−VDDQ電位差検知回路を動作状態にするためのイネーブル信号であり、信号RSTは、ラッチ回路ALとラッチ回路BLのラッチデータをリセットするためのリセット信号である。
【0028】
この例のスルーレート制御回路は、図4に示すように、NANDおよびNOR回路部81と、セレクタ回路部82と、ドライバ回路83と、出力バッファ回路84からなる具体的構成を有している。
【0029】
スルーレート制御回路8において、NANDおよびNOR回路部81は、例えばDDR(ダブルデータレート)動作を行うDRAMの出力データの制御を行うために、メモリから読み出されて外部クロックの立ち上がり時に出力されるためのデータ信号DatajRと、そのときの出力バッファイネーブル信号(ロウインピーダンス・ハイインピーダンス制御用信号)DOCRとをゲート入力とするNAND回路811およびNOR回路813と、外部クロックの立ち下がり時に出力されるためのデータ信号DatajFと、そのときの出力バッファイネーブル信号(ロウインピーダンス・ハイインピーダンス制御用信号)DOCFとをゲート入力とするNAND回路812およびNOR回路814とからなっている。
【0030】
セレクタ回路部82は、NAND回路811,812の出力を相補クロック信号QCLK,QCLK Bに従って選択して、インバータ825を経て出力データDATAPjを発生するゲート回路821,822と、NOR路813,814の出力を相補クロック信号QCLK,QCLK Bに従って選択して、インバータ826を経て出力データDATANjを発生するゲート回路823,824とを有している。
【0031】
また、ドライバ回路83は、図1に示されたドライバ回路部3と同等の構成を有し、データDATAPjを入力して、インバータ回路831,PMOSトランジスタ832,NMOSトランジスタ833を介して出力DOPj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ834,NMOSトランジスタ835のドライブ能力の比を変えて、出力信号DOPjBのスピード(タイミング)調整を行う第1のドライバ回路部836と、データDATANjを入力して、インバータ回路837,PMOSトランジスタ838,NMOSトランジスタ839を介して出力DONj Bを発生するとともに、信号SLP,SLNによってそれぞれPMOSトランジスタ8310,NMOSトランジスタ8311のドライブ能力の比を変えて、出力信号DONj Bのスピード(タイミング)調整を行う第2のドライバ回路部8312とを備えている。
【0032】
これによって、セレクタ回路部82において、信号QCLK,QCLK Bによって、外部クロックの立ち上がりまたは立ち下がり時に出力するためのデータが選択されたのち、図3に示すVDD−VDDQ電位差検知回路から供給される信号SLP,SLNに応じて適切なドライバ能力調整が施されたドライバ回路83によって、信号DOPj B,DONj Bが出力される。
【0033】
また、出力バッファ回路84は、図1に示された出力バッファ回路4と同等の構成を有し、ドライバ回路83によってスピード調節を施された信号DOPj B,DONj Bをゲート入力して、外部端子DQjに出力を発生するPMOSトランジスタ841,NMOSトランジスタ842を備えている。
【0034】
以下、図4に示されたスルーレート回路の動作を説明する。
図4に示されたNANDおよびNOR回路部81において、NAND回路811は、外部クロックの立ち上がり時出力用データ信号DatajRとそのときの出力バッファイネーブル信号DOCRとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号DatajRを伝播出力し、出力バッファディスイネーブル時には、出力データDOPj Bがハイレベルになるように、ハイレベルの出力を発生する。また、NAND回路812は、外部クロックの立ち下がり時出力用データ信号DatajFとそのときの出力バッファイネーブル信号DOCFとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号DatajFを伝播出力し、出力バッファディスイネーブル時には、出力データDOPj Bがハイレベルになるように、ハイレベルの出力を発生する。
【0035】
NOR回路813は、外部クロックの立ち上がり時出力用データ信号DatajRとそのときの出力バッファイネーブル信号DOCRとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号DatajRを伝播出力し、出力バッファディスイネーブル時には、出力データDONjBがロウレベルになるように、ロウレベルの出力を発生する。また、NOR回路814は、外部クロックの立ち下がり時出力用データ信号DatajFとそのときの出力バッファイネーブル信号DOCFとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号DatajFを伝播出力し、出力バッファディスイネーブル時には、出力データDONj Bがロウレベルになるように、ロウレベルの出力を発生する。
【0036】
セレクタ回路部82では、3ステートゲート821,822によって、出力用相補クロックQCLK,QCLK Bに応じてNAND回路811の出力とNAND回路812の出力とから選択し、インバータ825で反転して出力データDATAPjを生成し、3ステートゲート823,824によって、出力用相補クロックQCLK,QCLK Bに応じてNOR回路813の出力とNOR回路814の出力とから選択し、インバータ826で反転して出力データDATANjを生成する。
以降のドライバ回路83と出力バッファ回路84の動作は、図1に示された第1実施例の場合と同様である。
【0037】
次に、図5を参照して、図3および図4に示された出力データのスルーレート制御方式の動作を説明する。同図においては、VDD=2.5V,VDDQ=1.8V系の場合のDDR SDRAMの出力データのスルーレート制御動作を示している。
【0038】
図5に示されたタイミング図における前半部(左側)において、内的、または外的要因に基づいてVDDとVDDQの電位差が小さくなったとき(図5の例では、電位差:2.35V−1.85V=0.5V以下の場合)は、WRITEコマンド投入時、VDD−VDDQ電位差検知回路におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPがON( ”L”レベル)となり、信号SLNが ”L”レベルとなる。
次にREADコマンド投入によって、出力バッファイネーブル信号DOCRが出力された状態で、クロックQCLKの立ち上がりによって、データDatajRが出力される。また、出力バッファイネーブル信号DOCFがが出力された状態で、クロックQCLK Bの立ち上がりによって、データDatajFが出力される。
これによって、セレクタ回路部を経て出力されたデータDATAPj,DATANjに対して、ドライバ回路83において、信号SLP,SLNに応じてPMOS/NMOSのドライブ能力のレシオを変える制御が行われて、データDOPj B,DONj Bが出力され、出力データDQjの ”L”のスルーレート(tF)を大きくする補正が行われる。
【0039】
また、図5に示されたタイミング図における後半部(右側)において、内的、または外的要因に基づいてVDDとVDDQの電位差が大きくなったとき(図5の例では、電位差:2.8V−1.8V=1.0V以上の場合)は、WRITEコマンド投入時、VDD−VDDQ電位差検知回路におけるVDDとVDDQとの比較結果のサンプリングが行われて、その結果、信号SLPが ”H”レベルとなり、信号SLNが ”H”レベルとなる。
次にREADコマンド投入によって、出力バッファイネーブル信号DOCRが出力された状態で、クロックQCLKの立ち上がりによって、データDatajRが出力される。また、出力バッファイネーブル信号DOCFがが出力された状態で、クロックQCLK Bの立ち上がりによって、データDatajFが出力される。
これによって、セレクタ回路部を経て出力されたデータDATAPj,DATANjに対して、ドライバ回路部において、信号SLP,SLNに応じてPMOS/NMOSのドライブ能力のレシオを変える制御が行われて、データDOPjB,DONj Bが出力され、出力データDQjの ”H”のスルーレート(tR)を大きくする補正が行われる。
【0040】
このように、従来のDDR SDRAMでは、動作中のVDD−VDDQの電位差の変化によって、tRまたはtFのいずれか一方のスルーレートが悪化して、出力のH/Lバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【0041】
以下、図6,図7を用いて、この例に示された出力データのスルーレート制御方式の具体的効果の例について説明する。両図においては、VDD=2.5V,VDDQ=1.8V系のDDR SDRAMの場合について、VDDQ対tDQSQ(DQS to DQ skew;ここで、DQS=Data Strove、DQ=Data Output )のシミュレーション結果を示し、VDDmin(2.35V)時の例を図6に、VDDmax(2.8V)時の例を図7に示している。なお、tDQSQは、出力データウィンドウの改善の度合いを示すために用いたAC特性値であって、JEDEC(Joint Electron Device Engineering Council :電子素子技術連合評議会)で標準化されている、DDR SDRAMのスペック(JESD79R1,JESD79R2)に規定されているものであり、この値の絶対値が小さいほど、良好なデータウィンドウが確保されているということができるものである。
【0042】
図6を参照すると、VDDQのレベルがスルーレート切換レベル(図6のグラフでは約1.85V付近)となった状態で、信号SLPのON/OFFの切り換えが行われることが示されている。ここで、SLP ONは、信号SLPが ”L”レベルとなることを意味し、SLP OFFは、信号SLPが ”H”レベルとなることを意味している。なお、図6のグラフに示されているVDD−VDDQの電位差の条件下では、常にSLN OFFの状態である。
図6のグラフには、比較のために、本発明に従ったスルーレート制御を行わない場合に、VDDQに無関係に、SLP OFF状態を維持した場合、またはSLP ON状態を維持した場合のtDQSQの変化を、細実線によって、SDRAMデバイスの各MOSジャンクションにおける高温(110°C)と、低温(−5°C)のそれぞれの条件の場合について示している。
【0043】
図6のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温(太破線),低温(太実線)の両条件において、tDQSQ値が、VDDQに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図6の結果から明らかなように、tDQSQmaxおよびtDQSQminの場合に、VDDQの電位変化が生じた場合のtDQSQの絶対値が小さくなって、tDQSQのワースト値が改善されている。
【0044】
図7を参照すると、VDDQのレベルがスルーレート切換レベル(図7のグラフでは約1.8V付近)となった状態で、信号SLNのON/OFFの切り換えが行われることが示されている。ここで、SLN ONは、信号SLNが ”H”レベルとなることを意味し、SLN OFFは、信号SLNが ”L”レベルとなることを意味している。なお、図7のグラフに示されているVDD−VDDQの電位差の条件下では、常にSLP OFFの状態である。
図7のグラフにおいては、図6のグラフと同様に、比較のために、本発明に従ったスルーレート制御を行わない場合に、VDDQに無関係に、SLN OFF状態を維持した場合、またはSLN ON状態を維持した場合のtDQSQの変化を、細実線によって、SDRAMデバイスの各MOSジャンクションにおける高温(110°C)と、低温(−5°C)のそれぞれの条件の場合について示している。
【0045】
図7のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温(太破線),低温(太実線)の両条件において、tDQSQ値が、VDDQに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図7の結果から明らかなように、tDQSQmaxおよびtDQSQminの場合に、VDDQの電位変化が生じた場合のtDQSQの絶対値が小さくなって、tDQSQのワースト値が改善されている。
【0046】
このように、図6および図7のグラフに示されるシミュレーション結果から明らかなように、この例の出力データのスルーレート制御方式による補正か行われた場合、tDQSQ値は、VDD−VDDQの電位差に対する依存性が小さくなり、その結果、tDQSQのワースト値が改善されて、出力データウィンドウが向上するという効果が得られる。
【0047】
◇第2実施例
この発明の第2実施例においては、その基本的回路構成は、第1実施例の場合と同様であるが、VDD−VDDQ電位差検知回路における、VDDとVDDQの電位差比較結果のサンプリングを行うタイミングが異なっている。
すなわち、第1実施例では、VDDとVDDQの電位差比較結果のサンプリングをWRITEコマンド受け付け時に行っているが、サンプリングのタイミングは、この場合に限るものではなく、例えば、SDRAMの動作モードを設定するためのレジスタに対するセットコマンドであるMRS(Mode Register Set )コマンドや、SDRAMの動作モードを設定するための拡張レジスタに対するセットコマンドであるEMRS(Extended Mode Register Set)コマンドや、SDRAMのロウ系の活性化を指示するコマンドであるACTIVEコマンドや、SDRAMの読み出しを指示するREADコマンドの受け付け時であってもよい。
なお、MRSコマンドおよびEMRSコマンドは、前述のJEDECのデータシートに記述されているものである。
【0048】
さらに、上記のいずれのコマンド投入時にサンプリングを実施するのかを、MRSコマンドまたはEMRSコマンドに応じて別のレジスタに設定して、その設定に従ったタイミングでVDDとVDDQの電位差比較結果のサンプリングを行うようにしてもよい。
【0049】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第1実施例では、VDD−VDDQ電位差検知回路は、2種類の差動アンプ回路部(差動アンプA部および差動アンプB部)を有し、tF調整用の信号SLPと、tR調整用の信号SLNとからなる2種類のスルーレート制御信号を発生して、信号SLP,SLNに従ったスルーレート制御を行っているが、これに限らず、N(N>2)種類の差動アンプ回路部を有し、tF調整およびtR調整をN段階に分けて、それぞれの段階に従ったスルーレート制御を行うようにすることによって、よりきめの細かいスルーレート調整を行うことができるようになる。
また、本発明の出力バッファのスルーレート制御方式は、SDRAM等のメモリに対する出力バッファに限らず、ICドライバ等の出力バッファにも適用することができる。
【0050】
【発明の効果】
以上説明したように、本発明の出力データのスルーレート制御方式によれば、SDRAM等の出力バッファにおけるスルーレート制御を行う部分に、電位差検知手段を設けて出力用電源VDDQと内部電源VDDとの電位差を比較した結果に基づいて、出力データのスルーレート制御を行うようにしたので、内部電源VDDと出力用電源VDDQとのそれぞれの最小/最大の組み合わせからなるワースト条件下においても、出力データウィンドウを向上して、安定した高速データ転送を行うことが可能になる。
【図面の簡単な説明】
【図1】本発明の第1実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図である。
【図2】同実施例の出力データのスルーレート制御方式の動作を説明するための図である。
【図3】同実施例におけるVDD−VDDQ電位差検知回路の具体的回路構成を示す図である。
【図4】同実施例をDDR SDRAMの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図である。
【図5】図4に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図である。
【図6】同実施例の出力データのスルーレート制御方式におけるVDDmin時のtDQSQの改善を示す図である。
【図7】同実施例の出力データのスルーレート制御方式におけるVDDmax時のtDQSQの改善を示す図である。
【符号の説明】
1 VDD−VDDQ電位差検知回路(電位差検知手段)
2 スルーレート制御回路(スルーレート制御手段)
3 ドライバ回路(ドライバ回路手段)
4 出力バッファ回路(出力バッファ回路手段)
5 差動アンプA部(第1の差動アンプ手段)
6 差動アンプB部(第1の差動アンプ手段)
7 サンプリング回路部(サンプリング回路手段)
8 スルーレート制御回路(スルーレート制御手段)
81 NANDおよびNOR回路部(論理回路手段)
82 セレクタ回路部(セレクタ回路手段)
83 ドライバ回路(ドライバ回路手段)
84 出力バッファ回路(出力バッファ回路手段)
Claims (8)
- 2つ以上の電源の電位差を所定タイミングでサンプリングして、電位差変化の傾向を示す信号を発生し、該電位差変化の傾向を示す信号に基づいて、出力データの立ち上がりまたは立ち下がりの遷移速度を変化させることを特徴とする出力データのスルーレート制御方式。
- 第1の電源と第2の電源との電位差の減少を検知して所定タイミングで第1の信号を生成し、第1の電源と第2の電源との電位差の増加を検知して所定タイミングで第2の信号を生成する電位差検知手段と、
前記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、前記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御手段とを備えたことを特徴とする出力データのスルーレート制御方式。 - 前記電位差検知手段が、第1の電源と第2の電源との電位差が設定値以下になったとき出力を発生する第1の差動アンプ手段と、該第1の差動アンプ手段の出力を所定タイミングでラッチして前記第1の信号を生成する第2のサンプリング回路手段と、第1の電源と第2の電源との電位差が設定値以上になったとき出力を発生する第2の差動アンプ手段と、該第2の差動アンプ手段の出力を所定タイミングでラッチして前記第2の信号を生成する第2のサンプリング回路手段とからなることを特徴とする請求項2記載の出力データのスルーレート制御方式。
- 前記電位差検知手段において、前記第1または第2の信号を生成する所定タイミングが、外部コマンドの受け付け時であることを特徴とする請求項2または3記載の出力データのスルーレート制御方式。
- 前記外部コマンドが、メモリ装置における、書き込みコマンド,読み出しコマンド,ロウ系の動作開始を指示するACTIVコマンド,動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドのいずれか一であることを特徴とする請求項4記載の出力データのスルーレートセレクタ方式。
- 前記電位差検知手段において、前記第1または第2の信号を生成する所定タイミングが、動作モード設定レジスタのセットを指示するMRSコマンドまたは拡張動作モード設定レジスタのセットを指示するEMRSコマンドの受け付け時に別のレジスタに設定されたタイミングであることを特徴とする請求項2または3記載の出力データのスルーレートセレクタ方式。
- 前記スルーレート制御手段が、第1および第2の入力データに対して、前記第1の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、前記第2の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って第1および第2の出力データを生成するドライバ回路手段と、前記第1および第2の出力データがともにロウレベルのときハイレベルの出力を発生し、前記第1および第2の出力データがともにハイレベルのときロウレベルの出力を発生する出力バッファ回路手段とからなることを特徴とする請求項2ないし6のいずれか一記載の出力データのスルーレート制御方式。
- 前記スルーレート制御手段において、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第1の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第2の論理手段と、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第3の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第4の論理手段とを備えた論理回路手段と、出力用相補クロック信号に応じて前記第1の論理手段の出力と第2の論理手段の出力とから選択して前記第1の入力データを生成し、出力用相補クロック信号に応じて前記第3の論理手段の出力と第4の論理手段の出力とから選択して前記第2の入力データを生成するセレクタ回路手段とを備えたことを特徴とする請求項7記載の出力データのスルーレート制御方式。
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