TWI234346B - Slew rate controlling method and system for output data - Google Patents

Description

1234346 五、發明說明（1) ---- 發明所屬之技術領域 本發明有關於一種輸出資料之擺動速率（跳越率· slew rate)控制的方法與系統。本發明特別係有關利用比 較兩個電源之電位差的結果控制輸出資料之擺動速率的方 法與系統，其中一個電源是用來輸出至一輸出緩衝器的電 源（VDDQ)，另一個電源是内部電路的電源（VDD>，放置在 同步動悲'隨機存取記憶體（Synchr〇n〇us Dynamie

Access Memory; SDRAM)或類似電路中的早期階段。 先前技術 為了讓從一輸出緩衝器，例如SDRAM或類似電路，輸 出的資料可以正確地被接收部分辨識，雜訊容限必 高，以及維持有效資料的期間（有效期限）的比例必須夠 長’在此可以使用資料窗的概念。並且為了使有效期限變 長，輸出資料必須在它的高階與低階中間保持平衡，且變 遷部？的斜率;必？要大。通常資料選通訊號Wok Signal; DQS)之間的擺動，以及資料 DQ)越小，資料窗會越好。 Uutput’ 0加口： = = ί速率以延長輪出資料的有效期限 速率通常是藉由先前預定的=上並控制資料的擺動 仃的（雖…、疋以曰通成果為範圍調查習知枯浙，计，右 習知技術有具體地描述上數之相關技術、技打並-有 輸出資料的有效期限隨著其他裝置的相關因素而有所

1234346 五、發明說明（2) 不同’例如電源電壓的改 輸出資料，並輸出給輸出 電給放置在輸出緩衝器前 之間的電位差發生變動， 也就是如果一個裝置 電源以及用在内部的電源 之下，便會產生問題。當 電源的電位差因為操作期 差不同時，會因沒有根據 動速率控制（或速度控制） 變。舉例 缓衝器的 面階段的 輸出資料 中有兩種 ，或是兩 供給輸出 間内在或 電位差發 ，而使得 來說，假如使 電源（VDDQ)， 電路的内部電 的有效期限就 電源，包括用 種或更多種電 的電源與使用 外在因素而與 生狀態所適當 輸出的資料框 用在製造 以及提供 源（VDD) 會變短。 來輪出的 源的情況 在内部的 初始電位 設定的擺 變差。 發明内 有 擺動速 裝置在 的電位 框而提 依 率控制 在 號，其 訊號的 化。 根 容 鑑於此 率控制 操作的 差結果 供高速 照本發 方法， 一特定 中每一 輸出資 ，本發明的目 方法與系統， 時候，偵測多 發揮擺動速率 的資料傳輪。 明之第一觀點 其中包括： 時間點，從兩 個訊號指示電 料之上升或下 的就在於提供一種輸出資料的 可於包括兩個或更多種電源的 個電源的電位差，並利用偵測 控制的最佳效果，以改善資料 ’提供一種輸出資料的擺動速 個或更多個電源抽樣以產生訊 位差的改變趨勢，並且根據此 降時所發生的變遷速度的變 ’提供一種輸出資料的擺動速 據本發明之第二觀 點

1234346 五、發明說明（3) 率控，方法，其中包括 之間的ί位差偵測電路’用以偵測第一電源以及笛 J =位差，若此電位差為減少，便在特以=源 產生第二訊號；以及 在特疋時間内 ]動速率控制電路’當第一訊號顯 貝枓在下降時的變遷速度擴 控制使輸 ’’擴大輪出資料上升時的變遷速度。田-訊號顯著 在先前所述的第二觀點一 =路包含-第-差動放大電路，ϊΠϋ!位差债 -抽樣㊁ί =更小時，產生-輪出上 存，並產生第ί訊於：：第-差動放大電路的輸出鎖 與第二電源的電位差u達到弁：差動放大電路，#第-電源 輸出，以及—第_ ί 2先則設定的值或更大時’產生- 電路的輸出鎖存，並產生第二訊號。 差動放大 一或ΐ發明之另一最佳模式是電位差偵測電路中，產生第 〆矾號的特定時間為接收到外命令的時間。 憶體裝置Ky圭'式為，1述外命令是至少-個記 起始作業的指；：1;二；：令’-現用命令提供列系統 MRS)命令用:二扯暫存器集（Mode Redster Set; 延伸r 4私 ^供叹疋操作模式組暫存器的指定，以及一 a 人二 1 存斋集（Extended Mode Register Set，· EMRS) …來提供設定延伸操作模式組暫存器的指令。

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發明說明（4) 另一額外的最#抬 一或第二訊號的特定時^在電位差憤測電路中，產生第 到提供設定操作模式細私—时隹 瞀存裔中，當接收 供設定延伸操作模式指令的嶋命令或接收到提 另-最佳模式=指令的，S命令。 第-訊號顯著時，率控制電路包括驅動電路’當 下降時的變遷速度^大，第一輸出資料，使輸出資料 上升時的變遷速度：訊號顯著時’使輸出資料 9大以產生第一及第二給φ咨极 及一輸出緩衝器電路輸出枓，以 產生高階輸出，並且^第：！第二輸出資料皆為低階時 生低階輸出。 w第一及第二輸出資料皆為高階時產jl & 佳ί式為擺動速率控制電路包括邏輯摔作電 時，並於外部時鐘上井的味括輸出緩衝益為致能狀態 及當輸出緩衝器在失能狀離時’ ^播與輸出資料訊號，以 第-邏輯f置，：ί: 輸出保持在高階狀態；- 第一邏鞞衮置，當輸出緩衝器為 ^ 鐘下降的時候，傳播與輸出資：二二於外部時 當輸出緩衝器為致置， 傳播與輸出資料訊號，以及當輪出 致能狀態時，並於外部時鐘下降 =輸出緩衝益為 ，以及降時傳播與輸出資料 巩就 w輸出緩衝益在失能狀態時，輪Ψ保姓—/It批 狀態；以及-選擇器電路，按昭輪，出保持在低階 “、、輸出互補時鐘訊號選擇第

2153-5912-PF(Nl).ptd 第9頁 1234346 五、發明說明（5) 一邏輯裝置的輸出或第二邏輯# 料’並按照輸出互補時鐘訊號選擇；輸=-輸出資 第四邏輯裝置的輸出為第二輪出資^二邏輯裝置的輸出或 利用上述結構，結合電位I伯:丨。 控制的SDRAM或類似的輸出緩衝、凋電路與執行擺動速率 制，並利用*較用在輸出的，第衝\，丄到擺動速率的控 包含結合第-電源與第二電V。的最是最壞的情況， 框都可以被改呈而彳#到錢ί ί 小值（或最大值），輸出 I郡了以被改善而付到穩定高速的資料傳輸。 實施方式 照圈：：；：：：最佳方式將在下面利用各種實施例並對 第一實施例： 出資= 為按照本發明之第一實施例，，執行輪 =貝枓擺動速率控制的電路之基本結構方塊圖。第2圖則 為f據第一實施例中執行輸出資料擺動速率控制方法的操 作說明。第3圖為依據第一實施例的VDD —VDDQ電位差偵測 電路的結合結構圖。第4圖為第一實施例應用在控制雙資 ^速，（DDR) SDRAM的輸出資料的擺動速率控制電路與輸出 緩衝器電路的結合結構圖。第5圖為第4圖中執行輸出、資料 擺動速率控制方法的操作說明。第6圖顯示第一實施例的 擺動速率控制方法中，當VDD為最小時所得到的切的〇值

2153-5912-PF(m).ptcj 第10頁 1234346 五、發明說明（6) (用來代表輸出資料窗改善值的 圖顯示第一實施例的擺動速率控制、/的改進。第7 所得到的_印值的改進 制方去中當卿為最大時 基本結構： 第1A圖顯示依據第一實 制方法的VDD-VDDQ電位差偵 一實施例執行輸出資料擺動 電路。 轭例執行輸出資料擺動速率控 測電路。第1 B圖則顯示依據第 速率控制方法的擺動速率控制 第1A圖的VDD-VDDQ電位差偵測電路丨主要包含差 大器η與12、#存電路13與14。當使用在内部的電源vdd 與用來輸出的電源VDDQ之間的電位差到達一設定值或更小 時，差動放大器11會產生一低階輸出，並且鎖存電路13會 將差動放大器1 1的輸出鎖存，依照時序脈衝…丁輸出低階訊 號SLP。當使用在内部的電源VDD與用來輸出的電源VDDQ之 間的電位差到達一設定值或更大時，差動放大器12會產生 一高階輸出，並且鎖存電路14會將差動放大器12的輸出鎖 存，依照時序脈衝WT輸出高階訊號SLN。 第1B圖的擺動控制電路2主要包含驅動電路3以及輸出 緩衝器電路4。驅動電路3有一第一驅動電路3 6，用來接收 資料DATAp j並藉由反向器31產生輸出訊號D〇P j — B ; —p通 道金屬氧半導體（P-channel Metal Oxide Semiconductor; PM0S)電晶體32 ;以及一 N通道金屬氧半 導體（N-channel Metal Oxide Semiconductor; NM0S)電

2153-5912-PF(Nl).ptd 第11頁 1234346 發明說明（7) 晶體33，並將利用訊號SLP驅動PMOS電晶體34的驅動能力 以及利用訊號SLN驅動NMOS電晶體35的驅動能力之間的比 例改變，以對輸出訊號DOPj—B執行速度（時序）校準；以及 一第二驅動電路312，用來接收資料DATANj並藉由反向器 37產生輸出訊號DON j—B，PM0S電晶體38，以及NM0S電晶體 39，並將利用訊號SLP驅動PM0S電晶體310的驅動能力Z及 利用訊號SLN驅動NM0S電晶體311的驅動能力之間的比例改 變，以對輸出訊號DON j — B執行速度（時序）校準。並且輸出 緩衝器電路4有一個PM0S電晶體41，用來從它的閘接收輸 出訊號DOPj — B ’並在外部端DQj產生輸出，以及一 nm〇S電 晶體42，用來從它的閘接收輸出訊號DON j一Β，並在外部端 DQj產生輸出。 接下來，第1圖中輸出資料擺動速率控制方法會依據 -第2圖說明其操作。第2圖中，輸出資料的擺動速率控制操 ： 作可在單資料速率（Single Data Rate; SDR) SDRAM中執 行’其中的電源系統VDD = 2.5V、VDDQ=1.8V。第1圖中驅動 電路3以及輸出緩衝器電路4被用作三態緩衝器 (Three-state buffer)，並且當訊號SLP與SLN不被考慮， 輸出資料0八丁八？：|=”11’’（高階）且0八丁八叫=|，11，，，輸出緩衝器電 路4的PM0S電晶體41是開啟的，而NM0S電晶體42則是關閉 的’外部端DQ j的輸出會被導成高階輸出。類似地，當輸 出資料DATAP j = " L，，（低階）且DATAN j = n Ln，輸出緩衝器電路 4的PM0S電晶體41是關閉的，而NM0S電晶體42則是開啟 的’外部端DQ j的輸出會被導成低階輸出。當輸出資料

1234346 五、發明說明（8) 1)八丁八？卜"1/，（低階）但是1^以“ ="11’，，外部端0〇』的輸出則 會變成高階輸出。 在第2圖中時序圖的前半段（左邊）顯示，當電源VDD與 VDDQ之間的電位差因為内在或外在因素而變小時執行的操 作。第2圖顯示的範例中，電位差為〇. 5V或更小（2. 35V〜1. 85V)。舉例來說，當輸入為”寫”指令，將從VDd-VDDQ電位 差偵測電路1中抽樣得到電源VDD與VDDQ之間電位差的比較 結果，並因此訊號SLP會變為低階，訊號SLN也會變成低 階。 所以當下一個執行的輸出操作的輸入為"讀"命令時，_ 第一驅動電路區域36與第二驅動電路312區域中輸出 DOP j-B與DON j一B會改為高階，並且從外部端叫]·輸出的，,l” 擺動速率（tF)也會被校正成更加大。 - 且第2圖顯示的時序圖的後半段（右邊）中，當電源vdd 與VDDQ之間的電位差因為内在或外在因素而變大時執行的 操作。第2圖顯示的範例中，電位差為丨· 〇v或更大 (2· 8V〜1· 8V)。舉例來說 當輸入為”寫"指令，將從 VDD-VDDQ電位差偵測電路1中抽樣得到電源VDD與”叫之 電位差的比較結果，並因此訊號SLp會變為高階'，

SLN也會變；^階ία當下一個執行的輸出操作的較^ 為"讀"命令時，第一驅動電路區域36與第二驅 ^ 312中輸出D〇Pj_B與D0Nj_B會被改為低階，並且從 DQj輸出的"H"擺動速率（tR)也會被校正成更加大久。卜4讳 因此，此例子與習知技術不同，習知技術中擺動速

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tR或擺動速率tj?其中之一會因為操作時電源VDD與VD叫之 間電位差更動而惡化，而造成高階與低階之間輸出的不穩 定，一劇本發明實施例，由於擺動速率控制方法是以修^ 擺動速率惡化的方式達到，因此可改進輸出窗。 具體結構：

第3圖所示之實施例的VDD-VDDQ電位差偵測電路1包括 差動放大器A區域5、差動放大器B區域6、以及抽樣電路區 域7。差動放大器A區5是由差動放大器，用來偵測給内部σ 電源VDD使用的分電壓比例設定區域ARi以及用來輸出的電 源VDDQ使用的分電壓比例設定區域AR2的電位差，當輸出 資料為"L ”低階發生時，有效地控制電壓降下的速度 (tF)，並有一MOS電容器AM1組成的一濾波器，用來消除分 電壓比例設定區域AR1的輸出中的雜訊，並補償輸出位 準，以及一MOS電容器AM2組成的一濾波器，用來消除分電 壓比例設定區域AR2的輸出中的雜訊，並補償輸出位準。

差動放大器B區域6是由用來偵測使用在内部的電源 VDD的分電壓比例設定區域BR1與使用在輸出的電源的 分電壓比例設定區域BR2之間一電位差的一差動放大器所 組成的，用在輸出資料為π Η ”高階發生時，有效地控制電 壓上升的速度（tR)，並有一MOS電容器ΒΜ1組成的一濾波 器，用來消除分電壓比例設定區域B R1的輸出中的雜訊， 並補償輸出位準，以及一MOS電容器BM2組成的一滤波器， 用來消除分電壓比例設定區域BR2的輸出中的雜訊，並補 償輸出位準。

2153-5912-PF(Nl).ptd 第14頁 1234346 五、發明說明（ίο) 本實施例中的抽樣電路區域7，當sdraM接收一寫命令 時抽樣一電位差，並包括一鎖存電路AL，當寫命令被發佈 時’依據内部發出的脈波訊號WT，鎖存從差動放大器a區 域5來的輸出’以及一鎖存電路，當寫命令被發佈時， 依據内部發出的脈波訊號WT，鎖存從差動放大器B區域6來 的輸出。 第3圖中’訊號EN一B為一致能訊號，用來另本實施例 的VDD-VDDQ電位差偵測電路丨轉為操作狀態，以及二重設 訊號RST，用來重設鎖存電路AL與鎖存電路BL中的鎖存資 料。 、 如第4圖所不’本實施例中的擺動速率控制電路8包括 一 NAND/NOR電路區域81，一選擇器電路區域82，一驅動電 路83，以及一輸出緩衝器電路84。 在擺動速率控制電路8中的NAND/NOR電路區域81是由 一 NAND(反及）電路811與nor(反或）電路813所組成的，用 來從它們的閘接收從記憶體中讀出的資料訊號DatajR，在 外部時鐘的上升時間輸出，控制wDDR SDRAM(SDRAM操作 雙資料速率>)的輸出資料，與一輸出緩衝器致能訊號 D0CR(低阻抗/局阻抗控制訊號），以及一 nand電路812與 NORj路814 ’並從它們的閘接收資料訊號Data jF，在外部 時鐘下降時間輸出’與一輸出緩衝致能訊號D〇CF(低阻抗/ 高阻抗控制訊號）。 、、選電路區域82包括閘（gate)電路821與822，依據 互補時#里说號<3〇^與(3(：1^ — 6從以仰電路811與812之中選擇

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一輸出，並從一反向器8 25輸出一輸出資料DATAPj·，以及 閘電路823與824，依據互補時鐘訊號QCLK與QCLIK — B從NOR 電路8 13與814之中選擇一輸出，並從一反向器826輸出一 輸出資料DATAN j。 驅動電路83與第1圖的驅動電路區域3有相同的組態， 並包括第一驅動電路區域83 6，接收資料DATAPj並從反u向 器831產生輸出訊號DOpjB，一 PM〇s電晶體832，一隨〇§電 晶體833，並利用訊號SLP改變PM0S電晶體834，與利用訊 號SLN改變NM0S電晶體83 5之間驅動能力的比例，對輸出訊 號DOPj 一B執行速度（時序）調整，以及一第二驅動電路區域jp 8312，接收資料DATANj並從反向器837產生輸出訊號 DONj — B，一PM0S電晶體8 38 , — NM0S電晶體839，並利用訊 號SLP改變PM0S電晶體8310，與利用訊號SLN改變NM0S電晶· 體8311之間驅動能力的比例，對輸出訊號D〇Nj — B執行速度 : (時序）調整。 因此當選擇器電路區域82藉由互補時鐘訊號QCLK與 Q C L I K 一 B選擇在外部時鐘上升或下降時間輸出資料後，驅 動電路輸出訊號DOPj—B與D0Nj_B，而這時驅動電路的驅動 能力已由第3圖所示之VDD-VDDQ電位差偵測器電路1傳來的 訊號SLP與SLN調整過。 輸出緩衝器電路84與第1圖中輸出緩衝電路4的組態相 同，並包括一PM0S電晶體841與一NM0S電晶體842，分別接 收訊號DOP j — B與DON j一B，這時已由它們的閘被驅動電路83 執行速度調整過，並於外部端DQ j產生輸出。

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五、發明說明（12) 第4圖中的擺動速率控制電路8的操作方式說明如 在第4圖的NAND/NOR電路區域81中，NAND電路8U操作二°欠 料訊號DatajR反及（NAND)，並於外部時鐘上升時間輪之貝 並且輸出緩衝器致能訊號DOCR被使用，當輸出緩衝器2 能狀態時’在外部時鐘上升時間傳播並輸出資料訊^、、、致 Data jR，當輸出緩衝器為失能狀態時，產生高階輸出\ 出資料DOP j_B變成高階狀態。並且n AND電路81 2使資料訊兩 號DatajF反及（NAND) ’並於外部時鐘下降時間輸出，^且 輸出緩衝器致能§fl说D0CF被使用，當輸出緩衝器為致妒狀 態時，在外部時鐘上升時間傳播並輸出資料訊號“ ta〗R， 當輸出緩衝器為失能狀態時，產生高階輸出使輸出資料 D〇Pj_B變成高階狀態。 ' ^ NOR電路813使資料訊號DatajR反或（NOR)，並於外部 時鐘上升時間輸出，並且輸出緩衝器致能訊號D〇CR被使 用，當輸出緩衝器為致能狀態時，在外部時鐘上升時間傳 播並輸出資料訊號Data jR，當輸出緩衝器為失能狀態時， 產生低階輸出使輸出資料DON j-B變成低階狀態。NOR電路 814使資料訊號Data jF反或（NOR)，並於外部時鐘下降時間 輸出，並且輸出緩衝器致能訊號D0CF被使用，當輸出緩衝 器為致能狀態時，在外部時鐘上升時間傳播並輸出資料訊Φ 號Data jR，當輸出緩衝器為失能狀態時，產生低階輸出使 輸出資料DON j_B變成低階狀態。 選擇器電路區域82以三態閘821與822，按照互補時鐘 輸出(3(：1^與0(：11(_8，從“〇電路811的輸出或^〇電路812

2153-5912-PF(Nl).ptd 第17頁 1234346 五、發明說明（13) 的輸出之中選擇一輸出’並以反向器825將之反向，以產 生輸出資料DATAPj，並以三態閘823與824，按照互補時鐘 輸出(3〇^與(3(：1^一8，從_1^電路813的輸出或抑1^電路814的 輸出之中選擇一輸出，並以反向器826將之反向，以產生 輸出資料DAT AN j。這裡驅動電路83與輸出緩衝器電路8 4的 操作方式與第1圖中第一實施例相同。 接著’第3與第4圖中所示執行輸出資料的擺動速率控 制的方法會以第5圖為參考做說明。第5圖中輸出資料擺動 速率控制操作是以電源系統中DDR SDRAM的電源值為 V D D - 2 · 5 V以及V D D Q = 1 · 8 V作為範例說明。 在第5圖的前半段（左邊）時序圖中，當電源VDD與VDDQ 之間電位差音内在或外在因素變小時（第5圖顯示的範例 中，電位差為0.5V或更小（2.35V〜1.85V))，當輸入寫命令 時’ VDD-VDDQ電位差偵測電路1得到的電源VDD與VDDQ之間 ： 的電位差的比較結果會被抽樣，因此訊號SLP會變成低階 狀態，訊號SLN也會變成低階狀態。 接著’藉著輸入為讀命令，並當輸出緩衝器致能訊號 DOCR被輸出時，時鐘QCLK上升時，資料DatajR會被輸出。 並且’輸出緩衝致能訊號DOCF被輸出時，資料Data jF在時 鐘QCLK-B上升時間被輸出。因此在驅動電路83中，以由選 擇器電路區域82輸出的資料DATAP j與DATANj中訊號SLP與 SLN，控制使PMOS與NMOS電晶體驅動能力的比例改變，資 料DOPj 一B與DONj_B為輸出，並且輸出資料DQj的擺動速率 (tF)會被修正以加速” L’’下降擺動速率。 IH1II·· 2153-5912-PF(Nl).ptd 第18頁 1234346 五、發明說明（14) 再著，在第5圖所示的時序圖的第二半（右邊）中’當 電源VDD與VDDQ之間的電位差音内在或外在因素變大時， (第5圖所示的範例中，電位差為1 · 〇或更大 (2.8V〜1.8V))，當輸入寫命令時，VDD-VDDQ電位差偵測電 路1得到的電源VDD與VDDQ之間的電位差的比較結果會被抽 樣，因此訊號SLP會變成高階狀態，訊號SLN也會變成高階 狀態。接著，藉著輸入為讀命令，並當輸出緩衝器致能訊 號DOCR被輸出時，時鐘QCLK上升時，資料Data j R會被輸 出。並且，輸出緩衝致能訊號DOCF被輸出時，資料Data jF 在時鐘升時間被輸出。因此在驅動電路83中，以 ® 由選擇器電路區域82輸出的資料DATAPj與DATAN j中訊號 SLP與SLN，控制使PM0S與NM0S電晶體驅動能力的比例改 變，資料DOP j-B與DON j__B為輸出，並且輸出資料DQ j的擺 動速率（tR)會被修正以加速” Ηπ上升擺動速率。 因此，與習知技術不同，習知技術中高階與低階的輸 出不能達到平衡，因為電源V D D與V D D Q在操作時電位差的 改變造成擺動速率tR或tF變差，而依照本發明實施例，擺 動速率控制方法會改進擺動速率變差而改善輸出窗。 …14裡藉由第6與第7圖說明本實施例中輸出資料擺動速 率控制方法之實施影響的範例。第6與第7圖顯示從模擬得 到的 VDDQ 到 tDQSQ(DQS 到 DQ 擺動，其中DQS = Data Str〇ve， DQ-Data Output )，在此範例中電源系統*DDR SDRAM的電 源為VDD = 2· 5V與VDDQ=1· 8V。第6圖是當VDD為最小值 (2.35V)時得到的範例，以及第7圖是當汕為最大值（2·8ν)

1234346 五、發明說明（15) 時得到的範例。再者，” tDQSQ”值是用來顯示輸出資料窗 改善情況的AC特性值，並且是聯合電子設備工程會（j〇int

Electron Device Engineering Council; JEDEC)標準化 DDR SDRAM的工程設計書（JESD79Ri與JESD79R2)所選用的 值。當tDQSQ的絕對值越小，所得到的資料窗就越好。

如第6圖所示，當VDDQ是在擺動速率轉換（如第6圖中 大fl.85V)的狀態時，訊號SLp會轉換其開/關（〇N/〇FF)的 狀態。第6圖中” SLP ON”代表訊號SLP是在低階” L"，以及 "SLP OFF”代表訊號Slp是在高階"H"的狀態。如第6圖所示 電源VDD與VDDQ之間電位差的情形下，"slp 〇i?F"狀態一直 持續發生。以第6圖為例做比較，當使用依據本發明u的擺 動速率控制時，不會有” tDQSQ，，值的改變，並且當保持在 "SLP OFF"狀態或，’SLP 0N，，狀態時，不論VDDQ如何/'SDRAM 裝置的各M0S連接在高溫（11 〇。c)與低溫（-5。C)的情況下 在圖中以細實線表示。 第6圖中顯示，粗實線代表依據本發明實施例使用擺 動速率控制之下，” tDQSQ”值的改變，擺動速率轉換時^ 在高溫（粗虛線）與低溫（粗實線）的情況下，，,tDQSQ；；值 VDDQ的相依性會變遷，使得與仰㈧

從第6圖明顯的得知，當卿Q為二：最小… VDDQ的電位改變時tDQSQ的絕對值會變得最更小，因田 tDQSQ的最壞值可以被改善。 第7圖顯示，當VDDQ在擺動速率轉換時（第7圖中， 約為1.8V)，訊號SLN會轉換其開與關的狀態。在第了圖

1234346 五、發明說明（16) 中’ ’’ SLN ΟΓΓ代表訊號SLN在高階位準，並且"SLN OFF·，代 表訊號SLN在低階位準。第7圖所示電源VDI)與VDDQ之間電 位差的情況下，一直是” SLp 〇FF”的狀態。 第7圖顯示，如第6圖的例子，比較得知，當使用依據 本發明的擺動速率控制時，不會有” tDQSQ”值的改變，並 且當保持在SLP OFF，1狀態或”SLP ON"狀態時，不論VDDQ 如何，SDRAM裝置的各M0S連接在高溫（1 1〇。c)與低溫（-5 C )的情況下在圖中以細實線表示。 、 在第7圖中’粗線顯示當利用根據本發明實施的擺動 速率控制tDQSQ"值的改變，而” tDQSQ”值對VDDq相依性會 發生變遷，在擺動速率轉換的時候，以及在高溫（以粗虛 線顯不）與低溫（以粗實線顯示）情況之下，對VDDQ的相依 性會減少。從第7圖明顯得知，當tDQSQ為最大與最小值， VDDQ的電位改變時，tDQSQ的絕對值會變更小，因此tDQsQ 的最壞值可以獲得改善。 因此，由第6與7圖顯示的模擬明顯得知，當依據本發 明實施例的輸出資料擺動速率控制方法進行修正後， tDQSQ值對電源VDD與VDDq之間電位差的相依性會變小，並 且tDQSQ的最壞值可以因此得到改善，同時改善了輸出 料窗。 、 第二實施例： 第二實施例的基本結構與第一實施例相同。只不過這 裡擺動速率控制方法與第一實施例中，在VDD_VDDQ電位差 1234346 五、發明說明（17) 偵測電路抽樣電源VDD與VDDQ之間電位差比較結果的時間 點不同。 第一實施例中，市當衔收到讀命令後，抽樣電源VDI) 與VDDQ之間電位差的比較結果。不過本案例中抽樣的時間 點並不被限定。在第二實施例中，電位差的比較結果可以 在接收到任何一個MRS命令、EMRS命令、ACTIVE命令、 READ命令的時候抽樣。其中給暫存器的模式暫存器集 (Mode Register Set; MRS)命令，用來設定SDRAM的操作 模式；給延伸暫存器的延伸模式暫存器集（Extended既心 Register Set; EMRS)命令，用來設定8別^的操作模 現用UCTIVE)命令，用來提供指令，起始SDRAM中列系统 systems);以及讀（READ)命令，提供從⑽尺^的 令。MRS命令與EMRS命令是在之前敘述的jedec 中所指定的。 貝竹衣早 在=二實施例中’抽樣的時間是由輸入儲存在另 始的’按照命令為MRS種類或EMRS種類， 定的時間’將™ 一 本發明並不被上述之實絲 精神與範圍内，…許所:匕不脫離本發明之 中’VDD-VDDQ電為差偵測電：兩：第-實施例 放大器A區域與差動放大器、兩種電路區域(差動 制訊號，包括用來調整擺動速^ 兩=動速率控 來調整擺動速率·, tR"的訊_ST 、5唬SLP，以及用 的訊唬SLN。不過本發明並不被此限

1234346 五、發明說明（18) 定。VDD-VDDQ電位差偵測電路可以有N(N>2)種差動放大 益’因此可利用分割擺動速率”與“的階段（例如N階段） 做調整’而達到更細微的擺動速率調整。再者，本發明不 只可應用在給SDRAM或類似記憶體的輸出緩衝器之中，也 了以用在積體電路（Integrated Circuit; 1C)驅動器或類 似的輸出緩衝器之中。

1234346 圖式簡單說明 第1 A、1 B圖為本發明第一實施例中執行輸出資料擺動 速率控制方法的電路基本結構的方塊圖； 第2圖為依據本發明第一實施例執行輸出資料擺動速 率控制方法的操作說明圖； 第3圖為依據本發明第一實施例電位差偵 測電路的結合結構圖； 第4圖為本發明第一實施例應用在控制雙資料速率 (DDR)SDRAM的輸出資料的擺動速率控制電路與輸出緩衝器 電路的結合結構圖；

第5圖為第4圖中執行輸出資料擺動速率控制方法 L 作說明圖； ” 第6圖顯示本發明第一實施例的擺動速率控制方法中 當VDD為最小時所得到的^(^^值（用來代表輪出資料窗改 善值的交流特性值）的改進； . “ 第7圖顯示本發明第一實施例的擺動速率控制方法中 當VDD為最大時所得到的tDQSQ值的改進。 / ' 符號說明 AR1、AR2、BR1、BR2〜分電壓比例設定區域； AMI、AM2、BM1、BM2 〜MOS 電容器； f AL、BL〜鎖存電路； WT〜脈波訊號； EN_B〜致能訊號； RST〜重設訊號；

2153-5912-PF(Nl).ptd 第24頁 1234346 圖式簡單說明

Data jR、Data jF 〜 資料訊號； DOCF〜 輸出緩衝致能訊號； QCLK、QCLK_B〜互補時鐘訊號； DOP j_B、DON j—B〜輸出訊號； DQ j〜外部端； 1〜VDD-VDDQ電位差偵測電路； 2〜擺動控制電路； 3〜驅動電路； 4〜輸出緩衝器電路； 5〜差動放大器A區域； 6〜差動放大器B區域； 7〜抽樣電路區域； 8〜擺動速率控制電路； 11、12〜差動放大器； 1 3、1 4〜鎖存電路； 31 、37〜反向器； 32 、 34 、 38 、 310 、 41 〜PM0S 電晶體； 33、35、39、311、42 〜NM0S 電晶體； 36〜第一驅動電路； 81〜NAND/N0R電路區域； 82〜選擇器電路區域； 83〜驅動電路； 84〜輸出緩衝器電路； 811 、 812 〜NAND 電路；

2153-5912-PF(Nl).ptd 第25頁 1234346 圖式簡單說明 813 821， 82 5 ’ 83 2， 83 3， 836 8312 81 4〜NOR電路； 822、82 3、824〜閘電路； 82 6、831、83 7〜反向器； 834 、838 、841 、8310 〜PM0S 電晶體； 835 、839 、842 、8311 〜NM0S 電晶體； 第一驅動電路區域； 〜第二驅動電路區域。

2153-5912-PF(Nl).ptd 第26頁

Claims (1)

1. .吟網4_ 申请I利範圍 ^ 1 · 一種輪 步騍： 在特定時 生複數訊號， 資料根據表示 的一變遷速度 2 · 一種輪 一電位差 的一電位差減 測該第一電源 間產生一第二 一擺動速 制使輪出資料 訊號顯著時， 3·如申請 制糸統，其中 崖號 92127761 η年」月^ η 出資料之 間從兩 各訊號 該電位 〇 出資料 偵測裝 少時， 與該第 訊號； 率控制 下降時 控制使 專利範 該電壓 擺動速率控制方法，其t Μ τ ^ 個或更多電源抽樣出一電位差，以產 表不該電位差的-改變，以及當輪出 差改變的該訊號改變上升或下降時候 之擺動速率控制系統，包括： 置，在摘測一第1源與一第二電源 於特定時間產生一第一訊號，以及偵 二電源的一電位差增大時，於特定時 以及 裝置，用於當該第一訊號顯著時，栌 的一變遷速度變大，並且於當該第Γ 輸出資料上升時的—變遷速度變大y 圍第2項所述之輪出資料之擺動速率控 差偵測裝置包括： 第一差動放大器裝置，當該第一電源與該第二電源 之間的一電位差達到一預設值或更小時產生一輸出； 加一第一抽樣裝置，在特定時間鎖存從該第一差動放大 為裝置來的一輸出，並產生該第一訊號； 一第二差動放大器裝置，當該第一電源與該第二電源 之間的一電位差達到一預設值或更大時產生一輸出；以及 一第二抽樣裝置，在特定時間鎖存從該第二差動放大 器裝置來的一輸出，並產生該第二訊號。

   2153-5912-PFl(Nl).ptc 第27頁 I ·ί, —------ !rI23434^[l ^ 4「丨案號 92127761_ 一 月一 曰 修正 •如申請專利範圍第2項所述之輸出資料之擺動速率控 制系統’其中該電壓差偵測裝置中，產生該第一或第二訊 號的特定時間為接收到一外部命令的時間。 5 ·如申請專利範圍第4項所述之輸出資料之擺動速率控 f系統，其中該外部命令為至少一個··一記憶體裝置中的寫 〒令與一讀命令，一現用命令提供起始列系統中複數作業 =一指令，一模式暫存器集（M〇de Register Set; MRS)命 ▽以提供一設定一操作模式組暫存器的一指令，以及一延 :拉式暫存器集（Extended Mode Register Set; EMRS)命 令以提供設定一延伸操作模式組暫存器的一指令。 1 / 6·如申請專利範圍第2項所述之輸出資料之擺動速率控 制系統，其中該電壓差偵測裝置中，產生該第一或第二訊 ^的特定時間為，當接收到該MRS命令提供設定一操作模式 ^暫存器的一指令，或當接收到該EMRS命令提供設定一延 1，操作模式暫存器的-指令時，設定在另-暫存器中的時 制系L如ί請專利範圍第2項所述之輸出資料之擺動速率控 ”、、、充\其中該擺動速度控制裝置包括： 一盥第 2X ’用於當該第一訊號為顯著時，控制該第 以入資料，使輸出資料下降時的變遷速度變大， 度變大訊號為顯著時，使輸出資料上升時的變遷速 _ 產生第一與第二輸出資料；以及 ,比心I輪出緩衝裝置，當該第一與第二輪出資料皆a —供 白、怨時，產生一高階輸出，以及當該第一與第二輸出資 第28頁 2153-5912-PFl(Nl).ptc 案號 92127761 ''1 —— :¾¾¾ 圍 曰 料為一高階狀態時’產生一低階輸出。 8.如申請專利範圍第7項所述之 制系統，其中該擺動速度控制裝置包括—貝羅短之擺動速率控 該邏輯操作裝置包括： 匕括彻作裳置， 一第一邏輯裝置，當該輪出缓衡器為一致能 在一外部時鐘的一上升時間傳播並輪出—次 心’亚 當該輸出緩衝器在-失能狀態時，使該輪 5 狀態； 訂牡 N階 ，並 以及 高階 一第二邏輯裝置，當該輸出緩衝器為一致自t 在一外部時鐘的一下降時間傳播並輸出一 : 貝啊*訊5虎， 當該輸出緩衝器在一失能狀態時，使該輪出維 狀態： 、 一第三邏輯裝置，當該輸出緩衝器為一致能 在一外部時鐘的一上升時間傳播並輸出—杳心’並 當該輸出緩衝器在一失能狀態時，使該輪出 及 狀態； 低階 一第四邏輯裝置，當該輸出緩衝器為一致能狀能，、 在一外部時鐘的一下降時間傳播並輸出一資1 並 貝针訊號，以爲 當自玄輸出緩衝器在〆失能狀怨時，使該輪出維 "μ ’哥在一低）¾ 狀態；以及 k 一選擇器裝置，藉由用來輪出的互補時鐘訊號 應，從該第一邏輯裝置與S玄弟二邏輯裝置的輪出選一料 出，並產生該第一輸入資料，以及藉由用來輪出=互: 鐘訊號的反應’從該第三邏輯裝置與該第四邏壯 ^ <科衣置的輪

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