KR100666931B1 - 반도체메모리소자 - Google Patents

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Abstract

본 발명은 데이터의 유효 데이터 구간을 조절할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 입력 데이터를 버퍼링 하기 위한 버퍼수단; 및 상기 버퍼수단의 출력신호에 응답하여 출력노드를 구동하기 위한 제1 구동부와, 복수의 메탈옵션에 따라 상기 버퍼수단의 출력신호에 응답하여 상기 출력노드를 추가적으로 구동하기 위한 제2 구동부를 구비하는 윈도우 조절수단을 구비하는 반도체메모리소자를 제공한다.
드라이버, 메탈옵션, 선택, 퓨즈옵션, 유효 데이터 구간

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 본 발명의 제1 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 3은 도 2의 윈도우 조절부의 내부 회로도.
도 4는 도 2의 윈도우 조절부의 다른 실시예에 따른 내부 회로도.
도 5는 도 2의 지연부의 내부 회로도.
도 6은 본 발명의 제2 실시 예에 따른 반도체메모리소자의 블록 구성도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 윈도우 조절부
600 : 라이징 윈도우 조절부
700 : 폴링 윈도우 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입/출력 드라이버의 구동력을 조절하여 데이터의 유효 데이터 구간 마진을 확보할 수 있는 반도체메모리소자에 관한 것이다.
일반적으로 반도체메모리소자는 클럭에 동기되어 동작되기 때문에, 입/출력되는 데이터는 해당 클럭에 대한 셋업/홀드 타임을 만족하여야 한다.
셋업/홀드타임이란 클럭 에지의 전후로 유지되어야 하는 유효 데이터 구간을 의미하는데, 구체적으로 셋업타임은 클럭의 에지 이전에 확보되어야 하는 시간을, 홀드타임은 클럭의 에지 이후에 유지되어야 하는 시간을 의미한다.
또한, 유효 데이터 구간이란 신호에 대한 논리레벨의 판단이 가능한 영역을 의미하는 것으로, 이는 신호를 논리레벨 'L'로 판단할 수 있는 로우-유효 데이터 구간과, 신호를 논리레벨 'H'로 판단할 수 있는 하이-유효 데이터 구간으로 나뉜다.
실제, 반도체메모리소자는 신호의 전압레벨이 기준전압 Vref - 0.25mV 이하를 갖는 경우 이를 논리레벨 'L'로 인식하며, 기준전압 Vref + 0.25mV 이상을 갖는 경우 이를 논리레벨 'H'로 인식한다.
따라서, 신호가 일정 활성화 펄스폭을 갖는다고 하더라도, 천이구간이 길어져 로우-유효 데이터 구간, 또는 하이-유효 데이터 구간에 진입하기 까지 시간이 길어지게 되면, 실질적인 유효 데이터 구간은 상대적으로 짧아지며, 반대로 천이구간이 짧아지면 유효 데이터 구간은 길어진다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 인가되는 데이터(IN_DATA)를 입력받기 위한 버퍼부(10)와, 버퍼부(10)의 출력 데이터(AA)가 클럭에 대한 셋업/홀드타임을 만족하도록 지연시키기 위한 지연부(20)와, 지연부(20)의 정 및 부출력(aa, aa')을 스트로빙신호(strb_sig)에 응답하여 출력시키기 위한 래치부(30)와, 래치부(30)의 정 및 부출력(bb, bb')을 인가받기 위한 코어블록(40)을 구비한다.
먼저, 버퍼부(10)는 인가된 데이터(IN_DATA)가 내부전압 레벨로 스윙하도록 레벨 쉬프팅시켜 출력하며, 지연부(20)는 데이터가 클럭에 대한 데이터의 셋업/홀드타임 스펙을 만족하도록 버퍼부(10)의 출력신호(AA)를 지연시켜 조절한다.
이어, 래치부(30)는 지연부(20)의 정출력(aa) 및 부출력(aa')을 래치한 뒤, 스트로빙신호(strb_sig)의 활성화에 응답하여 이를 코어블록(40)에 정출력(bb) 및 부출력(bb')으로 인가한다.
이와같이, 반도체메모리소자는 외부에서 인가된 데이터를 내부클럭에 동기시키고, 내부전압 레벨에서 스윙하도록 하므로서, 내부 데이터로 변환하여 코어블록에서 사용되도록 한다.
전술한 과정 중 데이터가 셋업/홀드타임을 만족시켜야만 데이터로 인식되기 때문에, 특히 셋업/홀드타임을 만족시키는 과정이 매우 중요하다.
따라서, 종래기술에 따른 반도체메모리소자는 버퍼부(10)의 출력 데이터의 유효 데이터 구간을 가정하고 지연부의 지연량을 조절하므로서, 데이터가 셋업/홀드타임을 만족하도록 한다.
그런데, 실제 칩의 구현 시 버퍼부(10)의 출력데이터는 논리레벨에 따라 예상했던 바와 다른 유효 데이터 구간을 갖게 되는데, 이는 논리레벨에 따라 버퍼부(10)에서 거치는 경로가 다르기 때문이다.
예를 들어, 데이터가 논리레벨 'H'를 갖는 경우에는 버퍼부의 NMOS트랜지스터를 통해 출력되며, 논리레벨 'L'를 갖는 경우에는 버퍼부의 PMOS트랜지스터를 통해 출력된다.
따라서, 종래에는 PMOS트랜지스터와 NMOS트랜지스터의 다수 캐리어에 의한 구동력의 차이를 고려하여 이들 싸이즈를 조정함으로서, 각 트랜지스터를 통해 출력되는 유효 데이터 구간이 일정하도록 설계한다.
그러나 공정, 전압, 주변 온도의 변화(PVT 변동)에 따라 각 트랜지스터의 구동력이 달라져 신호의 천이구간이 달라지므로, 데이터의 논리레벨에 따라 유효 데이터 구간이 일정하지 못하다.
그러므로, 종래기술에 따른 반도체메모리소자는 데이터의 논리레벨에 따라 유효 데이터 구간이 달라지는 경우 트랜지스터의 싸이즈를 재조정하여 제작하여야 하므로, 비용 및 시간 측면에서 큰 손실이 발생했다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터의 유효 데이터 구간을 조절할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 입력 데이터를 버퍼링 하기 위한 버퍼수단; 및 상기 버퍼수단의 출력신호에 응답하여 출력노드를 구동하기 위한 제1 구동부와, 복수의 메탈옵션에 따라 상기 버퍼수단의 출력신호에 응답하여 상기 출력노드를 추가적으로 구동하기 위한 제2 구동부를 구비하는 윈도우 조절수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 라이징-출력데이터의 유효 데이터 구간을 조절하기 위한 라이징 윈도우 조절수단; 폴링-출력데이터의 유효 데이터 구간을 조절하기 위한 폴링 윈도우 조절수단; 및 상기 라이징 윈도우 조절수단 및 상기 폴링 윈도우 조절수단의 출력신호로 데이터핀을 구동하기 위한 출력데이터 구동수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
(제1 실시 예)
도 2는 본 발명의 제1 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체메모리소자는 입력 데이터(IN_DATA)를 버퍼링하기 위한 버퍼부(100)와, 버퍼부(100)의 출력 데이터(AA) 의 유효 데이터 구간을 조절하기 위한 윈도우 조절부(200)와, 윈도우 조절부(200)의 출력 데이터가 클럭에 대한 셋업/홀드타임을 만족하도록 지연시키기 위한 지연부(300)와, 지연부(300)의 정 및 부출력(aa, aa')을 스트로빙신호(strb_sig)에 응답하여 출력시키기 위한 래치부(400)와, 래치부(400)의 정 및 부출력(bb, bb')을 인가받기 위한 코어블록(500)을 구비한다.
도 3은 도 2의 윈도우 조절부(200)의 내부 회로도이다.
도 3을 참조하면, 윈도우 조절부(200)는 버퍼부(100)의 출력신호(AA)에 응답하여 출력노드를 구동하기 위한 제1 구동부(220)와, 메탈옵션(mt_opt1, mt_opt2, mt_opt3, mt_opt4)에 따라 버퍼부(100)의 해당 출력신호(AA)에 응답해서 출력노드를 추가적으로 구동하기 위한 제2 구동부(240)를 구비한다.
그리고 제1 구동부(220)는 버퍼부(100)의 출력신호를 각각 게이트 입력으로 가지며 전원전압 VDDI와 전원전압 VSSI 사이에 직렬 연결된 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM1)를 구비한다.
제2 구동부(240)는 전원전압 VDDI와 노드 N1 사이에 배치된 제1 메탈옵션(mt_opt1)과, 노드 N1과 윈도부 조절부의 입력노드(N3) 사이에 배치된 제2 메탈옵션(mt_opt2)과, 윈도우 조절부(200)의 입력노드(N3)와 노드 N2 사이에 배치된 제3 메탈옵션(mt_opt3)과, 노드 N2와 전원전압 VSSI 사이에 배치된 제4 메탈옵션(mt_opt4)과, 노드 N1 및 N2에 걸린 전압을 각각의 게이트 입력으로 가지며 전원전압 VDDI와 전원전압 VSSI 사이에 직렬 연결된 PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM2)를 구비한다.
전술한 바와 같이 반도체메모리소자는 윈도우 조절부(200)를 제1 및 제2 구동부(220, 240)로 구현하되, 메탈옵션(mt_opt1, mt_opt2, mt_opt3, mt_opt4)의 제어를 통해 제2 구동부(240)를 선택적으로 사용한다.
즉, 공정, 온도, 압력에 따른 변동에 의해 버퍼부(100)의 출력 데이터(AA)의 논리값에 따라 유효 데이터 구간이 달라지는 경우, 윈도우 조절부(200) 내 제2 구동부(240)의 메탈옵션(mt_opt1, mt_opt2, mt_opt3, mt_opt4)을 통해 조절한다.
예를 들어, 버퍼부(100)의 출력 데이터(AA)가 논리레벨 'H'를 갖는 경우의 하이-유효 데이터 구간이 로우-유효 데이터 구간에 비해 길다면, 제2 구동부(240) 내 NMOS트랜지스터(NM2)가 제2 노드(N2)에 걸린 전압에 응답하여 출력신호를 구동하도록 제3 메탈옵션만을 연결시켜 준다.
그리고 제2 및 제4 메탈옵션(mt_opt2, mt_opt4)의 연결을 끊어주고, 제1 메탈옵션(mt_opt1)을 연결시키므로 제2 구동부(240) 내 PMOS트랜지스터(PM2)가 턴오프되도록 한다.
반면, 데이터가 논리레벨 'L'를 갖는 로우-유효 데이터 구간이 하이-유효 데이터 구간에에 비해 길다면, 제2 구동부(240) 내 PMOS트랜지스터(PM2)가 제1 노드(N1)에 걸린 전압에 응답하여 출력신호를 구동하도록 제2 메탈옵션(mt_opt2)을 연결시켜 준다.
그리고 제1 및 제3 메탈옵션(mt_opt1, mt_opt3)의 연결을 끊어주고, 제4 메탈옵션(mt_opt4)은 연결시켜주므로서, NMOS트랜지스터(NM2)가 턴오프되도록 한다.
도 4는 도 2의 윈도우 조절부(200)의 다른 실시예에 따른 내부 회로도이다.
도 4를 참조하면, 다른 실시 예에 따른 윈도우 조절부(200)는 버퍼부(100)의 출력신호(AA)에 응답하여 출력노드(N4)를 구동하기 위한 제1 구동부(250)와, 퓨즈옵션(fuse1, fuse2, fuse3, fuse4, fuse5, fuse6)에 따라 버퍼부(100)의 출력신호(AA)에 응답하여 출력노드(N4)를 구동하기 위한 제2 내지 제4 구동부(260, 270, 280, 290)를 구비한다.
제2 내지 제4 구동부(260, 270, 280, 290)는 동일한 회로적 구현을 가지므로 제2 구동부(260)를 예시로서 살펴보면, 제2 구동부(260)는 버퍼부(100)의 출력신호(AA)를 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM3)와, PMOS트랜지스터(PM3)의 드레인단과 출력노드(N4) 사이에 배치된 제1 퓨즈옵션(fuse1)과, 버퍼부(100)의 출력신호(AA)를 게이트 입력으로 가지며 전원전압 VSS에 자신의 소스단이 접속된 NMOS트랜지스터(NM3)와, NMOS트랜지스터(NM3)의 드레인단과 출력노드(N4) 사이에 배치된 제2 퓨즈옵션(fuse2)을 구비한다.
이와같이 다른 실시 예에 따른 윈도우 조절부는 퓨즈옵션(fuse1, fuse2, fuse3, fuse4, fuse5, fuse6)을 통해 출력노드(N4)를 구동하는 구동부의 수를 조절할 수 있어, 출력신호의 하이-유효 데이터 구간 및 로우-유효 데이터 구간이 동일하도록 조정한다.
예를 들어, 출력신호의 하이-유효 데이터 구간이 로우-유효 데이터 구간에 비해 긴 경우에는 제2 내지 제4 구동부(260, 270, 280) 내 NMOS트랜지스터 중 소정 개수를 턴온시키고, PMOS트랜지스터가 턴오프되도록 퓨즈옵션(fuse1, fuse3, fuse5)을 컷팅 해준다.
반대로, 출력신호의 로우-유효 데이터 구간이 하이-유효 데이터 구간에 비해 긴 경우에는 제2 내지 제4 구동부(260, 270, 280) 내 PMOS트랜지스터 중 소정 개수를 턴온시키고, NMOS트랜지스터(fuse2, fuse4, fuse6) 턴오프되도록 퓨즈옵션을 컷팅 해준다.
도 5는 도 2의 지연부(300)의 내부 회로도이다.
도 5를 참조하면, 지연부(300)는 직렬 연결되어 윈도우 조절부(200)의 출력신호를 지연시키기 제1 및 제2 지연소자(320, 340)와, 제2 지연소자(340)의 출력신호를 반전시키기 위한 제1 인버터(I1)와, 제1 인버터(I1)의 출력신호를 정출력(aa)으로 출력시키기 위해 직렬 연결된 제2 및 제3 인버터(I2, I3)와, 제1 인버터(I1)의 출력신호를 반전시켜 부출력(aa')으로 출력시키기 위한 인버터(I4)를 구비한다.
제1 및 제2 지연소자(320, 340)는 동일한 회로적 구현을 가지므로 제1 지연소자(320)를 예로서 살펴보면, 제1 지연소자(320)는 윈도우 조절부(200)의 출력신호를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력노드와 노드 N5 사이에 배치된 저항(R1)과, 전원전압 VDDI와 노드 N5 사이에 배치된 제1 커패시터(C1)와, 노드 N5와 전원전압 VSSI 사이에 배치된 제2 커패시터(C2)를 구비한다.
그러므로, 본 발명에 따른 반도체메모리소자는 메탈옵션, 또는 퓨즈옵션으로 구현된 윈도우 조절부를 구비하여, 신호의 하이-유효 데이터 구간 및 로우-유효 데이터 구간이 동일하도록 조정할 수 있어, 비용 및 시간 측면에서의 손실이 발생하지 않는다.
(제2 실시 예)
도 6은 본 발명의 제2 실시 예에 따른 반도체메모리소자의 블록 구성도로서, 데이터 핀(DQ)으로 출력되는 라이징-출력데이터(RDO) 및 폴링-출력데이터(FDO)의 유효 데이터 구간을 조절하는 경우이다.
도 6을 참조하면, 제2 실시 예에 다른 반도체메모리소자는 라이징-출력데이터(RD0)의 유효 데이터 구간을 조절하기 위한 라이징 윈도우 조절부(600)와, 폴링-출력데이터(FDO)의 유효 데이터 구간을 조절하기 위한 폴링 윈도우 조절부(700)와, 라이징 윈도우 조절부 및 폴링 윈도우 조절부의 출력신호로 데이터핀을 구동하기 위한 출력데이터 구동부(800, 850, 900)를 구비한다.
그리고 출력데이터 구동부는 라이징 윈도우 조절부(600)의 출력신호에 응답하여 출력노드 N6를 구동하기 위한 라이징 프리-구동부(800)와, 폴링 윈도우 조절부(700)의 출력신호에 응답하여 출력노드 N7를 구동하기 위한 폴링 프리-구동부(850)와, 라이징 프리-구동부(800) 및 폴링 프리-구동부(850)의 각 출력노드에 걸린 전압에 응답하여 데이터핀을 구동하기 위한 메인드라이버(900)를 포함한다.
그리고 라이징 윈도우 조절부(600)는 라이징-출력데이터(RD0)에 대응하는 출력신호를 구동하기 위한 제1 구동부(620)와, 메탈옵션(mt_opt5, mt_opt6, mt_opt7, mt_opt8)에 따라 라이징-출력데이터(RD0)에 대응해서 출력신호를 추가적으로 구동하기 위한 제2 구동부(640)를 구비한다.
제1 구동부(620)는 라이징-출력데이터(RDO)를 각각 게이트 입력으로 가지며 전원전압 VDDQ와 전원전압 VSSQ 사이에 직렬 연결된 PMOS트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)를 구비한다.
제2 구동부(640)는 전원전압 VDDQ와 노드 N8 사이에 배치된 제1 메탈옵션(mt_opt5)과, 노드 N8과 라이징 윈도부 조절부의 입력노드(N10) 사이에 배치된 제2 메탈옵션(mt_opt6)과, 라이징 윈도부 조절부의 입력노드(N10)와 노드 N9 사이에 배치된 제3 메탈옵션(mt_opt7)과, 노드 N9와 전원전압 VSSQ 사이에 배치된 제4 메탈옵션(mt_opt8)과, 노드 N8 및 N9에 걸린 전압을 각각의 게이트 입력으로 가지며 전원전압 VDDQ와 전원전압 VSSQ 사이에 직렬 연결된 PMOS트랜지스터(PM5) 및 NMOS트랜지스터(NM5)를 구비한다.
또한, 폴링 윈도우 조절부(700)는 폴링-출력데이터(FDO)의 유효 데이터 구간을 조절하는 것 외에는 라이징 윈도우 조절부(800)와 동일한 회로적 구현을 가지므로, 이에 관한 구체적 설명은 생략하도록 한다.
이와같이, 제2 실시 예에 따른 반도체메모리소자는 메탈옵션(mt_opt5, mt_opt6, mt_opt7, mt_opt8)으로 구현된 라이징 윈도우 조절부(600) 및 폴링 윈도우 조절부(700)를 구비하여, 데이터 핀(DQ)으로 출력되는 데이터의 하이-유효 데이터 구간 및 로우-유효 데이터 구간이 동일하도록 한다.
그러므로, 본 발명에 따른 반도체메모리소자는 윈도우 조절부를 구비하여, 메탈옵션 또는 퓨즈옵션을 통해 신호의 하이-유효 데이터 구간 및 로우-유효 데이터 구간의 길이를 조절할 수 있다.
또한, 이러한 윈도우 조절부는 반도체메모리소자 내 데이터가 인가되는 경로, 또는 출력되는 경로 내에서 사용되어, 데이터의 하이-유효 데이터 구간 및 로 우-유효 데이터 구간이 일치하도록 하여, 비용 및 시간의 손실을 줄인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 윈도우 조절부를 추가하여, 메탈옵션 또는 퓨즈옵션을 통해 신호의 하이-유효 데이터 구간 및 로우-유효 데이터 구간의 길이를 조절할 수 있으며, 이에 따라 데이터의 하이-유효 데이터 구간 및 로우-유효 데이터 구간이 일치하도록 하기 위한 비용 및 시간의 손실을 줄인다.

Claims (11)

  1. 입력 데이터를 버퍼링 하기 위한 버퍼수단; 및
    상기 버퍼수단의 출력신호에 응답하여 출력노드를 구동하기 위한 제1 구동부와, 복수의 메탈옵션에 따라 상기 버퍼수단의 출력신호에 응답하여 상기 출력노드를 추가적으로 구동하기 위한 제2 구동부를 구비하는 윈도우 조절수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 제1 구동부는,
    상기 버퍼수단의 출력신호를 각각 게이트 입력으로 가지며 제1 전원전압과 제2 전원전압 사이에 직렬 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제2 구동부는,
    제1 전원전압과 제1 노드 사이에 배치된 제1 메탈옵션과,
    상기 제1 노드와 상기 윈도우 조절수단의 입력노드 사이에 배치된 제2 메탈 옵션과,
    상기 입력노드와 제2 노드 사이에 배치된 제3 메탈옵션과,
    상기 제2 노드와 제2 전원전압 사이에 배치된 제4 메탈옵션과,
    상기 제1 및 제2 노드에 걸린 전압을 각각의 게이트 입력으로 가지며 제1 전원전압와 제2 전원전압 사이에 직렬 연결된 제2 PMOS트랜지스터 및 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 입력 데이터를 버퍼링 하기 위한 버퍼수단; 및
    상기 버퍼수단의 출력신호에 응답하여 출력노드를 구동하기 위한 제1 구동부와, 복수의 퓨즈옵션에 따라 상기 버퍼수단의 출력신호에 응답하여 상기 출력노드를 구동하기 위한 제2 내지 제4 구동부를 구비하는 윈도우 조절수단
    을 구비하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 제2 구동부는,
    상기 버퍼수단의 출력신호를 게이트 입력으로 가지며 제1 전원전압에 자신의 소스단이 접속된 제1 PMOS트랜지스터와,
    상기 제1 PMOS트랜지스터의 드레인단과 상기 출력노드 사이에 배치된 제1 퓨 즈옵션과,
    상기 버퍼수단의 출력신호를 게이트 입력으로 가지며 제2 전원전압에 자신의 소스단이 접속된 제1 NMOS트랜지스터와,
    상기 제1 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 배치된 제2 퓨즈옵션을 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제3항 또는 제5항에 있어서,
    상기 윈도우 조절수단의 출력 데이터가 클럭에 대한 셋업/홀드타임을 만족하도록 지연시키기 위한 지연수단;
    상기 지연수단의 정 및 부출력을 스트로빙신호에 응답하여 출력시키기 위한 래치수단; 및
    상기 래치수단의 정 및 부출력을 인가받기 위한 코어블록
    을 더 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 지연수단은,
    직렬 연결되어 상기 윈도우 조절수단의 출력신호를 지연시키기 제1 및 제2 지연소자와,
    상기 제2 지연소자의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 상기 정출력으로 출력시키기 위해 직렬 연결된 제2 및 제3 인버터와,
    상기 제1 인버터의 출력신호를 반전시켜 상기 부출력으로 출력시키기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  8. 라이징-출력데이터의 유효 데이터 구간을 조절하기 위한 라이징 윈도우 조절수단;
    폴링-출력데이터의 유효 데이터 구간을 조절하기 위한 폴링 윈도우 조절수단; 및
    상기 라이징 윈도우 조절수단 및 상기 폴링 윈도우 조절수단의 출력신호로 데이터핀을 구동하기 위한 출력데이터 구동수단을 구비하며,
    상기 폴링 윈도우 조절수단은,
    상기 폴링-출력데이터에 대응하는 출력신호를 구동하기 위한 제1 구동부와, 복수의 메탈옵션에 따라 상기 폴링-출력데이터에 대응해서 출력신호를 추가적으로 구동하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 라이징-출력데이터의 유효 데이터 구간을 조절하기 위한 라이징 윈도우 조절수단;
    폴링-출력데이터의 유효 데이터 구간을 조절하기 위한 폴링 윈도우 조절수단; 및
    상기 라이징 윈도우 조절수단 및 상기 폴링 윈도우 조절수단의 출력신호로 데이터핀을 구동하기 위한 출력데이터 구동수단을 구비하며,
    상기 라이징 윈도우 조절수단은,
    상기 라이징-출력데이터에 대응하는 출력신호를 구동하기 위한 제1 구동부와, 복수의 메탈옵션에 따라 상기 라이징-출력데이터에 대응해서 출력신호를 추가적으로 구동하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 구동부는,
    상기 라이징-출력데이터를 각각 게이트 입력으로 가지며 제1 전원전압과 제2 전원전압 사이에 직렬 연결된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 제2 구동부는,
    제1 전원전압과 제1 노드 사이에 배치된 제1 메탈옵션과,
    상기 제1 노드와 상기 라이징 윈도부 조절수단의 입력노드 사이에 배치된 제2 메탈옵션과,
    상기 라이징 윈도부 조절수단의 입력노드와 제2노드 사이에 배치된 제3 메탈옵션과,
    상기 제2 노드와 제2 전원전압 사이에 배치된 제4 메탈옵션과,
    상기 제1 및 제2 노드에 걸린 전압을 각각의 게이트 입력으로 가지며 제1 전원전압과 제2 전원전압 사이에 직렬 연결된 제2 PMOS트랜지스터 및 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
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