TWI425354B - 資料存取系統及方法 - Google Patents

Description

資料存取系統及方法

本發明係有關於資料存取系統及方法，尤指一種具有省電及存取同步化功效之資料存取系統及方法。

在習用之電子系統中，當微控制器(microcontroller)或微處理器(microprocessor)要存取某個外部的暫存器(如某個IP元件之暫存器)時，需先將時脈訊號及位址訊號送至每個外部暫存器，再由各個暫存器解碼該位址訊號，以判斷自己是否為存取對象，再藉由該時脈訊號來執行資料存取。然而，由於時脈訊號係送至每個暫存器所包含之正反器(flip－flop)(一個8位元暫存器即有8個正反器)，當系統因日趨複雜而使用大量的暫存器時，就會非常耗電。特別是，若電子系統使用之電源為電池，則耗電更會影響電池的續航力。

另外，當系統使用大量的暫存器時，各個暫存器距離微控制器之遠近就可能造成存取時明顯之時序差(skew)，使存取不同步。先前技術中，需針對不同遠近之暫存器之存取時脈進行微調，以平衡時序差。然而，這種做法易增加電路設計的複雜度，且當暫存器之數量很大時，時序差的變動情形也會變得複雜，此時採用對不同遠近之暫存器進行微調的做法，常會顧此失彼，而難以達致理想的同步化效果。

有鑑於此，本發明之一目的，在於提供一種資料存取系統及方法，其在進行資料存取時，相較於先前技術可達到省電的功效。

本發明之另一目的，在於提供一種資料存取系統及方法，其在進行資料存取時，相較於先前技術，可以簡易的方式達到存取同步化的功效。

本發明揭露一種資料存取系統，其包含：一資料處理單元，發出一存取要求(access request)訊號，以啟動至少一單位資料量之存取，其中該單位資料量之存取係在一參考時脈訊號之複數個時脈週期內執行；一橋接(bridge)裝置，耦接至該資料處理單元，該橋接裝置包含：一存取訊號產生單元，用以依據該存取要求訊號、該參考時脈訊號及一前置時間，產生一存取訊號，其中該存取訊號包含一脈衝(pulse)，該脈衝在該些時脈週期內之時序係依據該前置時間決定；以及一記憶裝置，耦接至該橋接裝置，用以依據該存取訊號執行該單位資料量的存取。

本發明另揭露一種資料存取方法，係用以存取一記憶裝置。該資料存取方法包含下列步驟：發出一存取要求訊號，以啟動該記憶裝置之至少一單位資料量之存取，其中該單位資料量之存取係在一參考時脈訊號之複數個時脈週期內執行；依據該存取要求訊號、該參考時脈訊號及一前置時間，產生一存取訊號，其中該存取訊號包含一脈衝，該脈衝在該些時脈週期內之時序係依據該前置時間決定；以及依據該存取訊號執行該單位資料量的存取。

本發明另揭露一種資料存取系統，其包含：一資料處理單元，發出一寫入要求訊號及對應之一位址訊號及一資料訊號，以啟動至少一單位資料量之寫入，其中該單位資料量之位元數為一正整數N；一橋接裝置，耦接至該資料處理單元，該橋接裝置包含：一位址解碼單元，依據該位址訊號及該寫入要求訊號，產生一位元選取訊號；以及一記憶裝置，耦接至該橋接裝置，當N小於該資料訊號之位元數時，該記憶裝置依據該位元選取訊號，選取該資料訊號中之N個位元，以執行該單位資料量之存取。

第1圖係本發明之資料存取系統之一實施例的方塊圖，其中，資料存取系統10包含一資料處理單元11、一橋接裝置12及一記憶裝置13。資料處理單元11可發出一存取要求訊號及其對應之一位址訊號，以啟動至少一單位資料量之存取。該存取要求訊號可為寫入要求訊號或讀取要求訊號。當該存取要求訊號為寫入要求訊號時，資料處理單元11還發出對應於寫入要求訊號之一資料訊號至記憶裝置13，以將資料寫入記憶裝置13，其中，資料訊號之位元數即為單位資料量。該單位資料量之存取係在一參考時脈訊號之複數個(以M個表示)時脈週期內執行完成。資料處理單元11可為微控制器或微處理器等。單位資料量可為8位元或8位元之倍數等。該參考時脈訊號可為資料存取系統10之系統時脈或資料處理單元11之運作時脈。

橋接裝置12包含一存取訊號產生單元121及一位址解碼單元122。存取訊號產生單元121耦接至資料處理單元11，可依據存取要求訊號、參考時脈訊號及一前置時間，來產生一存取訊號送至記憶裝置13。該存取訊號包含一脈衝，用來使記憶裝置13可執行單位資料量的寫入或讀取。在用來執行單位資料量之存取的M個時脈週期內，該脈衝之時序係依據該前置時間而決定，例如，可將該M個時脈週期之起始點與該脈衝之起始點間之時距設為該前置時間，換言之，若前置時間為k個時脈週期，則該脈衝之起始點即為該M個時脈週期中第k＋1個時脈週期之起始點。在一較佳實施例中，除了該前置時間，該脈衝在該M個時脈週期內之時序還依據一後置時間(圖未顯示)而決定，例如，可將該脈衝之結束點與該M個時脈週期之結束點間之時距設為該後置時間。該脈衝之時序依據前置時間及後置時間決定後，該脈衝之寬度也得以決定。舉例而言，若前置時間與後置時間分別為k與p個時脈週期，則該脈衝之寬度為(M－k－p)個時脈週期。

第2圖係以M＝4為例，顯示參考時脈訊號、存取要求訊號及存取訊號之時序圖(timing diagram)，其中T代表時脈週期。如第2圖所示，前置時間為1T，後置時間為2T，因此存取訊號之脈衝位於第2個時脈週期，且寬度為1T(即4－1－2＝1)。

前置時間及後置時間之長度為可組態(configurable)之參數，可依電路之實際情況進行調整。例如，由於資料處理單元11所提供之資料訊號須達到穩態才能執行寫入，而達到穩態需要一段啟動時間(set－up time)，因此若所需啟動時間較長，則可將前置時間延長，以延後寫入的時間點。再例如，由於在存取記憶裝置13內之較遠的儲存位置時，所需時間較長，因此有時可能無法在該M個時脈週期結束前完成存取。此時，可設定較長之後置時間，以提前寫入的時間點，而確保記憶裝置13所有儲存位置之存取都能在該M個時脈週期內完成。

藉由前述存取訊號之設計，資料存取系統10可達到省電及資料存取同步化之雙重功效。首先，藉由存取訊號所包含之脈衝，即可使記憶裝置13執行資料存取，而不需再將參考時脈訊號送入記憶裝置13。亦即，記憶裝置13在進行存取時，係以存取訊號來取代參考時脈訊號。由於存取訊號之脈衝數少於參考時脈訊號(以第2圖為例，前者為後者之四分之一)，所以記憶裝置13在進行存取時可更為省電。其次，由於記憶裝置13之各個儲存位置遠近不一，在存取不同位置時會產生時序差。藉由前置時間與後置時間來調整存取訊號之脈衝的時序，可確保所有位置之存取皆在該M個時脈週期內完成。如此，雖然不同儲存位置之存取會有時序差，但就資料處理單元11的角度來看，在該M個時脈週期內，仍可存取到記憶裝置13之所有位置，因此可視為同步。

記憶裝置13內之儲存空間分成複數個記憶排區(bank)。位址解碼單元122可依據資料處理單元11所提供之位址訊號，解碼產生一排區選取訊號送至記憶裝置13，以選取其中一個記憶排區。被選取之記憶排區會依據位址訊號進行進一步解碼，以找出要進行存取之儲存位置，再藉由存取訊號產生單元121產生之存取訊號，執行單位資料量的存取，例如，被選取之記憶排區可於存取訊號之脈衝的上升邊緣(rising edge)或下降邊緣(falling edge)時，執行單位資料量的存取。由於存取訊號只需送入被選取之記憶排區(而非所有記憶排區)，因而可達到進一步的省電功效。在一實施例中，位址解碼單元122係依據位址訊號之至少一最高位元(most significant bit)，來產生排區選取訊號；而被選取之記憶排區則依據位址訊號之其餘位元找出要存取之儲存位置。例如，若記憶裝置13包含2⁸ ＝256個儲存位置且分成8個記憶排區(即每個記憶排區包含32個儲存位置)，此時若使用8位元之位址訊號來定址，則位址解碼單元122可利用位址訊號之前3個最高位元來產生排區選取訊號，而被選取之記憶排區則依據位址訊號之其餘5個位元找出要存取之儲存位置。

記憶裝置13可為動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、由正反器(flip－flop)組成之暫存器等。當記憶裝置13為暫存器時，由於讀取正反器時不需藉由脈衝訊號，因此，當存取要求訊號為讀取要求訊號時，存取訊號產生單元121產生之存取訊號不需送入記憶裝置13，而記憶裝置13僅需藉由位址訊號及排區選取訊號即可執行資料讀取。如此，可達到更進一步的省電功效。

此外，在該M個時脈週期結束時，此時單位資料量之存取已完成，橋接裝置12會發出一確認(acknowledge)訊號(圖未顯示)至資料處理單元11，以通知其可繼續進行下一個動作，例如執行下一個程式指令。

在一較佳實施例中，若資料處理單元11之實際資料寬度為N位元，則當N小於資料訊號之位元數時，記憶裝置13係依據一位元選取訊號，選取資料訊號中之N個位元以執行單位資料量之寫入，而該位元選取訊號係由位址解碼單元122依據位址訊號所產生。舉例而言，當N為8且資料訊號之位元數為16時，記憶裝置13可依據位元選取訊號，選取資料訊號中之8個最高位元或8個最低位元(least significant bit)以執行寫入動作；而若記憶裝置13之每一位址對應於一8位元之儲存位置，位址解碼單元122可依據位址訊號之一最低位元，產生位元選取訊號，亦即，當該最低位元為0時，位元選取訊號係選取資料訊號之8個最低位元寫入；當該最低位元為1時，位元選取訊號係選取資料訊號之8個最高位元寫入。如此，若資料處理單元11為8位元之微控制器，則可與另一32位元之微控制器(或微處理器，圖未顯示)共用橋接裝置12，以16位元的方式(亦即16位元之資料訊號)存取記憶裝置13。換言之，在資料處理單元11為8位元之微控制器的情況下，當資料處理單元11要執行寫入時，若其送出之位址訊號之最低位元為0時，資料處理單元11會將其8位元之資料放在資料訊號之8個最低位元；若位址訊號之最低位元為1時，則放在資料訊號之8個最高位元，亦即，執行兩次單位資料量的寫入動作，以完成16位元之資料寫入。另一方面，當資料處理單元11為32位元之微控制器的情況下，32位元之微控制器對於其32位元之資料匯流排，只固定使用最低(或最高)的16個位元，將其放在資料訊號之16個位元，並忽略位元選取訊號，以一次單位資料量的寫入動作完成16位元之資料寫入。

第3圖係本發明之資料存取方法之一實施例的流程圖。該資料存取方法可用以存取一具有複數個記憶排區之記憶裝置，且包含下列步驟：步驟30：發出一存取要求訊號，以啟動該記憶裝置之至少一單位資料量之存取，其中該單位資料量之存取係在一參考時脈訊號之複數個時脈週期內執行。

步驟31：依據該存取要求訊號、該參考時脈訊號及一前置時間，產生一存取訊號，其中該存取訊號包含一脈衝，該脈衝在該些時脈週期內之時序係依據該前置時間決定。

步驟32：依據一位址訊號，產生一排區選取訊號，用以選取該些記憶排區其中之一。

步驟33：被選取之記憶排區依據該存取訊號執行該單位資料量的存取。

步驟34：於該些時脈週期結束前，產生一確認訊號，以顯示該單位資料量的存取完成。

步驟30中，該存取要求訊號為一寫入要求訊號或一讀取要求訊號。當該存取要求訊號為寫入要求訊號時，步驟30還發出對應於該寫入要求訊號之一資料訊號至該記憶裝置。步驟31中，該些時脈週期之起始點與該脈衝之起始點間之時距為該前置時間。在一較佳實施例中，步驟31更依據一後置時間，來產生該存取訊號，其中該脈衝之結束點與該些時脈週期之結束點間之時距為該後置時間。

步驟32中，係依據該位址訊號之至少一最高位元，產生該排區選取訊號。步驟33中，該單位資料量的存取係於該脈衝之上升邊緣或下降邊緣時執行。

以上所述係利用較佳實施例詳細說明本發明，而非限制本發明之範圍。凡熟知此類技藝人士皆能明瞭，可根據以上實施例之揭示而做出諸多可能變化，仍不脫離本發明之精神和範圍。

10．．．資料存取系統

11．．．資料處理單元

12．．．橋接裝置

121．．．存取訊號產生單元

122．．．位址解碼單元

13．．．記憶裝置

30~34．．．資料存取方法之一實施例的流程

第1圖係本發明之資料存取系統之一實施例的方塊圖。

第2圖係以M＝4為例，顯示參考時脈訊號、存取要求訊號及存取訊號之時序圖。

第3圖係本發明之資料存取方法之一實施例的流程圖。

10．．．資料存取系統

11．．．資料處理單元

12．．．橋接裝置

121．．．存取訊號產生單元

122．．．位址解碼單元

13．．．記憶裝置

Claims (22)

1. 一種資料存取系統，包含：一資料處理單元，發出一存取要求(access request)訊號及一位址訊號，以啟動至少一單位資料量之存取，其中該單位資料量之存取係在一參考時脈訊號之複數個時脈週期內執行；一記憶裝置，包含複數個記憶排區(bank)；以及一橋接(bridge)裝置，耦接於該資料處理單元與該記憶裝置之間，該橋接裝置包含：一存取訊號產生單元，用以依據該存取要求訊號、該參考時脈訊號及一前置時間，產生一存取訊號，其中該存取訊號包含一脈衝(pulse)，該脈衝在該些時脈週期內之時序係依據該前置時間決定；以及一位址解碼單元，依據該位址訊號，產生一排區選取訊號，用以選取該些記憶排區其中之一；其中，該記憶裝置依據該存取訊號與該排區選取訊號，執行該單位資料量的存取；其中，每一該些記憶排區包含由正反器構成之複數暫存器，該存取訊號及至少部份之該位址訊號係被傳送至被選取之記憶排區之每一暫存器中。
2. 如申請專利範圍第1項所述之資料存取系統，其中該橋接裝置於該些時脈週期結束前，發出一確認(acknowledge)訊號至該資料處理單元。
3. 如申請專利範圍第1項所述之資料存取系統，其中該些時 脈週期之一起始點與該脈衝之一起始點間之時距為該前置時間。
4. 如申請專利範圍第1項所述之資料存取系統，其中該存取訊號產生單元更依據一後置時間，來產生該存取訊號。
5. 如申請專利範圍第4項所述之資料存取系統，其中該脈衝之一結束點與該些時脈週期之一結束點間之時距為該後置時間。
6. 如申請專利範圍第1項所述之資料存取系統，其中該位址解碼單元係依據該位址訊號之至少一最高位元(most significant bit)，產生該排區選取訊號。
7. 如申請專利範圍第1項所述之資料存取系統，其中當該存取要求訊號為一寫入要求訊號時，該資料處理單元更發出對應於該寫入要求訊號之一資料訊號至該記憶裝置。
8. 如申請專利範圍第7項所述之資料存取系統，其中該資料處理單元之資料寬度為一正整數N，當N小於該資料訊號之位元數時，該記憶裝置依據一位元選取訊號，選取該資料訊號中之N個位元，以執行該單位資料量之存取。
9. 如申請專利範圍第8項所述之資料存取系統，其中該位址解碼單元依據該位址訊號，產生該位元選取訊號。
10. 如申請專利範圍第8項所述之資料存取系統，其中當N為8且該資料訊號之位元數為16時，該記憶裝置係依據該位元選取訊號，選取該資料訊號中之8個最高位元或8個最低位元(least significant bit)，以執行該單位資料量之存取。
11. 如申請專利範圍第10項所述之資料存取系統，其中當該 記憶裝置之每一位址對應一8位元之儲存位置時，該位址解碼單元依據該位址訊號之一最低位元，產生該位元選取訊號。
12. 一種資料存取方法，係用以存取一包含複數個記憶排區之記憶裝置，且每一該些記憶排區包含由正反器構成之複數暫存器，該資料存取方法包含：發出一存取要求訊號，以啟動該記憶裝置之至少一單位資料量之存取，其中該單位資料量之存取係在一參考時脈訊號之複數個時脈週期內執行；依據該存取要求訊號、該參考時脈訊號及一前置時間，產生一存取訊號，其中該存取訊號包含一脈衝，該脈衝在該些時脈週期內之時序係依據該前置時間決定；依據一位址訊號，產生一排區選取訊號，用以選取該些記憶排區其中之一；以及依據該存取訊號與該排區選取訊號執行該單位資料量的存取，其包含：該存取訊號及至少部份之該位址訊號係被傳送至被選取之記憶排區之每一暫存器中。
13. 如申請專利範圍第12項所述之資料存取方法，更包含：於該些時脈週期結束前，產生一確認訊號，以顯示該單位資料量的存取完成。
14. 如申請專利範圍第12項所述之資料存取方法，其中該些時脈週期之一起始點與該脈衝之一起始點間之時距為該前置時間。
15. 如申請專利範圍第12項所述之資料存取方法，其中該存取訊號產生步驟更依據一後置時間，來產生該存取訊號。
16. 如申請專利範圍第15項所述之資料存取方法，其中該脈衝之一結束點與該些時脈週期之一結束點間之時距為該後置時間。
17. 如申請專利範圍第12項所述之資料存取方法，其中該排區選取訊號產生步驟係依據該位址訊號之至少一最高位元，產生該排區選取訊號。
18. 如申請專利範圍第12項所述之資料存取方法，其中當該存取要求訊號為一寫入要求訊號時，該資料存取方法更包含：發出對應於該寫入要求訊號之一資料訊號至該記憶裝置。
19. 一種資料存取系統，包含：一資料處理單元，發出一寫入要求訊號及對應之一位址訊號及一資料訊號，以啟動至少一單位資料量之寫入，其中該資料處理單元之資料寬度為一正整數N；一橋接裝置，耦接至該資料處理單元，該橋接裝置包含：一位址解碼單元，依據該位址訊號及該寫入要求訊號，產生一位元選取訊號；以及一記憶裝置，耦接至該橋接裝置，當N小於該資料訊號之位元數時，該記憶裝置依據該位元選取訊號，選取該資料訊號中之N個位元，以執行該單位資料量之存取；其中該記憶裝置包含複數個記憶排區，且每一該些記憶排區包含由正反器構成之複數暫存器；該位址解碼單元依 據該位址訊號，產生一排區選取訊號，用以選取該些記憶排區其中之一，且至少部份之該位址訊號係被傳送至被選取之記憶排區之每一暫存器中，以執行該單位資料量的存取。
20. 如申請專利範圍第19項所述之資料存取系統，其中當N為8且該資料訊號之位元數為16時，該記憶裝置係依據該位元選取訊號，選取該資料訊號中之8個最高位元或8個最低位元，以執行該單位資料量之存取。
21. 如申請專利範圍第20項所述之資料存取系統，其中當該記憶裝置之每一位址對應一8位元之儲存位置時，該位址解碼單元依據該位址訊號之一最低位元，產生該位元選取訊號。
22. 如申請專利範圍第19項所述之資料存取系統，其中該位址解碼單元係依據該位址訊號之至少一最高位元，產生該排區選取訊號。