JP2010152968A - 半導体記憶装置 - Google Patents

Abstract

【課題】オートプリチャージ機能を持つ半導体記憶装置の消費電力を低減する。
【解決手段】それぞれ内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡを生成するクロック生成回路７０，８０と、内部クロックＩＣＬＫに同期してレイテンシをカウントするレイテンシカウンタと、内部クロックＩＣＬＫＷＡに同期してライトリカバリ期間をカウントするリカバリカウンタとを備える。クロック生成回路８０は、オートプリチャージが指定されている場合には内部クロックＩＣＬＫＷＡを活性化させ、オートプリチャージが指定されていない場合には内部クロックＩＣＬＫＷＡを非活性化させる。これにより、オートプリチャージ機能を使用しない場合にリカバリカウンタ６０がカウント動作を行わないことから、無駄な電力消費を防止することが可能となる。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、リード動作又はライト動作の終了後、ワード線のリセット及びビット線のプリチャージを自動的に行うオートプリチャージ機能を有する半導体記憶装置に関する。

代表的な半導体記憶装置である同期式のＤＲＡＭ（Dynamic Random Access Memory）は、外部クロックに同期して発行されるコマンド及びアドレスに基づいてその動作が制御される。具体的には、アクティブコマンドに同期してロウアドレスを入力した後、リードコマンドに同期してカラムアドレスを入力すれば、リードコマンドの入力からＣＡＳレイテンシが経過した後、リードデータが出力される。また、アクティブコマンドに同期してロウアドレスを入力した後、ライトコマンドに同期してカラムアドレスを入力すれば、ライトコマンドの入力からＣＡＳライトレイテンシが経過した後、ライトデータの入力が可能となる。

そして、このようなリード動作及びライト動作を行った後、プリチャージコマンドを発行することによりワード線のリセット及びビット線のプリチャージを行う。

近年における同期式のＤＲＡＭにおいては、リード動作又はライト動作を行った後、ワード線のリセット及びビット線のプリチャージを自動的に行う「オートプリチャージ機能」が備えられていることが多い（特許文献１参照）。この種のＤＲＡＭにおいては、所定のアドレスピンを用いることにより、オートプリチャージを行うか否かをリードコマンド発行時又はライトコマンド発行時に指定することができる。したがって、リードコマンド発行時又はライトコマンド発行時にオートプリチャージを指定すれば、動作終了後にプリチャージコマンドを入力する必要がなくなる。

一方、ユーザによっては、オートプリチャージ機能を使用せずにプリチャージコマンドを入力したいという要望もある。このような場合には、リードコマンド発行時又はライトコマンド発行時にオートプリチャージを指定しなければよい。

オートプリチャージ機能を用いて自動的にプリチャージを行う場合、メモリセルへの書き込み（リード時においては再書き込み）が正しく完了してから、つまり、十分なライトリカバリ期間が経過してからプリチャージを実行する必要がある。このため、オートプリチャージ機能を実現するためには、ライトリカバリ期間を計時するためのカウンタ回路が必要となる。
特開平１１−３０６７６０号公報

しかしながら、近年の同期式ＤＲＡＭに用いられるクロックは非常に高周波であることから、ライトリカバリ期間の計時に用いるカウンタ回路には、多段のフリップフロップ回路が必要となる。そして、このカウンタ回路は、オートプリチャージ機能を使用しない場合においても、リードライト動作のたびにカウント動作を行うことから、オートプリチャージ機能を使用しない場合において無駄な電力を消費していた。

近年は、同期式のＤＲＡＭに対しては低消費電力化が強く求められており、上記のような無駄な消費電力を削減することが望まれている。

本発明による半導体記憶装置は、リード動作又はライト動作の終了後、ワード線のリセット及びビット線のプリチャージを自動的に行うオートプリチャージ機能を有する半導体記憶装置であって、それぞれ第１及び第２の内部クロックを生成する第１及び第２のクロック生成回路と、第１の内部クロックに同期して、リードコマンドの発行からリードデータの出力までのクロック数又はライトコマンドの発行からライトデータの入力までのクロック数を示すレイテンシを少なくともカウントする第１のカウンタ回路と、第２の内部クロックに同期して、リードデータの出力完了又はライトデータの入力完了からオートプリチャージを開始するまでのライトリカバリ期間を少なくともカウントする第２のカウンタ回路と、を備え、第２のクロック生成回路は、リードコマンド又はライトコマンドの発行時にオートプリチャージが指定されている場合には第２の内部クロックを活性化させ、リードコマンド又はライトコマンドの発行時にオートプリチャージが指定されていない場合には第２の内部クロックを非活性化させることを特徴とする。

本発明によれば、レイテンシのカウントに用いる第１の内部クロックとは別に、ライトリカバリ期間のカウントに用いる第２の内部クロックを生成し、オートプリチャージが指定されていない場合には第２の内部クロックを非活性化（停止）させていることから、オートプリチャージ機能を使用しない場合に第２のカウンタがカウント動作を行わないことから、無駄な電力消費を防止することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体記憶装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置１０は、バンク＃０〜バンク＃７からなるメモリセルアレイ２０と、メモリセルアレイ２０に対してロウ系の選択を行うロウデコーダ２１と、メモリセルアレイ２０に対してカラム系の選択を行うカラムデコーダ２２とを備えている。

ロウデコーダ２１には、ロウバンク制御回路３１からロウアドレスＸＡ、バンクアドレスＢＡ及びロウ制御回路ＸＣが供給され、ロウデコーダ２１はこれに基づいてメモリセルアレイ２０に含まれるワード線ＷＬの選択を行う。また、カラムデコーダ２２には、カラムバンク制御回路３２からカラムアドレスＹＡ、バンクアドレスＢＡ及びカラム制御信号ＹＣが供給され、カラムデコーダ２２はこれに基づいてカラム選択線ＹＳの選択を行う。カラム選択線ＹＳは、メモリセルアレイ２０に含まれるビット線を選択するための信号である。

ロウバンク制御回路３１には、入力レシーバ・アドレスラッチ回路４１からロウアドレスＸＡ及びバンクアドレスＢＡが供給されるとともに、リカバリカウンタ６０からリカバリ完了信号ＲＥＮＤが供給される。特に限定されるものではないが、本実施形態ではロウアドレスＸＡはＸ１３〜Ｘ０からなる１４ビット構成であり、それぞれアドレスピンＡ１３〜Ａ０を介して入力される。また、バンクアドレスＢＡはＢ２〜Ｂ０からなる３ビット構成であり、それぞれアドレスピンＢＡ２〜ＢＡ０を介して入力される。これら３ビットのバンクアドレスＢＡは、８つのバンク＃０〜＃７を選択するために用いられる。

また、カラムバンク制御回路３２には、入力レシーバ・アドレスラッチ回路４１からカラムアドレスＹＡ及びバンクアドレスＢＡが供給されるとともに、レイテンシカウンタ５０からバースト完了信号ＢＥＮＤが供給される。特に限定されるものではないが、本実施形態ではカラムアドレスＹＡはＹ９〜Ｙ０からなる１０ビット構成であり、それぞれアドレスピンＡ９〜Ａ０を介して入力される。したがって、カラムアドレスＹＡを入力する際には、アドレスピンＡ１３〜Ａ１０はアドレスの入力には使用されない。

これを利用して、カラムアドレス入力時におけるアドレスピンＡ１０は、オートプリチャージ機能の指定に用いる。具体的には、カラムアドレス入力時においてアドレスピンＡ１０をハイレベルとすれば、オートプリチャージが指定され、リードライト動作の終了後にワード線のリセット及びビット線のプリチャージが自動的に行われる。逆に、カラムアドレス入力時においてアドレスピンＡ１０をローレベルとすれば、オートプリチャージが指定されず、この場合には、リードライト動作の終了後にプリチャージコマンドを入力する必要がある。

図１に示すように、カラムアドレス入力時にアドレスピンＡ１０を介して入力される信号ＰＡ１０（オートプリチャージ指定信号）は、クロック生成回路８０に供給される。クロック生成回路８０は、リカバリカウンタ６０に対して内部クロックＩＣＬＫＷＡを供給する回路である。一方、クロック生成回路７０は、レイテンシカウンタ５０に対して内部クロックＩＣＬＫＷを供給する回路である。このように、レイテンシカウンタ５０及びリカバリカウンタ６０に対しては、それぞれ異なるクロック生成回路７０，８０によって異なる内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡが供給される。これらクロック生成回路７０，８０の構成については後述する。

レイテンシカウンタ５０は、ＣＡＳレイテンシ、ＣＡＳライトレイテンシ及びバースト長をカウントするカウンタ回路（第１のカウンタ回路）である。そのカウント動作は、クロック生成回路７０より供給される内部クロックＩＣＬＫＷ（第１の内部クロック）に同期して行われる。ここで、「ＣＡＳレイテンシ」とは、リードコマンドの発行からリードデータの出力開始までのクロック数である。また、「ＣＡＳライトレイテンシ」とは、ライトコマンドの発行からライトデータの入力開始までのクロック数である。さらに、バースト長とは、バースト出力又はバースト入力に必要なクロック数である。

そして、リード動作時においては、ＣＡＳレイテンシ及びバースト長のカウントが終了すると、レイテンシカウンタ５０はバースト完了信号ＢＥＮＤを出力する。また、ライト動作時においては、ＣＡＳライトレイテンシ及びバースト長のカウントが終了すると、レイテンシカウンタ５０はバースト完了信号ＢＥＮＤを出力する。バースト完了信号ＢＥＮＤは、カラムバンク制御回路３２、リカバリカウンタ６０及びクロック生成回路７０，８０に供給される。

また、レイテンシカウンタ５０に供給される内部コマンドは、入力レシーバ・コマンドデコーダ４２より供給される。

入力レシーバ・コマンドデコーダ４２は、外部より供給されるコマンド（ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ，ＣＫＥ，ＯＤＴ）を受け付け、これを解読することによって各種の内部コマンドを生成する回路である。入力レシーバ・コマンドデコーダ４２は種々の内部コマンドを生成するが、図１にはこのうち内部ライトコマンドＷＲＤＴが示されている。内部ライトコマンドＷＲＤＴは、外部からライトコマンドが発行された場合に活性化される内部コマンドである。内部ライトコマンドＷＲＤＴは、レイテンシカウンタ５０及びクロック生成回路７０，８０に供給される。

リカバリカウンタ６０は、リード動作又はライト動作が完了した後、メモリセルへの書き込み（リード時においては再書き込み）が正しく完了するまでのライトリカバリ期間（ｔＷＲ）を計時するための回路（第２のカウンタ回路）である。そのカウント動作は、クロック生成回路８０より供給される内部クロックＩＣＬＫＷＡ（第２の内部クロック）に同期して行われる。リカバリカウンタ６０には、内部クロックＩＣＬＫＷＡの他、バースト完了信号ＢＥＮＤ及びオートプリチャージ指定信号ＣＡ１０が供給される。オートプリチャージ指定信号ＣＡ１０は、オートプリチャージ指定信号ＰＡ１０に対応する信号であり、バースト動作の終了に同期してカラムバンク制御回路３２から出力される。そして、リカバリカウンタ６０は、ライトリカバリ期間をカウントするとリカバリ完了信号ＲＥＮＤを活性化させる。リカバリ完了信号ＲＥＮＤは、ロウバンク制御回路３１及びクロック生成回路７０，８０に供給される。

さらに、本実施形態による半導体記憶装置１０は、入力レシーバ・内部クロック生成回路４３を備えている。入力レシーバ・内部クロック生成回路４３は、外部より供給される外部クロックＣＫ，ＣＫＢを受け、これに基づいて内部クロックＩＣＬＫを生成する回路である。内部クロックＩＣＬＫは、クロック生成回路７０，８０に供給される他、入力レシーバ・コマンドデコーダ４２やデータ入出力制御回路４４など、各種内部回路に供給され、これによって各種内部回路の動作タイミングが制御される。尚、データ入出力制御回路４４は、データの入出力に関わる端子（ＤＱ，ＤＭ，ＤＱＳ，ＤＱＳＢ）に接続された回路であり、データの入出力を制御する。

図２は、クロック生成回路７０の回路図である。

図２に示すように、クロック生成回路７０は、ＯＲ回路７１、インバータ７２、ＮＡＮＤ回路７３，７４からなるＳＲラッチ、及びＡＮＤ回路７５によって構成されている。ＯＲ回路７１はバースト完了信号ＢＥＮＤ及びリカバリ完了信号ＲＥＮＤを受け、その論理和出力をＳＲラッチのリセット端子Ｒに供給する。また、ＳＲラッチのセット端子Ｓには、インバータ７２を介して内部ライトコマンドＷＲＤＴの反転信号が供給されている。

かかる構成により、内部ライトコマンドＷＲＤＴがハイレベルに活性化するとＳＲラッチがセットされ、クロック生成回路７０の出力である内部クロックＩＣＬＫＷ（第１の内部クロック）が内部クロックＩＣＬＫと同じ波形となる。そして、バースト完了信号ＢＥＮＤ及びリカバリ完了信号ＲＥＮＤの両方がローレベルになると、ＳＲラッチがリセットされ内部クロックＩＣＬＫＷのクロッキングが停止する。つまり、非活性状態に保たれる。

図３は、クロック生成回路８０の回路図である。

図３に示すように、クロック生成回路８０は、ＯＲ回路８１、ＮＡＮＤ回路８２〜８４及びＡＮＤ回路８５によって構成されている。ＯＲ回路８１はバースト完了信号ＢＥＮＤ及びリカバリ完了信号ＲＥＮＤを受け、その論理和出力をＮＡＮＤ回路８３，８４からなるＳＲラッチのリセット端子Ｒに供給する。また、ＮＡＮＤ回路８２は、内部ライトコマンドＷＲＤＴ及びオートプリチャージ指定信号ＰＡ１０を受け、その否定論理積出力をＮＡＮＤ回路８３，８４からなるＳＲラッチのセット端子Ｓに供給する。

かかる構成により、内部ライトコマンドＷＲＤＴ及びオートプリチャージ指定信号ＰＡ１０の両方がハイレベルに活性化するとＳＲラッチがセットされ、クロック生成回路８０の出力である内部クロックＩＣＬＫＷＡ（第２の内部クロック）が内部クロックＩＣＬＫと同じ波形となる。そして、バースト完了信号ＢＥＮＤ及びリカバリ完了信号ＲＥＮＤの両方がローレベルになると、ＳＲラッチがリセットされ内部クロックＩＣＬＫＷＡのクロッキングが停止する。つまり、非活性状態に保たれる。

このように、クロック生成回路８０においては、オートプリチャージ指定信号ＰＡ１０がＮＡＮＤ回路８２に供給されていることから、オートプリチャージ指定信号ＰＡ１０がハイレベルである場合、つまり、オートプリチャージが指定されている場合には、図２に示すクロック生成回路７０と同じ動作を行う。これに対し、オートプリチャージ指定信号ＰＡ１０がローレベルである場合、つまり、オートプリチャージが指定されていない場合には、ＮＡＮＤ回路８３，８４からなるＳＲラッチがセットされないことから、内部クロックＩＣＬＫＷＡは非活性状態に保たれることになる。

図４は、クロック生成回路７０，８０の動作とオートプリチャージ指定信号ＰＡ１０との関係をまとめた表である。

図４に示すように、クロック生成回路７０については、オートプリチャージ指定信号ＰＡ１０のレベルにかかわらず、ライト動作時においては常に動作を行う。つまり、内部クロックＩＣＬＫＷの生成を行う。これに対し、クロック生成回路８０については、オートプリチャージ指定信号ＰＡ１０がハイレベルである場合、つまり、オートプリチャージが指定されている場合に限り内部クロックＩＣＬＫＷＡの生成を行い、オートプリチャージが指定されていない場合には動作を停止する。

図５は、オートプリチャージが指定されている場合のライト動作を示すタイミング図である。ライト動作におけるオートプリチャージの指定は、ライトコマンド（ＷＲ）の入力時においてアドレスピンＡ１０をハイレベルとすることにより行う。

まず、ライトコマンド（ＷＲ）が入力されると、入力レシーバ・コマンドデコーダ４２はこれを解読し、内部ライトコマンドＷＲＤＴを１クロックサイクルだけハイレベルとする。これにより、図２に示したＮＡＮＤ回路７３，７４からなるＳＲラッチがセットされ、クロック生成回路７０は内部クロックＩＣＬＫに同期して内部クロックＩＣＬＫＷを生成する。

また、アドレスピンＡ１０を介してオートプリチャージの指定を受けた入力レシーバ・アドレスラッチ回路４１は、オートプリチャージ指定信号ＰＡ１０をハイレベルとする。これにより、図３に示したＮＡＮＤ回路８３，８４からなるＳＲラッチがセットされ、クロック生成回路８０は内部クロックＩＣＬＫに同期して内部クロックＩＣＬＫＷＡを生成する。

さらに、内部ライトコマンドＷＲＤＴはレイテンシカウンタ５０にも供給され、レイテンシカウンタ５０はこれに応答してバースト完了信号ＢＥＮＤをハイレベルとする。これにより、クロック生成回路７０，８０に含まれるＳＲラッチのセット状態が維持される。

そして、レイテンシカウンタ５０があらかじめ定められたＣＡＳライトレイテンシ及びバースト長をカウントし終えると、バースト完了信号ＢＥＮＤがローベルに遷移する。ここで、ＣＡＳライトレイテンシとは、ライトコマンドの発行からライトデータの入力開始までのクロック数を示すレイテンシであり、図５に示す例では５クロックサイクル（ＣＷＬ＝５ｔＣＫ）である。また、バースト長とは、ライトデータの入力開始からライトデータの入力完了までのクロック数を示し、図５に示す例では４ビット（ＢＬ＝８）である。

また、図５に示す例ではオートプリチャージが指定されているため、オートプリチャージ指定信号ＣＡ１０のハイレベルへの遷移に応答して、リカバリカウンタ６０はリカバリ完了信号ＲＥＮＤをハイレベルに変化させる。このため、クロック生成回路７０，８０に含まれるＳＲラッチはリセットされず、それぞれ内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡのクロッキングを継続する。したがって、レイテンシカウンタ５０及びリカバリカウンタ６０は、バーストライト終了後も正しく動作を継続することができる。

そして、リカバリカウンタ６０によってライトリカバリ期間のカウントが終了すると、リカバリ完了信号ＲＥＮＤがローレベルに遷移する。その結果、クロック生成回路７０，８０に含まれるＳＲラッチがリセットされ、内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡが停止する。図５に示す例では、ライトリカバリ期間は５クロックサイクル（ｔＷＲ＝５ｔＣＫ）である。

このように、オートプリチャージが指定されている場合には、バーストライト終了後も内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡのクロッキングが継続されるため、オートプリチャージを正しく実行することが可能となる。

図６は、オートプリチャージが指定されていない場合のライト動作を示すタイミング図である。ライト動作におけるオートプリチャージの非指定は、ライトコマンド（ＷＲ）の入力時においてアドレスピンＡ１０をローレベルとすることにより行う。

上述の通り、オートプリチャージが指定されていない場合のクロック生成回路７０の動作は、図５に示したオートプリチャージが指定されている場合の動作と同じである。したがって、図６に示すように、内部ライトコマンドＷＲＤＴの発生に応答して内部クロックＩＣＬＫＷのクロッキングが開始される。かかる動作は、図５を用いて説明したとおりである。

一方、本例では、オートプリチャージ指定信号ＰＡ１０がローレベルであることから、図３に示したＮＡＮＤ回路８３，８４からなるＳＲラッチはセットされない。したがって、クロック生成回路８０の出力である内部クロックＩＣＬＫＷＡは、非活性状態に保たれる。

そして、レイテンシカウンタ５０があらかじめ定められたＣＡＳライトレイテンシ及びバースト長をカウントし終えると、バースト完了信号ＢＥＮＤがローレベルに遷移する。

図６に示す例ではオートプリチャージが指定されていないため、オートプリチャージ指定信号ＣＡ１０のローレベルのままである。これにより、リカバリカウンタ６０の出力であるリカバリ完了信号ＲＥＮＤもローレベルに維持される。したがって、バースト完了信号ＢＥＮＤのローレベルへの遷移に応答して、クロック生成回路７０に含まれるＳＲラッチがリセットされ、内部クロックＩＣＬＫＷが停止する。

このように、オートプリチャージが指定されていない場合には、クロック生成回路８０は内部クロックＩＣＬＫＷＡの生成を行わない。また、クロック生成回路７０はバーストライト終了に応答して内部クロックＩＣＬＫＷのクロッキングを停止させる。

以上説明したように、本実施形態による半導体記憶装置１０によれば、オートプリチャージが指定されていない場合に内部クロックＩＣＬＫＷＡが停止することから、リカバリカウンタ６０におけるカウント動作が行われない。したがって、オートプリチャージが指定されていない場合における無駄な電力消費を抑えることが可能となる。

次に、本発明の第２の実施形態について説明する。

図７は、本発明の好ましい第２の実施形態による半導体記憶装置１００の構成を示すブロック図である。

本実施形態による半導体記憶装置１００は、内部クロックＩＣＬＫＷＡを生成するクロック生成回路８０がクロック生成回路９０に置き換えられている点において、図１に示した半導体記憶装置１０と相違している。クロック生成回路９０には、内部クロックＩＣＬＫ、リカバリ完了信号ＲＥＮＤ、オートプリチャージ指定信号ＣＡ１０及び内部ライトコマンドＷＲＣＴが供給される。前述のクロック生成回路８０とは異なり、バースト完了信号ＢＥＮＤ、オートプリチャージ指定信号ＰＡ１０及び内部ライトコマンドＷＲＤＴは入力されない。

図８は、クロック生成回路９０の回路図である。

図８に示すように、クロック生成回路９０は、ＮＡＮＤ回路９１〜９３及びＡＮＤ回路９４によって構成されている。ＮＡＮＤ回路９１は、内部ライトコマンドＷＲＣＴ及びオートプリチャージ指定信号ＣＡ１０を受け、その否定論理積出力をＮＡＮＤ回路９２，９３からなるＳＲラッチのセット端子Ｓに供給する。かかる構成により、内部ライトコマンドＷＲＣＴ及びオートプリチャージ指定信号ＣＡ１０の両方がハイレベルに活性化するとＳＲラッチがセットされ、クロック生成回路９０の出力である内部クロックＩＣＬＫＷＡ（第２の内部クロック）は内部クロックＩＣＬＫと同じ波形となる。ここで、内部ライトコマンドＷＲＣＴとは、ライトコマンド（ＷＲ）が発行された後、バースト動作の終了に同期して出力される内部コマンドである。そして、ＳＲラッチのリセット端子Ｒに入力されるリカバリ完了信号ＲＥＮＤがローレベルになると、ＳＲラッチがリセットされ内部クロックＩＣＬＫＷＡは停止する。つまり、非活性状態に保たれる。

図９は、第２の実施形態においてオートプリチャージが指定されている場合のライト動作を示すタイミング図である。

クロック生成回路７０の動作については第１の実施形態と同じであり、したがって、図９に示すように、内部ライトコマンドＷＲＤＴの発生に応答して内部クロックＩＣＬＫＷのクロッキングが開始される。かかる動作は、図５を用いて説明したとおりである。

一方、クロック生成回路７０内のＳＲラッチがセットされる時点では、クロック生成回路９０に含まれるＳＲラッチはまだセットされないため、内部クロックＩＣＬＫＷＡは非活性状態に保たれる。

その後、バースト動作の終了に同期して内部ライトコマンドＷＲＣＴ及びオートプリチャージ指定信号ＣＡ１０がともにハイレベルになると、図８に示したＮＡＮＤ回路９２，９３からなるＳＲラッチがセットされ、クロック生成回路９０は内部クロックＩＣＬＫに同期して内部クロックＩＣＬＫＷＡを生成する。

さらに、オートプリチャージ指定信号ＣＡ１０のハイレベルへの遷移に応答して、リカバリカウンタ６０はリカバリ完了信号ＲＥＮＤをハイレベルに変化させる。これにより、クロック生成回路７０，９０に含まれるＳＲラッチのセット状態が維持される。

そして、リカバリカウンタ６０によってライトリカバリ期間のカウントが終了すると、リカバリ完了信号ＲＥＮＤがローレベルに遷移する。その結果、クロック生成回路７０，９０に含まれるＳＲラッチがリセットされ、内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡが停止する。

尚、オートプリチャージが指定されていない場合の動作は第１の実施形態と同一であることから、重複する説明は省略する。

以上説明したように、本実施形態による半導体記憶装置１００によれば、オートプリチャージが指定されている場合、クロック生成回路９０はライトコマンドの発行からライトデータの入力完了（バースト動作の完了）までの期間は内部クロックＩＣＬＫＷＡを生成することなく、リカバリ期間だけ内部クロックＩＣＬＫＷＡを活性化している。このため、リカバリカウンタ６０においても、ライトコマンドの発行からライトデータの入力完了（バースト動作の完了）までの期間はカウント動作を行わないことから、オートプリチャージが指定されている場合についても無駄な電力消費を抑えることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の実施形態においては、ライト動作を行う場合を例に説明したが、リード動作を行う場合も同様である。この場合、リードコマンドの発行時にオートプリチャージが指定されていれば、リード動作の終了後、ライトリカバリ期間の経過後にワード線のリセット及びビット線のプリチャージが行われる。また、レイテンシカウンタ５０は、内部クロックＩＣＬＫＷに同期して、リードコマンドの発行からリードデータの出力開始までのクロック数を示すレイテンシ（ＣＡＳレイテンシ）と、リードデータの出力開始からリードデータの出力完了までのクロック数を示すバースト長をさらにカウントすればよい。さらに、リカバリカウンタ６０は、内部クロックＩＣＬＫＷＡに同期して、リードデータの出力完了からオートプリチャージを開始するまでのライトリカバリ期間をカウントすればよい。

また、上記の実施形態においては、半導体記憶装置がバースト動作を行う場合を例に説明したが、本発明における半導体記憶装置がバースト動作を行うことは必須でない。したがって、バースト動作を行わない場合、レイテンシカウンタ５０はＣＡＳレイテンシ又はＣＡＳライトレイテンシをカウントすれば足り、バースト長をカウントする必要はない。

また、上記実施形態では、アドレスピンＡ１０を用いてオートプリチャージの指定を行っているが、オートプリチャージの指定方法がこれに限定されるものではない。

本発明の好ましい第１の実施形態による半導体記憶装置１０の構成を示すブロック図である。 クロック生成回路７０の回路図である。 クロック生成回路８０の回路図である。 クロック生成回路７０，８０の動作とオートプリチャージ指定信号ＰＡ１０との関係をまとめた表である。 第１の実施形態においてオートプリチャージが指定されている場合のライト動作を示すタイミング図である。 第１の実施形態においてオートプリチャージが指定されていない場合のライト動作を示すタイミング図である。 本発明の好ましい第２の実施形態による半導体記憶装置１００の構成を示すブロック図である。 クロック生成回路９０の回路図である。 第２の実施形態においてオートプリチャージが指定されている場合のライト動作を示すタイミング図である。

符号の説明

１０，１００ 半導体記憶装置
２０ メモリセルアレイ
２１ ロウデコーダ
２２ カラムデコーダ
３１ ロウバンク制御回路
３２ カラムバンク制御回路
４１ 入力レシーバ・アドレスラッチ回路
４２ 入力レシーバ・コマンドデコーダ
４３ 入力レシーバ・内部クロック生成回路
４４ データ入出力制御回路
５０ レイテンシカウンタ
６０ リカバリカウンタ
７０，８０，９０ クロック生成回路

Claims (4)

1. リード動作又はライト動作の終了後、ワード線のリセット及びビット線のプリチャージを自動的に行うオートプリチャージ機能を有する半導体記憶装置であって、
   それぞれ第１及び第２の内部クロックを生成する第１及び第２のクロック生成回路と、
   前記第１の内部クロックに同期して、リードコマンドの発行からリードデータの出力までのクロック数又はライトコマンドの発行からライトデータの入力までのクロック数を示すレイテンシを少なくともカウントする第１のカウンタ回路と、
   前記第２の内部クロックに同期して、前記リードデータの出力完了又は前記ライトデータの入力完了からオートプリチャージを開始するまでのライトリカバリ期間を少なくともカウントする第２のカウンタ回路と、を備え、
   前記第２のクロック生成回路は、前記リードコマンド又は前記ライトコマンドの発行時に前記オートプリチャージが指定されている場合には前記第２の内部クロックを活性化させ、前記リードコマンド又は前記ライトコマンドの発行時に前記オートプリチャージが指定されていない場合には前記第２の内部クロックを非活性化させることを特徴とする半導体記憶装置。
2. 前記第２のカウンタ回路は、前記リードコマンド又は前記ライトコマンドの発行からオートプリチャージを開始するまでの期間をカウントすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のカウンタ回路は、前記リードコマンド又は前記ライトコマンドの発行から前記リードデータの出力完了又は前記ライトデータの入力完了までの期間をカウントすることなく、前記ライトリカバリ期間をカウントすることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１のカウンタ回路は、前記リードデータの出力開始から前記リードデータの出力完了までのクロック数又は前記ライトデータの入力開始から前記ライトデータの入力完了までのクロック数を示すバースト長をさらにカウントすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。

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