JP4837357B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に、オートリフレッシュ期間においてＤＬＬ（Delay Locked Loop）回路の制御を行う半導体記憶装置に係る。
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のＤＲＡＭでは、キャパシタ構造による電荷保持で記憶を行っている。この電荷保持では、微小なリーク電流によって徐々に電荷が失われるので、電荷が失われる前にいったん読み出して同じ情報を書き込む動作、いわゆるリフレッシュ動作が必要である。ＳＤＲＡＭにおいて、二種類のリフレッシュ動作、オートリフレッシュとセルフリフレッシュがあるが、この二種類のリフレッシュ動作では、リフレッシュ動作終了の制御方法に違いがある。
セルフリフレッシュでは、外部クロック無しに自分自身（セルフ）で周期信号を発生しリフレッシュを行う。図２１（ａ）に示すようにセルフリフレッシュでは、外部からセルフリフレッシュ・エントリ信号（ＳＥＬＦ ＲＥＦ ＥＮＴＲＹ）が入ると、ある一定周期ごとにリフレッシュ信号（ＲＥＦ）を発生させることでリフレッシュを行い、外部からセルフリフレッシュ・イグジット信号（ＳＥＬＦ ＲＥＦ ＥＸＩＴ）が来るまで、順次アドレスのリフレッシュが繰り返される。
一方、オートリフレッシュは、外部リフレッシュ命令をうけて、１回のリフレッシュに必要なワード線のリフレッシュを開始し、自動（オート）でリフレッシュを終了する。図２１（ｂ）に示すようにオートリフレッシュは、外部からオートリフレッシュ命令（ＡＵＴＯ ＲＥＦ ＣＯＭ）が入るだけでオートリフレッシュ期間（ｔＲＦＣ）のみリフレッシュを行い、自動的に終了する。
ところで、ＳＤＲＡＭは、外部から入力されるシステムクロック（外部クロック）と内部クロックとの位相を合わせるためのＤＬＬ回路を備え、アクティブ時とオートリフレッシュ期間とにおいて、ＤＬＬを動作させ続ける方式を取っている。ＤＬＬ回路は、出力データと外部クロックの同期を取るための回路であるが、ＳＤＲＡＭは、スタンバイ状態ではデータを出力せず、ＤＬＬ動作が不要であるので、消費電流削減のためには、ＤＬＬ回路をパワーダウンさせることが好ましい。しかし、スタンバイ状態があまり長時間になると、温度変化等による外部クロックと内部クロックとの位相ズレによってジッタが増大してしまう。そこで所定の周期、例えば７．８μｓごとに必ず来るオートリフレッシュ命令を利用して、オートリフレッシュ時にＤＬＬ回路を動作させることでジッタの増大を防ぐようにしている。また、アクティブ時とオートリフレッシュ期間共にロウアクティブ信号ＲＡＳが活性となるために（図２２）、ロウアクティブ信号ＲＡＳを使ってオートリフレッシュ時にＤＬＬ回路を動作させるようにしていた。
すなわち、ＤＬＬ回路では、アクティブ時とオートリフレッシュ時にＤＬＬを動作させるのにロウアクティブ信号ＲＡＳの性質が都合よいので、ＤＬＬ動作制御信号として信号ＲＡＳを利用する方式をとっていた。図２２は、ＳＤＲＡＭの状態によるロウアクティブ信号ＲＡＳの動作を示している。ＡＣＴ ＣＯＭは、外部からのアクティブ命令であり、ＰＲＥ ＣＯＭは、外部からのプリチャージ命令であり、ＡＵＴＯ ＲＥＦ ＣＯＭは、外部からのオートリフレッシュ命令を示している。それぞれの命令がきた場合の信号ＲＡＳの動作としては、アクティブ期間およびリフレッシュ期間には「Ｈ」となり、プリチャージスタンバイ状態では「Ｌ」となる。そして、信号ＲＡＳがＨ状態の時に信号ＤＬＬＰＷＤＮによってＤＬＬを動作（ＤＬＬ ＯＮ）させるようにしている。
ところで、ＳＤＲＡＭの記憶容量が増えるにつれ、オートリフレッシュ期間に一度にリフレッシュを行うワード線数が増大するとピーク消費電流が増大してしまう。このため、ピーク電流を分散する目的でリフレッシュを特定のアドレス、バンクごとにずらしたり、分散させたりして行う必要がでてきた。そうすると、リフレッシュ動作に必要な時間が長くなることから、ＪＥＤＥＣ（Joint Electron Device Engineering Council）により定められるオートリフレッシュ期間が増加している。例えば、リフレッシュ期間は、２５６Ｍｂでは７５ｎｓ、５１２Ｍｂでは１０５ｎｓ、１Ｇｂでは１２７．５ｎｓ、２Ｇｂでは１９５ｎｓ、４Ｇｂでは３２７．５ｎｓと、記憶容量が増えるにつれ長くなっている。
次に、具体的に、信号ＲＡＳを用いた従来のオートリフレッシュ時のＤＬＬの制御について説明する。図２３は、従来のオートリフレッシュ時のＤＬＬの第１の動作例を示すタイミングチャートであって、一度にリフレッシュを行うものである。ＡＵＴＯＲＥＦＣＯＭは、外部からのオートリフレッシュ命令の指令信号である。信号ＲＥＦは、オートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭをうけてＳＤＲＡＭ内部で作られる信号であってＨでリフレッシュ期間を示し、タイマーによりリフレッシュ期間の長さがｔＲＦＣ以内になるように設定されている。信号ＲＡＳは、ロウアクティブ信号で、リフレッシュ時には、信号ＲＥＦのＨ期間以内に信号ＲＡＳのＨ期間が収まるように設定されており、実際にリフレッシュを行っている期間は、信号ＲＡＳがＨ状態の時である。
また、図２４は、従来のオートリフレッシュ時のＤＬＬの第２の動作例を示すタイミングチャートであって、アドレス違いでずらしてリフレッシュを行うものである。アドレス違いでずらしてリフレシュを行うために、信号ＲＡＳ＿１、ＲＡＳ＿２の２つのロウアクティブ信号を用いている。ここで信号ＲＡＳ＿ｉのｉは、バンクアドレスを示し、ロウアクティブ信号ＲＡＳは、バンク数ある信号ＲＡＳ＿ｉの論理和を取ったものである（図２４では、ｉが１と２である）。
さらに、図２５は、従来のオートリフレッシュ時のＤＬＬの第３の動作例を示すタイミングチャートであって、アドレス違いで分割リフレッシュを行うものである。アドレス違いで２回に分けてリフレッシュを行うために信号ＲＡＳがＨ期間を２回（信号ＲＡＳ＿１、ＲＡＳ＿２）に分けて出力される。
ところで、ＳＤＲＡＭにおいて１回あたりのリフレッシュに最低必要な時間は、ある程度決まっている。したがって、図２４、図２５のようにリフレッシュをずらしたり、分割したりして行う場合には、どうしても長いｔＲＦＣが必要となる。また、図２３、図２４、図２５におけるＤＬＬの動作期間は、信号ＲＡＳがＨの期間であるが、それぞれｔＲＦＣ期間中のほとんどの期間でＤＬＬが動作している。つまり、このようなオートリフレッシュ時のＤＬＬの動作制御方法は、大容量化したＳＤＲＡＭにおいて、ｔＲＦＣが長くなるにつれてＤＬＬの動作期間が長くなって、ＤＬＬの動作による消費電流が増大してしまう虞がある。
前述のような状況を鑑みた本発明者は、リフレッシュ期間中には、データが出力されず、リフレッシュ周期（例えば７．８μｓ）にジッタがさほど増えるとは考え難いので、長くなったオートリフレッシュ期間中にＤＬＬを動作させ続けることは、ほとんど意味がないと考えた。そして、リフレッシュ動作電流を減らすには、リフレッシュ期間中のＤＬＬの動作期間を短くすることが有効であることを見出した。そこで、分割リフレッシュを制御する信号ＲＡＳを用いて、オートリフレッシュ期間中の限られた期間にＤＬＬ回路を動作させる方式を創案した。
本発明の１つのアスペクトに係る半導体記憶装置は、リフレッシュコマンドを受ける度に複数回のリフレッシュ動作がメモリセルに対して実行される半導体記憶装置である。この半導体記憶装置は、外部から供給される外部クロック信号に対して内部クロック信号の位相を合わせるＤＬＬ回路と、リフレッシュコマンド受ける度に実行される複数回のリフレッシュ動作の中の少なくとも１回のリフレッシュ動作のときはＤＬＬ回路を動作させ、残りのリフレッシュ動作のときはＤＬＬ回路の動作を停止させるＤＬＬ制御回路と、を含む。
本発明の他のアスペクトに係る半導体記憶装置は、オートリフレッシュ命令後のリフレッシュ期間においてメモリアレイを順次リフレッシュする半導体記憶装置である。この半導体記憶装置は、外部から供給される外部クロック信号に対して内部クロック信号の位相を合わせるＤＬＬ回路と、Ｍ（Ｍは２以上の整数）個のリフレッシュ期間に含まれる１以上かつＭ−１以下のリフレッシュ期間内において、ＤＬＬ回路の動作を停止するように制御するＤＬＬ制御回路と、を含む。
本発明によれば、ＤＬＬ回路におけるオートリフレッシュ時の動作電流を削減して、消費電流を低減することができる。その理由は、リフレッシュ期間中の一部に限定してＤＬＬ回路を動作させるためである。
本発明の実施形態に係る半導体記憶装置は、リフレッシュを時間的に分割して行うためのアドレス信号が一つのリフレッシュ期間にＮ（Ｎは２以上の整数）回アクティブになることでメモリアレイを順次リフレッシュする。そして、外部から供給される外部クロック信号に対して内部クロック信号の位相を合わせるＤＬＬ回路と、アドレス信号がＮ回アクティブになる区間に含まれる１以上かつＮ−１以下回アクティブになる区間では、ＤＬＬ回路の動作を停止するように制御するＤＬＬ制御回路と、を含む。ＤＬＬ制御回路は、分割して行うためのアドレス信号をカウントするカウンタ回路と、カウンタ回路のカウント値をデコードするデコーダ回路とを備える。そして、デコーダ回路が所定のカウント範囲をデコードしている間、ＤＬＬ回路は、動作を停止するように制御される。カウンタ回路は、リフレッシュ期間でアクティブとされ、リフレッシュ期間外ではリセットされるように構成される。このようにＤＬＬ制御回路は、リフレッシュを分割して行うための信号を利用してオートリフレッシュ期間中の一部の期間に限定してＤＬＬ回路を動作させる。
本発明の実施形態に係る半導体記憶装置は、オートリフレッシュ命令後のリフレッシュ期間においてメモリアレイを順次リフレッシュする。そして、外部から供給される外部クロック信号に対して内部クロック信号の位相を合わせるＤＬＬ回路と、Ｍ（Ｍは２以上の整数）個のリフレッシュ期間に含まれる１以上かつＭ−１以下のリフレッシュ期間内において、ＤＬＬ回路の動作を停止するように制御するＤＬＬ制御回路と、を含む。ＤＬＬ制御回路は、オートリフレッシュ命令の指示信号をカウントするカウンタ回路と、カウンタ回路のカウント値をデコードするデコーダ回路とを備える。デコーダ回路が所定のカウント範囲をデコードしている間、ＤＬＬ回路は、動作を停止する。このようにＤＬＬ制御回路は、外部からのオートリフレッシュ命令をうけて毎回ＤＬＬ回路を動作させるのではなく、オートリフレッシュ命令の複数回ごとに１回ＤＬＬ回路を動作させる。
以上のように本発明の実施形態に係る半導体記憶装置によれば、リフレッシュ期間中のＤＬＬ回路の動作時間を間引いてＤＬＬ回路を動作させる。このようにＤＬＬ回路が動作することで、ＤＬＬ回路におけるジッタを低減しつつオートリフレッシュ時の動作電流を削減することができる。以下、実施例に即し、図面を参照して詳しく説明する。
図１は、本発明の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置は、ＳＤＲＡＭであって、コマンドデコーダ１１、モードレジスタ１２、制御回路１３、ロウアドレスバッファ＆リフレッシュ制御回路１４、ロウデコーダ１５、メモリセルアレイ１６、センスアンプ１７、コラムデコーダ１８、コラムアドレスバッファ１９、ラッチ＆バッファ２０、ＣＫ入力回路２１、ＤＬＬ制御回路２２、ＤＬＬ回路２３を備える。
コマンドデコーダ１１は、チップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、コラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、アドレス信号ＡＤをデコードし、ＳＤＲＡＭにおける各種動作モードを設定するためのデコード信号を制御回路１３に出力する。制御回路１３は、デコード信号とモードレジスタ１２によって取り込んだアドレス信号ＡＤとを元にＳＤＲＡＭの各種動作モードに応じてロウアドレスバッファ＆リフレッシュ制御回路１４、センスアンプ１７、コラムアドレスバッファ１９、ラッチ＆バッファ２０、ＤＬＬ制御回路２２等を制御する。
コラムアドレスバッファ１９は、モードレジスタ１２、制御回路１３を介して取り込んだアドレス信号からコラムアドレスをデコードし、コラムデコーダ１８に供給する。そして、ロウアドレスとコラムアドレスとで指定されるメモリセルアレイ１６中のセルに対してセンスアンプ１７を介してデータのリード・ライトが行われる。メモリライト時には、データ入出力ＤＱから入力されるライトデータがラッチ＆バッファ２０、コラムデコーダ１８、センスアンプ１７を介してメモリセルアレイ１６中のセルに書き込まれる。また、メモリリード時には、メモリセルアレイ１６中のセルから読み出されたデータがセンスアンプ１７、コラムデコーダ１８、ラッチ＆バッファ２０を介してデータ入出力ＤＱから出力される。
ＣＫ入力回路２１は、外部入力クロックＣＫを入力して内部クロックＣＫ０を生成し、内部クロックＣＫ０を、制御回路１３、ロウアドレスバッファ＆リフレッシュ制御回路１４、ロウデコーダ１５、センスアンプ１７、コラムデコーダ１８、ラッチ＆バッファ２０等にタイミング情報として供給する。
ロウアドレスバッファ＆リフレッシュ制御回路１４は、制御回路１３の制御によってアドレス信号ＡＤからロウアドレスを取り出し、ロウデコーダ１５を介してメモリセルアレイ１６に対しリード・ライトのためのロウアドレス情報を供給する。また、ロウデコーダ１５を介してメモリセルアレイ１６に対しリフレッシュのためのロウアドレス情報を供給する。さらに、リフレッシュのタイミングに合わせて、ＤＬＬ回路２３の動作を制御するようにＤＬＬ制御回路２２に対して信号ＲＥＦ、信号ＲＡＳ等を供給する。また、必要に応じてオートリフレッシュ命令を指示する信号であるオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭをＤＬＬ制御回路２２に供給する。ここで、信号ＲＥＦは、外部からのオートリフレッシュ命令によってロウアドレスバッファ＆リフレッシュ制御回路１４内部で作られるリフレッシュ信号に相当し、Ｈでリフレッシュ期間を示し、タイマー等によってＨ期間の長さがｔＲＦＣ以内になるように設定され、ｔＲＦＣ以内にリフレッシュ動作が完了するようにされる。また、信号ＲＡＳは、ワード線ヒット信号、すなわちメモリセルのロウアドレスをアクティブにするアドレス信号に相当する。
ＤＬＬ制御回路２２は、信号ＲＥＦ、信号ＲＡＳ等に基づいてＤＬＬ回路２３の動作を制御する信号ＤＬＬＰＷＤＮをＤＬＬ回路２３に出力する。ＤＬＬ回路２３は、外部入力クロックＣＫを入力し、ジッタなどを抑制したクロック信号ＣＫ１をラッチ＆バッファ２０等にタイミング情報として出力する。この際、信号ＤＬＬＰＷＤＮによってクロック信号ＣＫ１の出力の停止を制御する。信号ＤＬＬＰＷＤＮは、ＤＬＬ回路の通常動作、パワーダウン動作を制御するＤＬＬパワーダウン信号に相当する。
次に、以上のように構成される半導体記憶装置において、リフレッシュ期間中の一部にＤＬＬ回路２３を動作させるためのＤＬＬ制御回路２２の構成とタイミングチャートとを中心に、より詳細に説明する。
図２は、信号ＲＥＦ、信号ＲＡＳの発生回路を示すブロック図である。この発生回路は、ロウアドレスバッファ＆リフレッシュ制御回路１４内に設けられる。ロウアドレスバッファ＆リフレッシュ制御回路１４内で生成されるオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭによって、ＲＥＦ発生回路３１は、信号ＲＥＦを出力（ローレベルからハイレベルに変化）する。ＲＡＳ発生回路３２は、信号ＲＥＦが出力されることで信号ＲＡＳを出力（ローレベルからハイレベルに変化）する。また、ＲＡＳ発生回路３２は、信号ＲＡＳのローレベルからハイレベルに変化後、内蔵するタイマー等によって所定時間経過後に信号ＲＡＳをハイレベルからローレベルに変化させる。その後、再び信号ＲＡＳをローレベルからハイレベルに変化させ、所定時間経過後にハイレベルからローレベルに変化させる。ＲＡＳ発生回路３２がＮ（Ｎは２以上の整数）回、ハイレベルとなった信号ＲＡＳを出力した後に、ＲＥＦ発生回路３１は、信号ＲＥＦをハイレベルからローレベルに変化させる。
図３は、信号ＲＥＦ、信号ＲＡＳの発生タイミングを示すタイミングチャートである。チップセレクト信号ＣＳＢがローレベルであり、ライトイネーブル信号ＷＥＢがハイレベルであり、ロウアドレスストローブ信号ＲＡＳＢおよびコラムアドレスストローブ信号ＣＡＳＢがローレベルになると、ロウアドレスバッファ＆リフレッシュ制御回路１４内でオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭが生成される。ロウアドレスバッファ＆リフレッシュ制御回路１４は、オートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭを元にメモリセルアレイ１６に対しリフレッシュを行う。また、オートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭがハイレベルになった時に、信号ＲＥＦが立ち上がり、さらに少し遅延して信号ＲＡＳが立ち上がる。この時、後に実施例６で説明するように、信号ＸＡＤＤが１つインクリメントされる。また、先に説明したように信号ＲＡＳがＮ回、ハイレベルとなった後に、信号ＲＥＦは、ハイレベルからローレベルに変化する。
以上のようにして発生される信号ＲＥＦ、信号ＲＡＳは、図４に示すようにＤＬＬ制御回路２２に入力され、ＤＬＬ制御回路２２は、信号ＲＥＦ、信号ＲＡＳ等に基づいて信号ＤＬＬＰＷＤＮをＤＬＬ回路２３に出力する。
図５は、本発明の第１の実施例に係るＤＬＬ制御回路の回路図である。図５において、ＤＬＬ制御回路２２は、インバータ回路ＩＮＶ１、ＩＮＶ２、論理積回路ＡＮＤ１、論理和回路ＯＲ１、Ｄフリップフロップ回路ＤＦＦ１を備える。インバータ回路ＩＮＶ１は、入力した信号ＲＡＳを論理反転して論理積回路ＡＮＤ１の一つの入力端子に出力する。インバータ回路ＩＮＶ２は、入力した信号ＲＥＦを論理反転してＤフリップフロップ回路ＤＦＦ１のリセット端子Ｒおよび論理和回路ＯＲ１の一つの入力端子に出力する。論理積回路ＡＮＤ１の他の入力端子、Ｄフリップフロップ回路ＤＦＦ１のデータ入力端子Ｄ、Ｄフリップフロップ回路ＤＦＦ１のデータ反転出力端子ＱＢは、共通に接続され、論理積回路ＡＮＤ１の出力端子は、Ｄフリップフロップ回路ＤＦＦ１のクロック入力端子ＣＬＫに接続される。Ｄフリップフロップ回路ＤＦＦ１のデータ出力端子ＱＴは、論理和回路ＯＲ１の他の入力端子に接続され、論理和回路ＯＲ１の出力端子からは、信号ＤＬＬＰＷＤＮがＤＬＬ回路２３に出力される。
図６は、図５に示すＤＬＬ制御回路のタイミングチャートである。図６において、信号ＲＡＳは、Ｈ期間でロウアドレスがアクティブになっていることを示している。ここではリフレッシュ期間を２回に分けてリフレッシュするために信号ＲＡＳは、前半と後半２回に分けてＨ期間を有している。ＤＬＬ回路２３は、信号ＤＬＬＰＷＤＮがＨ期間でパワーダウンし、Ｌ期間で動作する。ＤＬＬ制御回路２２によって信号ＲＥＦと信号ＲＡＳからつくられる信号ＤＬＬＰＷＤＮは、信号ＲＥＦの立ち上がりから信号ＲＡＳの１回目の立下りにかけてＬ期間となる。第１の実施例の場合、ＤＬＬ回路２３は、オートリフレッシュ期間の前半に動作し、後半にパワーダウン状態とするように制御される。このためＤＬＬ回路２３は、オートリフレッシュ期間の半分しか動作しないので、消費電流が半減されることとなる。
図７は、本発明の第２の実施例に係るＤＬＬ制御回路の回路図である。図７において、図５と同一の符号は、同一物を示し、その説明を省略する。図７に示すＤＬＬ制御回路は、図５におけるＤフリップフロップ回路ＤＦＦ１のデータ出力端子ＱＴと、論理和回路ＯＲ１の他の入力端子との間に、インバータ回路ＩＮＶ３が挿入される。
図８は、図７に示すＤＬＬ制御回路のタイミングチャートである。図８において、信号ＲＥＦ、信号ＲＡＳによって制御される信号ＤＬＬＰＷＤＮは、信号ＲＡＳの１回目の立下りから信号ＲＥＦの立ち下りにかけてローレベルの期間を有する。第１の実施例では、オートリフレッシュ期間の前半にＤＬＬ回路を動作させる構成であったが、第２の実施例では、オートリフレッシュ期間の後半に動作させる構成となる。
図９は、本発明の第３の実施例に係るＤＬＬ制御回路の回路図である。図９において、図５と同一の符号は、同一物を示し、その説明を省略する。図９に示すＤＬＬ制御回路は、図５における論理積回路ＡＮＤ１を廃し、Ｄフリップフロップ回路ＤＦＦ１のクロック入力端子ＣＬＫに直接信号ＲＡＳを入力する。また、論理和回路ＯＲ１を廃し、一つの入力端子に信号ＲＥＦが入力され、他の入力端子にＤフリップフロップ回路ＤＦＦ１のデータ出力端子ＱＴが接続され、出力端子から信号ＤＬＬＰＷＤＮをＤＬＬ回路２３に出力する否定論理積回路ＮＡＮＤ１を備える。
図１０は、図９に示すＤＬＬ制御回路のタイミングチャートである。図１０において、信号ＲＥＦ、信号ＲＡＳにより制御される信号ＤＬＬＰＷＤＮは、信号ＲＡＳの１回目の立上がりから信号ＲＡＳの２回目の立ち上がりにかけてローレベルとなる。すなわち、第３の実施例では、第１の実施例と同様にオートリフレッシュ期間の前半にＤＬＬ回路を動作させる構成である。
図１１は、本発明の第４の実施例に係るＤＬＬ制御回路の回路図である。図１１において、図９と同一の符号は、同一物を示し、その説明を省略する。図１１に示すＤＬＬ制御回路は、図９におけるＤフリップフロップ回路ＤＦＦ１のクロック入力端子ＣＬＫに出力端子が接続され、入力端子に信号ＲＡＳが供給されるインバータ回路ＩＮＶ１を備える。
図１２は、図１１に示すＤＬＬ制御回路のタイミングチャートである。図１２において、信号ＲＥＦ、信号ＲＡＳにより制御される信号ＤＬＬＰＷＤＮは、信号ＲＡＳの１回目の立下がりから信号ＲＡＳの２回目の立ち下がりにかけてローレベルの期間を有する。すなわち、第４の実施例では、第２の実施例と同様にオートリフレッシュ期間の後半にＤＬＬ回路を動作させる構成である。
図１３は、本発明の第５の実施例に係るＤＬＬ制御回路の回路図である。図１３において、ＤＬＬ制御回路は、Ｄフリップフロップ回路ＤＦＦ２、ＤＦＦ３、ＤＦＦ４、論理積回路ＡＮＤ２、ＡＮＤ３、ＡＮＤ４、否定論理積回路ＮＡＮＤ２、否定論理和回路ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４、インバータ回路ＩＮＶ１を備える。
インバータ回路ＩＮＶ１は、入力した信号ＲＥＦを反転し、Ｄフリップフロップ回路ＤＦＦ２、ＤＦＦ３、ＤＦＦ４のそれぞれのリセット端子Ｒに出力する。Ｄフリップフロップ回路ＤＦＦ２、ＤＦＦ３、ＤＦＦ４のそれぞれのクロック端子ＣＬＫには、信号ＲＡＳが供給される。
信号Ａを出力するＤフリップフロップ回路ＤＦＦ２の出力端子ＧＴは、否定論理積回路ＮＡＮＤ２の一つの入力端子と、論理積回路ＡＮＤ２の一つの入力端子とに接続される。Ｄフリップフロップ回路ＤＦＦ２の反転出力端子ＧＢは、Ｄフリップフロップ回路ＤＦＦ２のデータ入力端子Ｄ、論理積回路ＡＮＤ３の一つの入力端子、および否定論理和回路ＮＯＲ１の一つの入力端子に接続される。
信号Ｂを出力するＤフリップフロップ回路ＤＦＦ３の出力端子ＧＴは、否定論理積回路ＮＡＮＤ２の他の入力端子と、論理積回路ＡＮＤ２の他の入力端子とに接続される。Ｄフリップフロップ回路ＤＦＦ３の反転出力端子ＧＢは、論理積回路ＡＮＤ３の他の入力端子、および否定論理和回路ＮＯＲ１の他の入力端子に接続される。否定論理和回路ＮＯＲ２は、一つの入力端子を論理積回路ＡＮＤ３の出力端子に接続し、他の入力端子を否定論理和回路ＮＯＲ１の出力端子に接続し、出力端子をＤフリップフロップ回路ＤＦＦ３のデータ入力端子Ｄに接続する。
信号Ｃを出力するＤフリップフロップ回路ＤＦＦ４の出力端子ＧＴは、否定論理積回路ＮＡＮＤ２のさらに他の入力端子と、論理積回路ＡＮＤ４の一つの入力端子と、否定論理和回路ＮＯＲ３の一つの入力端子に接続される。論理積回路ＡＮＤ２の出力端子は、論理積回路ＡＮＤ４の他の入力端子と、否定論理和回路ＮＯＲ３の他の入力端子に接続される。否定論理和回路ＮＯＲ４は、一つの入力端子を論理積回路ＡＮＤ４の出力端子に接続し、他の入力端子を否定論理和回路ＮＯＲ３の出力端子に接続し、出力端子をＤフリップフロップ回路ＤＦＦ４のデータ入力端子Ｄに接続する。また、否定論理積回路ＮＡＮＤ２の出力端子から信号ＤＬＬＰＷＤＮが出力される。
このような構成のＤＬＬ制御回路は、Ｄフリップフロップ回路ＤＦＦ２、ＤＦＦ３、ＤＦＦ４でカウンタを構成し、カウンタによって信号ＲＡＳの立ち上がりをカウントする。カウント結果は、デコーダに相当する否定論理積回路ＮＡＮＤ２によってデコードされ、信号ＤＬＬＰＷＤＮが生成される。
図１４は、図１３に示すＤＬＬ制御回路のタイミングチャートである。図１４において、信号ＲＥＦをリセット信号、信号ＲＡＳをクロックとした、Ｄフリップフロップ回路ＤＦＦ２、ＤＦＦ３、ＤＦＦ４からなるカウンタ回路によって出力されるカウンタ値が信号Ａ、Ｂ、Ｃで示される。図１３のＤＬＬ制御回路では、信号Ａ、Ｂ、Ｃの否定論理積（ＮＡＮＤ）を取ることによって、信号Ａ、Ｂ、Ｃが全てＨの場合に信号ＤＬＬＰＷＤＮがＬとなる。すなわち、オートリフレッシュ期間中のリフレッシュを８回に分け、その７番目のリフレッシュ時にＤＬＬ回路を動作させるようにしている。このように動作することで、消費電流は、概ね１／８となる。
第１〜第４の実施例では、オートリフレッシュ期間中に信号ＲＡＳが２回に分けてハイレベル期間となる場合、つまりリフレッシュを２回に分けて行う場合について説明した。これに対し、第５の実施例では、リフレッシュを３以上の回数に分けて行う場合であっても、任意のリフレッシュ期間に信号ＤＬＬＰＷＤＮを出力するように制御をすることが可能である。第５の実施例のＤＬＬ制御回路の変形としては、リフレッシュ回数の増加に対応してカウンタ値を増やすような回路構成とし、また、信号Ａ、Ｂ、Ｃ等の論理の取り方を変更する（デコードの構成を変える）。このように構成することで、所定のカウンタ値の範囲に対して信号ＤＬＬＰＷＤＮを出力するように制御することができる。
図１５は、本発明の第６の実施例に係るＤＬＬ制御回路２２ａおよびＤＬＬ回路２３のブロック図である。第１〜５の実施例では、ＤＬＬ制御回路の入力信号を信号ＲＥＦ、信号ＲＡＳ（ワード線ヒット信号）の２つの信号としていた。これに対し、第６の実施例のＤＬＬ制御回路２２ａでは、２つの信号に加えてロウアドレス選択信号ＸＡＤＤを入力信号とし、３つの信号によって信号ＤＬＬＰＷＤＮを出力する。一般的にオートリフレッシュ時にリフレッシュを分割して行う場合、あるアドレスごとにリフレッシュを行う。ロウアドレス選択信号ＸＡＤＤは、リフレッシュ対象となるアドレスを選択時にハイレベルとなるアドレス選択信号である。なお、ロウアドレス選択信号ＸＡＤＤは、ロウアドレスバッファ＆リフレッシュ制御回路１４内で、例えばオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭをカウントするカウンタ等によって生成される。
図１６は、本発明の第６の実施例に係るＤＬＬ制御回路の回路図である。ＤＬＬ制御回路２２ａは、３入力の否定論理積回路ＮＡＮＤ３を備え、信号ＲＥＦ、信号ＲＡＳ、ロウアドレス選択信号ＸＡＤＤを入力し、信号ＤＬＬＰＷＤＮを出力する。
図１７は、図１６に示すＤＬＬ制御回路のタイミングチャートである。図１７において、信号ＲＥＦ、信号ＲＡＳ、ロウアドレス選択信号ＸＡＤＤにより制御される信号ＤＬＬＰＷＤＮは、入力信号の全てがＨとなったときにＬとなる。ロウアドレス選択信号ＸＡＤＤは、リフレッシュ後半でＨに選択されているため、リフレッシュ後半でＤＬＬ回路を動作させる構成となっている。
第６の実施例に係るＤＬＬ制御回路の回路構成は、ロウアドレス選択信号ＸＡＤＤを用いることで第１〜５の実施例に比べて簡単なものとなっている。また、第６の実施例の変形として、アドレス選択信号は、複数存在するので、アドレス選択信号を適宜入れ替えてデコードすることで、リフレッシュの前半でＤＬＬ回路を動作させること、さらに、第５の実施例と同様にリフレッシュ回数の増加に対応させてリフレッシュ期間内の所定の限られた期間においてＤＬＬ回路を動作させることも可能である。
なお、第１〜６の実施例の変形として、ディレイ回路を用いることで、それぞれの信号ＤＬＬＰＷＤＮのオン、オフ期間を延長、あるいは短縮することも可能である。すなわち、ＤＬＬ制御回路に入力された信号ＲＥＦ、信号ＲＡＳ等の信号のタイミングをＤＬＬ制御回路内で遅延して調節し、信号ＤＬＬＰＷＤＮのタイミングを変えるようにしてもよい。
図１８は、本発明の第７の実施例に係るＤＬＬ制御回路およびＤＬＬ回路のブロック図である。ＤＬＬ制御回路２２ｂの制御信号として信号ＲＥＦ、信号ＲＡＳに加えてオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭを入力する。
図１９は、ＤＬＬ制御回路２２ｂの回路図である。カウンタ回路ＣＮＴは、オートリフレッシュ命令の入力回数を数えるカウンタ、すなわちオートリフレッシュ命令信号ＡＵＴＯＲＥＦＣＯＭのパルス数を数えるカウンタである。カウンタ回路ＣＮＴは、パルス数をカウントし、例えば２回に１回の割合でＨになる信号ＣＯＵＮＴを出力する。否定論理積回路ＮＡＮＤ４は、信号ＣＯＵＮＴ、信号ＲＥＦ、信号ＲＡＳの否定論理積をとり、信号ＤＬＬＰＷＤＮをＤＬＬ回路２３に出力する。ＤＬＬ制御回路２２ｂは、外部からのオートリフレッシュ命令の回数を数えることによって、オートリフレッシュ命令の複数回ごとにＤＬＬ回路２３を動作させる。なお、カウンタ回路ＣＮＴは、リフレッシュ対象アドレスを数えるアドレスカウンタを用いてもよい。
図２０は、図１９に示すＤＬＬ制御回路２２ｂのタイミングチャートである。図２０において、信号ＣＯＵＮＴは、カウンタ回路ＣＮＴからの出力信号であって、オートリフレッシュ命令が２回入るごとにＨ期間となる信号である。信号ＤＬＬＰＷＤＮは、信号ＣＯＵＮＴ、信号ＲＥＦ、信号ＲＡＳの否定論理積出力となっており、ここではオートリフレッシュ２回に１回、ＤＬＬ回路を動作させるように制御している。
なお、カウンタ回路ＣＮＴの構成およびカウントの制御を変えることで、例えば、オートリフレッシュの３回に１回、もしくは５回に２回等、ＤＬＬ回路を動作させるなど様々な変形が可能である。さらに、第７の実施例を、第１〜６の実施例と組み合わせることでＤＬＬ回路の動作期間をより短くし更なる消費電流の削減も可能である。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の実施例に係る半導体記憶装置の構成を示すブロック図である。 信号ＲＥＦ、信号ＲＡＳの発生回路を示すブロック図である。 信号ＲＥＦ、信号ＲＡＳの発生タイミングを示すタイミングチャートである。 ＤＬＬ制御回路とＤＬＬ回路を示すブロック図である。 本発明の第１の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第１の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第２の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第２の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第３の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第３の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第４の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第４の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第５の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第５の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第６の実施例に係るＤＬＬ制御回路およびＤＬＬ回路のブロック図である。 本発明の第６の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第６の実施例に係るＤＬＬ制御回路のタイミングチャートである。 本発明の第７の実施例に係るＤＬＬ制御回路およびＤＬＬ回路のブロック図である。 本発明の第７の実施例に係るＤＬＬ制御回路の回路図である。 本発明の第７の実施例に係るＤＬＬ制御回路のタイミングチャートである。 リフレッシュ動作におけるタイミングチャートである。 各種命令に対応する信号ＲＡＳ、信号ＤＬＬＰＷＤＮのタイミングチャートである。 従来のオートリフレッシュ時のＤＬＬの第１の動作例を示すタイミングチャートである。 従来のオートリフレッシュ時のＤＬＬの第２の動作例を示すタイミングチャートである。 従来のオートリフレッシュ時のＤＬＬの第３の動作例を示すタイミングチャートである。
符号の説明
１１ コマンドデコーダ
１２ モードレジスタ
１３ 制御回路
１４ ロウアドレスバッファ＆リフレッシュ制御回路
１５ ロウデコーダ
１６ メモリセルアレイ
１７ センスアンプ
１８ コラムデコーダ
１９ コラムアドレスバッファ
２０ ラッチ＆バッファ
２１ ＣＫ入力回路
２２、２２ａ、２２ｂ ＤＬＬ制御回路
２３ ＤＬＬ回路
３１ ＲＥＦ発生回路
３２ ＲＡＳ発生回路
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４ 論理積回路
ＣＮＴ カウンタ回路
ＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦ４ Ｄフリップフロップ回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４ 否定論理積回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４ 否定論理和回路
ＯＲ１ 論理和回路

Claims (3)

  1. リフレッシュコマンドを受ける度に複数回のリフレッシュ動作がメモリセルに対して実行される半導体記憶装置であって、
    外部から供給される外部クロック信号に対して内部クロック信号の位相を合わせるＤＬＬ回路と、
    前記リフレッシュコマンド受ける度に実行される前記複数回のリフレッシュ動作の中の少なくとも１回のリフレッシュ動作のときは前記ＤＬＬ回路を動作させ、残りのリフレッシュ動作のときは前記ＤＬＬ回路の動作を停止させるＤＬＬ制御回路と、
    を含むことを特徴とする半導体記憶装置。
  2. 前記複数回のリフレッシュ動作は、リフレッシュを時間的に分割して行うためのアドレス信号が一つのリフレッシュ期間に複数回アクティブになることによってなされ、
    前記ＤＬＬ制御回路は、前記アドレス信号をカウントするカウンタ回路と、該カウンタ回路のカウント値をデコードするデコーダ回路とを備え、
    前記デコーダ回路が所定のカウント範囲をデコードしている間、前記ＤＬＬ回路は、動作を停止することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記カウンタ回路は、前記リフレッシュ期間でアクティブとされ、前記リフレッシュ期間外ではリセットされるように構成されることを特徴とする請求項２記載の半導体記憶装置。
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