CN111326188A - 用于半导体存储器中的刷新操作的设备和方法 - Google Patents

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Abstract

描述了一种用于半导体存储器中的刷新操作的设备和方法以及用于其的系统。所述系统包含例如存储器库中的存储器单元，所述存储器单元在自刷新操作或自动刷新操作期间被刷新。所述自刷新操作包含与所述自动刷新操作不同的刷新激活次数。所述系统进一步包含行控制电路，所述行控制电路被配置成基于从刷新控制电路接收到的刷新控制信号来刷新所述存储器库中的所述存储器单元，所述刷新控制信号是由所述刷新控制电路基于由所述刷新控制电路从命令控制电路接收的内部控制信号而提供。所述自动刷新操作包含每个库刷新操作或所有库刷新操作，所述每个库刷新操作被配置成刷新对应存储器库，所述所有库刷新操作被配置成刷新所有存储器库。

Description

用于半导体存储器中的刷新操作的设备和方法
技术领域
本公开涉及半导体存储器，更具体地涉及用于半导体存储器中的刷新操作的设备和方法。
背景技术
本公开总体上涉及半导体装置，并且更具体地涉及半导体存储器装置。具体地，本公开涉及易失性存储器，如动态随机存取存储器(DRAM)。信息可以作为物理信号(例如，电容元件上的电荷)存储在存储器的单独存储器单元上。所述存储器可以是易失性存储器，并且所述物理信号可以随时间推移而衰减(这可能使存储在存储器单元中的信息降级或被破坏)。可能需要例如通过重写信息以将物理信号恢复到初始值来周期性地刷新存储器单元中的所述信息。
随着存储器控制器已发展到容纳尺寸减小的存储器组件，刷新控制技术取得了进步，但复杂度也有所增加，从而导致需要更有效的刷新操作来完成对存储器阵列中的存储器单元的刷新。以有效且灵活的方式刷新存储器单元的各种方法已经被开发出来，并且由于对改进的存储器性能的需要将继续进行开发。
发明内容
本申请的一方面涉及一种系统，所述系统包括：存储器阵列，所述存储器阵列包含多个存储器库；命令地址输入电路，所述命令地址输入电路被配置成提供用于刷新操作的命令；命令控制电路，所述命令控制电路被配置成接收所述命令，并基于接收到的命令提供第一内部控制信号、第二内部控制信号和第三内部控制信号；刷新控制电路，所述刷新控制电路被配置成提供响应于所述第一内部控制信号、所述第二内部控制信号和所述第三内部控制信号的第一刷新控制信号；以及行控制电路，所述行控制电路被配置成接收所述第一刷新控制信号，激活所述多个存储器库中的一个存储器库的至少一个字线，并提供响应于所述第一刷新控制信号的第二刷新控制信号，其中所提供的第一内部控制信号基于振荡器信号，所提供的第二内部控制信号基于由所述命令地址输入电路提供的所述命令，并且所提供的第三内部控制信号基于所提供的第二内部控制信号和所述第二刷新控制信号中的一个控制信号。
本申请的另一方面涉及一种设备，所述设备包括：命令控制电路，所述命令控制电路被配置成提供第一至第三内部控制信号；刷新控制电路，所述刷新控制电路用于接收所述第一至第三内部控制信号，提供响应于所述第一内部控制信号的第一数量的刷新控制信号，并且提供响应于所述第二和第三内部控制信号的第二数量的刷新控制信号，其中所述第一数量和所述第二数量不同；以及行控制电路，所述行控制电路被配置成：对于自刷新操作，接收所述第一数量的刷新控制信号，并响应于接收到的第一数量的刷新控制信号而激活所述多个存储器库中的一个存储器库的至少一个字线，并且对于自动刷新操作，接收所述第二数量的刷新控制信号，并响应于所述第二数量的刷新控制信号中的每个刷新控制信号而激活所述多个存储器库中的一个存储器库的至少一个字线。
本申请的又一方面涉及一种方法，所述方法包括：响应于第一至第三内部控制信号，执行自刷新操作和自动刷新操作中的一个刷新操作；对于所述自刷新操作，响应于振荡器信号而执行第一刷新操作；对于所述自动刷新操作，当命令被接收并解码时执行所述第一刷新操作，并且所述解码命令与所述自动刷新操作相关联；以及对于所述自动刷新操作，在所述多个存储器库中的一个存储器库的至少一个字线被激活并随后被去激活之后，执行第二刷新操作。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的刷新控制路径的框图。
图3是根据本公开的实施例的用于每个库自动刷新操作的刷新控制路径的各种控制信号的图。
图4是根据本公开的实施例的用于每个库自动刷新操作的刷新控制路径的各种控制信号的时序图。
图5是根据本公开的实施例的用于所有库自动刷新操作的刷新控制路径的各种控制信号的图。
图6是根据本公开的实施例的用于所有库自动刷新操作的刷新控制路径的各种控制信号的时序图。
图7是根据本公开的实施例的用于所有库刷新操作的刷新控制路径的各种控制信号的另一时序图。
图8是根据本公开的实施例的用于自刷新操作的刷新控制路径的各种控制信号的图。
图9是根据本公开的实施例的用于自刷新操作的刷新控制路径的各种控制信号的时序图。
具体实施方式
下面将参考附图详细地解释本公开的各个实施例。以下详细描述参考了附图，附图通过说明的方式示出了本公开的具体方面和实施例。详细描述包含足够的细节以使本领域技术人员能够实践本公开的实施例。可以利用其它实施例，并且在不脱离本公开的范围的情况下，可以进行结构、逻辑和电气改变。本文所公开的各个实施例不一定是相互排斥的，因为一些公开的实施例可以与一或多个其它公开的实施例组合形成新的实施例。
图1是示出根据本公开的至少一个实施例的半导体装置的整体配置的框图。半导体装置100可以是半导体存储器装置，如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118被示出为包含多个存储器库。在图1的实施例中，存储器阵列118被示出为包含八个存储器库BANK0-BANK7。其它实施例的存储器阵列118中可以包含更多或更少的存储器库。每个存储器库包含多个字线WL、多个位线BL和/BL以及布置在所述多个字线WL与所述多个位线BL和/BL的交叉点处的多个存储器单元MC。字线WL的选择由行控制电路130和字驱动器WD执行，所述WD激活所选择的字线WL。位线BL和/BL的选择由列控制电路110执行。在图1的实施例中，行控制电路130包含用于每个存储器库的相应行控制电路，并且列控制电路110包含用于每个存储器库的相应列控制电路。位线BL和/BL耦合到相应感测放大器(SAMP)。从位线BL或/BL读取的数据被感测放大器SAMP放大，并且通过互补局部数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器165。相反地，从读取/写入放大器165输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补局部数据线LIOT/B传送到感测放大器SAMP，并且写入耦合到位线BL或/BL的存储器单元MC中。
半导体装置100可以采用多个外部端子，所述多个外部端子包含耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子、和CS信号、用于接收时钟CK和/CK的时钟端子、用于传送和屏蔽数据的数据端子DQ和DM以及用于接收电源电位VDD、VSS、VDDQ和VSSQ的电源端子。
向时钟端子供应提供给输入电路112的外部时钟CK和/CK。外部时钟可以是互补的。输入电路112基于CK和/CK时钟生成内部时钟ICLK。将ICLK时钟提供给命令控制电路110和内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供不同的内部时钟LCLK。LCLK时钟可以用于不同内部电路的定时操作。将内部数据时钟LCLK提供给输入/输出电路122以对输入/输出电路122中包含的电路的操作进行定时，例如，提供给数据接收器以对写入数据的接收进行定时。内部时钟发生器114还可以包含提供振荡信号OSC的振荡器。振荡器信号可以基于ICLK时钟和/或LCLK时钟或另一个时钟。
可以向C/A端子供应存储器命令和存储器地址。向C/A端子供应的存储器地址通过命令/地址输入电路102传送到地址解码器104。地址解码器104接收所述地址，并且向行控制电路130供应经过解码的行地址XADD，并且向列控制电路110供应经过解码的列地址YADD。地址解码器104还可以供应经过解码的库地址BADD，所述BADD可以指示含有经过解码的行地址XADD和经过解码的列地址YADD的存储器阵列118的存储器库。命令的实例包含用于存取存储器的存取命令，如用于执行读取操作的读取命令和用于执行写入操作的写入命令以及其它命令和操作。存取命令可以与一或多个行地址XADD、列地址YADD和库地址BADD相关联以指示有待存取的一或多个存储器单元。
命令可以通过命令/地址输入电路102以内部控制信号的形式提供给命令控制电路120。命令控制电路120包含用于解码内部控制信号以生成用于执行操作的各种内部信号和命令的电路。例如，命令控制电路120可以提供用于选择字线的行命令信号和用于选择位线的列命令信号。
装置100可以接收存取命令，例如读取命令。当接收读取命令并且通过读取命令及时地供应库地址、行地址和列地址时，从存储器阵列118中的对应于行地址和列地址的存储器单元中读取读取数据。读取命令由命令控制电路120接收，所述命令控制电路提供内部命令，使得将来自存储器阵列118的读取数据提供到读取/写入放大器165。读取数据通过输入/输出电路122从数据端子DQ输出到外部。
装置100可以接收存取命令，例如写入命令。当接收写入命令并且通过写入命令及时地供应库地址、行地址和列地址时，将向数据端子DQ供应的写入数据写入到存储器阵列118中的对应于行地址和列地址的存储器单元中。写入命令由命令控制电路120接收，所述命令控制电路提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。写入时钟还可以提供到外部时钟端子以对由输入/输出电路122的数据接收器接收到的写入数据的接收进行定时。写入数据通过输入/输出电路122供应到读取/写入放大器165，并且由读取/写入放大器165供应到存储器阵列118以写入到存储器单元MC中。
装置100可以经历周期性刷新以便保留由存储器存储的数据。刷新可以包含具有第一数量的刷新激活的第一类型的刷新操作以及具有第二数量的刷新激活的第二类型的刷新操作。例如，在一些实施例中，第一类型的刷新操作的刷新激活的数量可以小于第二类型的刷新操作的刷新激活的数量。第一类型的刷新操作可以是自刷新操作，并且第二类型的刷新操作可以是自动刷新操作。在一些实施例中，自刷新操作可以包含一次刷新激活，并且自动刷新操作可以包含两次刷新激活。
可以通过周期性地向存储器发出刷新命令或通过提供控制半导体装置100进入“自刷新”状态的自刷新命令来刷新装置100。例如，可以在存储器操作之间(如在读取操作与写入操作之间)发出刷新命令。
在自刷新状态下，存储器使用自刷新电路系统管理针对其自身的刷新操作，直到通过接收自刷新退出命令退出所述状态为止。当存储器处于待机状态且不活动并且没有正在进行或未执行的存储器操作时，通常使用自刷新。时钟使能信号CKE控制半导体存储器装置是否不活动(例如，具有逻辑低电平的CKE)。在自刷新操作模式下(例如，当时钟使能信号CKE处于逻辑低电平时)，根据半导体存储器装置中的振荡器信号(如来自信号生成电路(例如，振荡器)的振荡器信号OSC)来执行刷新操作。如前所讨论的，内部时钟发生器114可以包含用于提供振荡器信号OSC的振荡器。当时钟使能信号CKE变为不活动(例如，转变为逻辑低电平)时，半导体存储器装置在自刷新操作模式下激活振荡器以响应于振荡器信号生成内部刷新信号，并且刷新操作与内部刷新信号同步执行。
装置100可以接收使其执行刷新操作的命令。所述命令可以使装置100：执行自刷新操作，所述自刷新操作包含所有或少于所有存储器库的刷新操作；执行自动刷新操作，所述自动刷新操作包含所有存储器库(例如，所有库刷新操作)的刷新操作；或者执行自动刷新操作，所述自动刷新操作包含一或多个(但少于所有)存储器库的刷新操作(例如，每个库刷新操作)。命令控制电路120对此类命令进行解码，并且将用于自刷新操作的内部控制信号SREF或用于自动刷新操作的内部控制信号REF1和REF2提供到刷新控制电路160。可以响应于由自刷新振荡器提供的振荡器脉冲而提供用于自刷新操作的内部控制信号SREF。响应于从命令控制电路120的外部接收到的控制信号，可以由命令控制电路120提供用于自动刷新操作的内部控制信号REF1和REF2。针对每个库自动刷新操作而刷新的一或多个存储器库由从地址解码器104提供到刷新控制电路160的库地址BADD来标识。
刷新控制电路160提供并接收各种内部控制信号以执行刷新操作。例如，向行控制电路130提供控制信号RRAST。从刷新控制电路160提供的控制信号被指定为控制信号RRAST@Cmd，并且在行控制电路130处接收到的控制信号被指定为控制信号RRAST@Bank。刷新控制电路160从行控制电路130接收例如控制信号RRTO，并将控制信号RRTO提供到命令控制电路120。在刷新控制电路160处从行控制电路130接收到的控制信号被指定为控制信号RRTO@Bank，并且由刷新控制电路160提供到命令控制电路120的控制信号被指定为控制信号RRTO@Cmd。
刷新操作在刷新周期内执行。命令控制电路120和刷新控制电路160分别提供具有在刷新周期内执行刷新操作的定时的SREF信号、REF1和REF2信号以及RRAST信号和RRTO信号。命令控制电路120和刷新控制电路160提供在刷新周期内具有针对自刷新操作和自动刷新操作的刷新激活的控制信号。在本公开的一些实施例中，控制信号可以由命令控制电路120和刷新控制电路160提供，以在刷新周期内具有针对自刷新操作的单次刷新激活并在刷新周期内具有针对自动刷新操作的两个连续刷新激活。自刷新操作类型的不同刷新操作的刷新周期的刷新激活可以用于刷新不同组的存储器单元(例如，不同行的存储器单元)。每个库自动刷新操作或所有库自动刷新操作的刷新激活中的每一次刷新激活可以用于刷新不同组的存储器单元(例如，不同行的存储器单元)。
命令控制电路120和刷新控制电路160提供用于对刷新操作进行定时的控制信号。例如，命令控制电路120和刷新控制电路160提供针对自动刷新操作的控制信号，所述控制信号具有足够的定时控制以在刷新周期期间执行多次激活，尽管定时裕度可能较小。命令控制电路120和刷新控制电路160还可以提供针对自刷新操作的控制信号，所述控制信号具有足够的定时控制以执行一或多次刷新激活。然而，在自刷新操作包含一次刷新激活的实施例中，命令控制电路120和刷新控制电路160可能不需要在一次刷新激活之后提供用于对刷新激活进行定时的控制信号。
在本公开的一个实施例中，针对自刷新操作的命令控制电路120和刷新控制电路160提供SREF信号以及RRAST信号和RRTO信号，以包含刷新周期内的一次刷新激活(例如，单泵刷新)。所有库自动刷新操作和/或每个库自动刷新操作可能具有针对刷新周期的多次刷新激活。在本公开的一个实施例中，针对自动刷新操作的命令控制电路120和刷新控制电路160提供REF1和REF2信号以及RRAST信号和RRTO信号以包含刷新周期内的两个连续刷新激活(例如，双泵刷新)。
与针对自动刷新操作的两次刷新激活相比，包含针对自刷新操作的单次刷新激活降低了执行自刷新操作所需的电路系统的复杂性。例如，自刷新操作不需要中断，因为执行单次刷新激活所需要的时间可以小于分配给自刷新操作的最大时间量。在本公开的一些实施例中，针对自动刷新操作的刷新周期的多次刷新激活可以允许插入另外的刷新操作，所述另外的刷新操作在刷新周期中可能会被有利地“隐藏”。在另一个实例中，在自动刷新操作期间在刷新周期中隐藏的另外的刷新激活可以用于刷新受行锤击效应影响的存储器。自动刷新操作期间的此些隐藏的刷新操作对于避免在自刷新操作期间执行另外的刷新操作的必要性可能是有益的。在自刷新操作期间不执行另外的刷新操作可以确保执行自刷新操作的单次刷新激活所需要的时间小于分配的时间量。
可以向电源端子供应电源电位VDD和VSS。将电源电位VDD和VSS供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电源端子的电源电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要用于行控制电路130中，内部电位VOD和VARY主要用于存储器阵列118中包含的感测放大器SAMP中，并且内部电位VPERI用于许多外围电路块中。
还可以向电源端子供应电源电位VDDQ和VSSQ。将电源电位VDDQ和VSSQ供应到输入/输出电路122。在本公开的一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以与供应到电源端子的电源电位VDD和VSS具有相同的电位。在本公开的另一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以与供应到电源端子的电源电位VDD和VSS具有不同的电位。将供应到电源端子的电源电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122生成的电源噪声不会传播到其它电路块。
图2是根据本公开的实施例的刷新控制路径200的框图。刷新控制路径200包含来自命令控制电路220的电路、刷新控制电路260和行控制电路230。在本公开的一些实施例中，命令控制电路220、刷新控制电路260和/或行控制电路230可以部分地或整体地包含在图1的命令控制电路120、刷新控制电路160和/或行控制电路130中。
命令控制电路220包含命令电路221。命令电路221将内部控制信号提供到内部电路。由命令电路221提供的内部控制信号可以基于例如经过解码的命令、其它内部控制信号等。例如，命令电路221提供刷新控制信号SREF，所述SREF可以是用于自刷新操作(SREF)的如根据由振荡器(图2中未示出)产生的振荡器信号确定的内部刷新命令。命令电路221包含脉冲电路280。当接收到从高逻辑电平转换到低逻辑电平的信号时，脉冲电路280提供有效脉冲(例如，正脉冲)。命令控制电路220包含多路复用器电路222，所述多路复用器电路从命令电路221接收第一刷新控制信号REF1，所述第一刷新控制信号可以是针对每个库刷新操作(REFPB)或针对所有库刷新操作(REFAB)的如根据经过解码的命令确定的刷新命令。多路复用器电路222进一步从命令电路221接收第二环路每个库刷新控制信号REFPB2。多路复用器222由例如命令电路221控制，以提供作为控制信号tRP的REF1信号或REFPB2信号。
将tRP信号提供到多路复用器223并且提供到库刷新命令延迟电路224。延迟电路224为存储器库提供针对刷新操作的经过延迟的库刷新控制信号。延迟电路224将经过延迟的库刷新控制信号提供到多路复用器223。多路复用器223由例如命令电路221控制，以将作为刷新控制信号RfPre的tRP信号或经过延迟的库刷新控制信号提供到延迟电路226。延迟电路226将RfPre信号延迟了一定延迟以提供经过微调的RfPre信号RfPreTrim。延迟电路226向RfPre信号提供延迟，使得RfPreTrim信号的定时提供连续刷新激活(例如，刷新“泵”)之间的时间，以例如使电路准备用于刷新存储器单元的(例如，位线和感测放大器的预充电和均衡、感测放大器的阈值电压补偿等)。RfPreTrim信号由命令控制电路220提供作为第二刷新控制信号REF2。延迟电路226可以是可微调延迟(例如，可调整延迟)，所述可微调延迟可以被微调(例如，被调整)以在提供RfPreTrim信号时向RfPre信号提供期望的延迟。可以通过例如对熔丝/反熔丝进行编程、提供控制信号等对延迟电路226进行微调。延迟电路226可以是可微调的，以对刷新控制路径的控制信号的定时提供更大控制。例如，延迟电路226可以被微调为具有延迟，所述延迟在针对包含多次刷新激活的刷新操作的上一次刷新激活的结束与随后刷新激活的开始之间提供期望的定时。
刷新控制电路260从命令控制电路220接收针对自刷新操作的SREF信号以及针对自动刷新操作的REF1和REF2信号。本公开的一些实施例包含用于自刷新操作的不同模式。例如，自刷新操作可以包含慢速退出模式和快速退出模式。在本公开的一些实施例中，针对慢速退出模式和快速退出模式刷新所有存储器库。库交错电路262接收SREF信号以及REF1和REF2信号，并且作为响应提供激活信号RREFACT。通常，向每个存储器库提供相应RREFACT信号。进一步向库交错电路262提供基于库地址的控制信号RFACTBK_q。
当提供与所有存储器库的刷新操作(例如，所有库刷新)有关的REF1和REF2信号或与自刷新操作(例如，所有存储器库将被自刷新)有关的SREF信号时，库交错电路262提供时间上交错的RREFACT信号，使得每个RREFACT信号具有相对于其它RREFACT信号偏移的定时。相比之下，当REF1和REF2信号与用于一或多个存储器库的刷新操作有关，但是少于用于存储器的所有库时(例如，每个库刷新)，库交错电路262不交错RREFACT信号。在这种情况下，库交错电路262提供RREFACT信号，所述RREFACT信号包含与由RFACTBK_q信号标识的一或多个存储器库(即有待执行刷新操作的一或多个存储器库)相对应的有效RREFACT信号。RREFACT信号被提供到锁存电路264。
锁存电路264可以包含若干个锁存电路，通常，一个锁存电路用于一个相关联的存储器库。锁存电路264中的每个锁存电路将相应控制信号RRAST提供到行控制电路230。刷新控制电路260进一步包含延迟电路266。延迟电路266从行控制电路230接收控制信号RRTO，并且延迟RRTO信号以提供控制信号RRTO_dly。延迟电路266可以是可微调延迟(例如，可调整延迟)，所述可微调延迟可以被微调(例如，被调整)以向RRTO信号提供期望的延迟。可以通过例如对熔丝/反熔丝进行编程、提供控制信号等对延迟电路进行微调。延迟电路266可以是可微调的，以对刷新控制路径的控制信号的定时提供更大控制。例如，延迟电路266可以被微调为具有延迟，所述延迟在针对包含多次刷新激活的刷新操作(例如，每个库和所有库自动刷新)的多次刷新激活之间提供期望的定时。RRTO_dly信号中的每个信号被提供到锁存电路264中的相应的一个锁存电路。如下将进行描述的，来自库交错电路262的有效RREFACT信号(例如，有效高逻辑电平)使相应锁存电路264设置并提供有效RRAST信号(例如，有效高逻辑电平)，并且来自延迟电路266的有效RRTO_dly信号(例如，有效高逻辑电平)使相应锁存电路264复位并提供无效RRAST信号(例如，无效低逻辑电平)。
行控制电路230包含若干个行控制电路，通常，一个行控制电路用于一个相关联的存储器库。当刷新控制电路260的相应锁存电路264提供有效RRAST信号时，行控制电路230中的每个行控制电路激活对应存储器阵列的存储器单元(例如，激活一行存储器单元)。存储器单元的激活使存储器单元被刷新。响应于接收相应的有效RRAST信号，行控制电路230中的每个行控制电路另外向相应延迟电路266提供RRTO信号。响应于接收相应的有效RRAST信号，每个行控制电路230向相应延迟电路266提供有效RRTO信号(例如，有效高逻辑电平)，并且当接收到相应的无效RRAST信号时，行控制电路230中的每个行控制电路向命令控制电路220提供无效RRTO信号(例如，无效低逻辑电平)。无效RRTO信号被提供到命令电路221中的脉冲电路280，所述脉冲电路可以将REFPB2信号提供到多路复用器222。
在本公开的一些实施例中，包含八个存储器库。因此，库交错电路262接收八个RFACTBK_q信号(RFACTBK_q<7:0>)并提供八个RREFACT信号(RREFACT<7:0>)，锁存电路264提供八个RRAST信号(RRAST<7:0>)，行控制电路230提供八个RRTO信号(RRTO<7:0>)，并且延迟电路260提供八个RRTO_dly信号(RRTO_dly<7:0>)。本公开的其它实施例可以包含更多或更少数量的存储器库，并且电路提供相应的更多或更少数量的控制信号。本公开的范围不限于特定数量的存储器库或控制信号。
将参照图3和4描述根据本公开的实施例的每个库自动刷新操作。图3是根据本公开的实施例的用于每个库自动刷新操作的刷新控制路径的各种控制信号的图。图4是根据本公开的实施例的刷新控制路径的各种控制信号的时序图。将参照刷新控制路径200描述图3和4的示例每个库自动刷新操作。然而，在本公开的一些实施例中，可以使用其它刷新控制路径。
每个库刷新操作可以由刷新控制路径200执行，以刷新指定的存储器库。在一些实例中，每个库刷新操作可以由刷新控制路径200执行，以刷新包含在存储器阵列中的八个存储器库中的一个存储器库。在每个库刷新操作期间，未被刷新的其它存储器库可以通过存储器控制器使用除刷新命令以外的命令进行存取。
由刷新控制路径200执行的每个库刷新操作可以是双泵每个库刷新操作，所述双泵每个库刷新操作包含第一刷新激活(例如，第一刷新“泵”)和第二刷新激活(例如，第二刷新“泵”)。
在操作中，当经过解码的每个库刷新命令使命令控制电路220的命令电路221向刷新控制电路260的库交错电路262提供有效REF1信号时，启动每个库刷新操作。有效REF1信号使库交错电路262提供RREFACT信号(由于每个库刷新操作而没有交错)，所述RREFACT信号包含与由RFACTBK_q信号标识的至少一个存储器库相对应的有效RREFACT信号。所述RREFACT信号被提供到锁存电路264中的相应的一个锁存电路。有效RREFACT信号使相应锁存电路264提供有效RRAST@Cmd信号(在图4中示出为RRAST<n>@Cmd，其中“n”表示多个RRAST@Cmd信号中的具体的一个信号)。其它锁存电路264提供无效RRAST@Cmd信号。RRAST@Cmd信号中的每一个被提供到行控制电路230中的相应的一个行控制电路，所述行控制电路作为相应RRAST@Bank信号被接收(在图4中示出为RRAST<n>@Bank)。如图4所示，针对每个库刷新操作的第一刷新激活的RRAST@Cmd信号在时间T0处变得有效，而RRAST@Bank信号在时间T1处变得有效。
接收有效RRAST@Bank信号的行控制电路230使对应存储器库中的一或多个存储器单元(例如，多行存储器单元)被刷新。字线WL在图4中的时间T2处变得有效，以刷新存储器库的一或多个存储器单元。在时间T2处，WL的激活表示刷新针对第一刷新激活的存储器单元。接收有效RRAST@Bank信号的行控制电路230还在时间T2处向延迟电路266提供有效RRTO@Bank信号，所述RRTO@Bank信号在时间T3处被延迟电路266接收作为有效RRTO@Cmd信号(在图4中示出为RRTO<n>@Cmd和RRTO<n>@Bank)。有效RRTO@Cmd信号被延迟电路266延迟，以提供RRTO_dly信号，所述RRTO_dly信号包含对应于有效RRTO@Cmd信号的有效RRTO_dly信号(在图4中示出为RRTO_dly<n>)。在tRAS dly延迟之后，相对于RRTO@Cmd信号在时间T3处变得有效，RRTO_dly信号在时间T4处变得有效。在本公开的一些实施例中，延迟电路266的延迟向RRTO_dly信号提供定时，所述定时促进针对刷新操作的多次刷新激活(多个泵)。如之前描述的，在本公开的一些实施例中，延迟电路266可以是可微调延迟，所述可微调延迟可以被微调以提供期望的tRAS dly延迟。
RRTO_dly信号由延迟电路266提供到锁存电路264，并且有效RRTO_dly信号重置锁存电路264中的相应的一个锁存电路。因此，包含复位锁存电路的锁存电路264提供RRAST@Cmd信号，所述RRAST@Cmd信号包含从有效电平变为无效电平的RRAST@Cmd信号，如图4在时间T5所示。从有效到无效的RRAST@Cmd信号由相应行控制电路230接收作为RRAST@Bank信号，所述RRAST@Bank信号从有效电平变为无效电平，如在时间T6处所示。无效RRAST@Bank信号使相应行控制电路230在时间T7处去激活经过激活的WL，以结束第一刷新激活的存储器单元刷新。无效RRAST@Bank信号还使行控制电路230提供RRTO@Bank信号，所述RRTO@Bank信号在时间T7处变为无效电平。RRTO@Bank信号的无效电平由延迟电路266在时间T8处接收作为无效RRTO@Cmd信号。延迟电路266进而提供RRTO_dly信号，所述RRTO_dly信号在时间T9处变为无效电平。在本公开的一些实施例中，当提供RRTO_dly信号时，延迟电路266不延迟下降沿(例如，从有效到无效的转变)。在此类实施例中，响应于RRTO@Cmd信号的下降沿的RRTO_dly信号到无效电平的转换没有延迟到与响应于RRTO@Cmd信号的上升沿的RRTO_dly信号到有效电平的早期转换相同的程度(例如，将下降沿的时间T8与T9之间的延迟与上升沿的时间T3与T4之间的延迟进行比较)。
在去激活RRTO信号(例如，RRTO@Bank、RRTO@Cmd和/或RRTO_dly)中的一个或多个之后，将开始第二刷新激活。例如，响应于在时间T7、T8和/或T9处去激活RRTO信号中的一个信号，由锁存电路提供的RRAST@Cmd信号包含表示第二刷新激活开始的有效RRAST@Cmd信号。
在参照图4的时序图描述的示例操作中，包含在时间T8处变为无效RRTO@Cmd信号的RRTO@Cmd信号被提供到命令控制电路220的命令电路221。脉冲电路280接收RRTO@Cmd信号，并且由于无效RRTO@Cmd信号，脉冲电路280向多路复用器222提供有效脉冲。由于每个库刷新操作，多路复用器222被控制以提供有效脉冲作为tRP信号。将tRP信号提供到多路复用器223，由于每个库刷新操作，所述多路复用器被控制以提供有效tRP信号作为有效RfPre信号。RfPre信号被提供到延迟电路226，所述延迟电路使有效RfPre信号延迟以提供有效RfPreTrim信号。在本公开的一些实施例中，延迟电路226的延迟向RfPreTrim信号提供定时，所述定时在连续刷新激活之间提供时间(例如，第一刷新激活与第二刷新激活之间的时间)以准备用于刷新存储器单元的电路。如之前描述的，在本公开的一些实施例中，延迟电路226可以是可微调延迟，所述可微调延迟可以被微调以提供期望的tRP dly延迟。
有效RfPreTrim信号由延迟电路226提供到刷新控制电路的库交错电路262作为有效第二刷新控制信号REF2。有效REF2信号使库交错电路262提供RREFACT信号，所述RREFACT信号包含与由第一刷新激活中的RFACTBK_q信号标识的存储器库相对应的有效RREFACT信号。RREFACT信号被提供到锁存电路264中的相应的一个锁存电路，并且有效RREFEACT信号使相应锁存电路264提供有效RRAST@Cmd信号。在图4中的时间T10处示出了每个库刷新操作的第二刷新激活的有效RRAST@Cmd信号。RRAST@Cmd信号中的每个信号由锁存电路264提供到行控制电路230中的相应的一个行控制电路，所述行控制电路作为相应RRAST@Bank信号被接收。RRAST@Bank信号被示出为在时间T11处变得有效。接收有效RRAST@Bank信号的行控制电路230使对应存储器库中的一或多个存储器单元(例如，多行存储器单元)被刷新。在时间T12处，WL的激活表示刷新针对第二激活的存储器库的一或多个存储器单元。
相对于去激活针对第一刷新激活(例如，在时间T7处)的WL，在某个时间处(例如，在时间T12处)激活针对第二刷新激活的WL，这提供了时间tRP以准备在第二刷新激活期间用于刷新存储器单元的电路。例如，去激活针对第一刷新激活的WL与随后激活针对第二刷新激活的WL之间的时间可以为电路提供时间以准备对位线和感测放大器进行预充电和均衡，执行针对感测放大器的阈值电压补偿以及执行其它操作以准备刷新存储器单元。
相对于去激活针对第一刷新激活的WL的定时，激活针对第二刷新激活的WL的定时基于何时开始第二刷新激活的定时。例如，激活WL的定时(例如，在时间T12处)基于RRAST@Cmd信号何时变得有效的定时(例如，在时间T10处)。RRAST@Cmd信号变得有效的时间与来自第一刷新激活的RRTO信号变得无效的时间有关。在去激活RRAST@Bank信号之后，RRTO信号变得无效，这还导致去激活针对先前刷新激活的WL。因此，控制RRAST@Cmd信号何时对后续刷新激活变得有效相对于来自先前刷新操作的RRTO信号何时变得无效的定时控制针对后续刷新激活的WL何时被激活相对于针对先前刷新激活的WL何时被去激活的定时。
例如，如前面参考图4描述的示例操作中所述，响应于在时间T8处去激活针对第一刷新激活的RRTO@Cmd信号，RRAST@Cmd信号在时间T10处对第二刷新激活变得有效。RRAST@Cmd信号何时被激活相对于RRTO@Cmd信号何时被去激活的定时至少部分地基于延迟电路226的延迟。因此，针对第二刷新激活的WL何时被激活相对于针对第一刷新激活的WL何时被去激活的定时至少部分地基于延迟电路226的延迟。在本公开的包含可微调延迟电路226的实施例中，可以通过微调来改变延迟，所述微调可以用于设置针对第二刷新激活的WL何时被激活相对于针对第一刷新激活的WL何时被去激活的时间。以此方式，可以通过微调延迟电路226来设置准备在刷新操作的先前刷新激活之后的后续刷新激活期间用于刷新存储器单元的电路的时间。
由行控制电路230、刷新控制电路260和命令控制电路220提供的针对第二刷新激活的剩余部分的控制信号的激活和去激活类似于之前描述的针对第一刷新激活的控制信号的激活和去激活。例如，分别在时间T12、T13和T14处进行的RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的激活类似于之前描述的分别在时间T2、T3和T4处进行的RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的激活。此外，分别在时间T15、T16、T17、T18和T19处进行的RRAST@Cmd信号、RRAST@Bank信号、WL和RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的去激活类似于之前描述的分别在时间T5、T6、T7、T8和T9处进行的RRAST@Cmd信号、RRAST@Bank信号、WL和RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的去激活。为了简洁起见，将不提供对行控制电路230、刷新控制电路260和命令控制电路220以及针对第二刷新激活的剩余部分的各种控制信号的操作的详细描述。
在时间T17、T18和T19处去激活针对第二刷新激活的RRTO信号之后，包含刷新周期期间的多次刷新激活的刷新操作完成。
如之前描述的，参考图4描述的示例每个库刷新操作包含多次刷新激活。后续刷新激活基于RRTO@Cmd信号的去激活来开始。然而，在本公开的一些实施例中，第二刷新激活基于RRTO信号中的另一或多个信号的去激活来开始。例如，在本公开的一些实施例中，第二刷新激活基于RRTO_dly信号的去激活来开始。在本公开的其它实施例中，第二刷新激活可以基于RRTO信号中的另一个(或多个)信号的去激活来开始。
根据本公开的实施例，将参照图5-7描述所有库自动刷新操作。图5是根据本公开的实施例的用于所有库自动刷新操作的刷新控制路径的各种控制信号的图。图6是根据本公开的实施例的刷新控制路径的各种控制信号的时序图。图7是根据本公开的实施例的刷新控制路径的各种控制信号的另一时序图。将参照刷新控制路径200描述图5-7的示例所有库自动刷新操作。然而，在本公开的一些实施例中，可以使用其它刷新控制路径。
所有库刷新操作可以由刷新控制路径200执行，以刷新多个存储器库。在一些实例中，所有库刷新操作可以由刷新控制路径200执行，以刷新包含在存储器阵列中的所有八个存储器库。
由刷新控制路径200执行的所有库刷新操作可以是双泵每个库刷新操作，所述双泵每个库刷新操作包含第一刷新激活(例如，第一刷新“泵”)和第二刷新激活(例如，第二刷新“泵”)。
在操作中，当经过解码的所有库刷新命令使命令控制电路220的命令电路221向刷新控制电路260的库交错电路262提供有效REF1信号时，启动所有库刷新操作。有效REF1信号使库交错电路262提供交错的有效RREFACT信号(由于所有库刷新操作而交错)。交错的有效RREFACT信号被提供到锁存电路264中的相应的一个锁存电路。有效RREFACT信号使相应锁存电路264提供有效RRAST@Cmd信号(示出为RRAST<7:0>@Cmd)。相应的交错RREFACT信号被提供到相应锁存电路264，以提供可以交错的RRAST@Cmd信号(示出为RRAST<7:0>@Cmd)。图6示出了与存储器库的刷新存储器相关联的控制信号。在一些实施例中，对于多个存储器库，与刷新存储器相关联的控制信号可以交错，如图7所示。用于所有库刷新操作的交错控制信号可以通过随时间推移分配刷新操作来降低峰值功耗，而不是同时对存储器库执行刷新操作。
RRAST@Cmd信号被提供到行控制电路230中的相应的一个行控制电路，所述行控制电路作为相应RRAST@Bank信号被接收(示出为RRAST<7:0>@Bank)。用于所有库刷新操作的第一刷新激活的交错RRAST@Cmd信号在时间T0之后变得有效，并且相应RRAST@Bank信号在时间T1之后变得有效。
有效RRAST@Bank信号使行控制电路230刷新对应存储器库中的一或多个存储器单元(例如，多行存储器单元)。字线WL在时间T2之后变得有效，以刷新所有相应的存储器库的一或多个存储器单元。在时间T2之后，字线WL的激活表示刷新针对第一刷新激活的存储器单元。交错的有效RRAST@Bank信号还使行控制电路230在时间T2之后向延迟电路266提供相应的有效RRTO@Bank信号，所述有效RRTO@Bank信号在时间T3之后被延迟电路266接收作为相应的有效RRTO@Cmd信号(示出为RRTO<7:0>@Cmd和RRTO<7:0n>@Bank)。有效RRTO@Cmd信号被延迟电路266延迟，以提供对应于相应有效RRTO@Cmd信号的相应RRTO_dly信号(示出为RRTO_dly<7:0>)。在tRAS dly相对于相应RRTO@Cmd信号在时间T3之后何时变得有效的延迟之后，RRTO_dly信号在时间T4之后变得有效。如之前描述的，在本公开的一些实施例中，延迟电路266可以是可微调延迟，所述可微调延迟可以被微调以提供期望的tRAS dly延迟。RRTO_dly信号由延迟电路266提供到锁存电路264，并且有效RRTO_dly信号重置锁存电路264中的相应的一个锁存电路。因此，复位锁存电路264提供相应RRAST@Cmd信号，所述相应RRAST@Cmd信号在时间T5之后从有效电平变为无效电平。从有效到无效的RRAST@Cmd信号被相应行控制电路230接收作为相应RRAST@Bank信号，所述相应RRAST@Bank信号从有效电平变为无效电平，如时间T6之后所示。无效RRAST@Bank信号使相应行控制电路230在时间T7之后去激活相应的经过激活的字线WL，以结束第一刷新激活的存储器单元刷新。无效RRAST@Bank信号还使相应行控制电路230提供相应RRTO@Bank信号，所述相应RRTO@Bank信号在时间T7之后变为无效电平。无效RRTO@Bank信号在时间T8之后由延迟电路266接收作为相应的无效RRTO@Cmd信号。延迟电路266进而提供相应RRTO_dly信号，所述RRTO_dly信号在时间T9之后变为无效电平。
在本公开的一些实施例中，当提供RRTO_dly信号时，延迟电路266不延迟下降沿(例如，从有效到无效的转变)。在此类实施例中，RRTO_dly信号响应于相应RRTO@Cmd信号的下降沿而到无效电平的转换没有延迟到与相应RRTO_dly信号响应于相应RRTO@Cmd信号的上升沿而到有效电平的早期转换相同的程度(例如，将下降沿的时间T8与T9之间的延迟与上升沿的时间T3与T4之间的延迟进行比较)。
在去激活所有RRTO信号(例如，RRTO@Bank、RRTO@Cmd和/或RRTO_dly)之后，将开始第二刷新激活。在参考图6和7的时序图描述的示例操作中，当由提供到库交错电路262的有效REF1信号开始所有库刷新操作时，有效REF1信号也被提供到多路复用器222。由于所有库刷新操作，多路复用器222被控制以提供REF1信号作为tRP信号。tRP信号被提供到延迟电路224，所述延迟电路对tRP信号进行延迟。在tRP信号的延迟期间，所有存储器库可以在第一刷新激活期间被刷新。
延迟电路224向多路复用器223提供经过延迟的tRP信号。由于所有库刷新操作，多路复用器223被控制以提供经过延迟的有效tRP信号作为有效RfPre信号。RfPre信号被提供到延迟电路226，所述延迟电路使有效RfPre信号延迟以提供有效RfPreTrim信号。在本公开的一些实施例中，延迟信号226的延迟向RfPreTrim信号提供定时，所述定时在连续刷新激活之间提供时间(例如，第一刷新激活与第二刷新激活之间的时间)，以为后续刷新操作准备电路。如之前描述的，在本公开的一些实施例中，延迟电路226可以是可微调延迟，所述可微调延迟可以被微调以提供期望的tRP dly延迟。
有效RfPreTrim信号由延迟电路226提供到刷新控制电路的库交错电路262作为有效第二刷新控制信号REF2。延迟电路224提供了比由延迟电路226提供的可微调延迟更久的延迟。在本公开的一些实施例中，延迟由延迟电路224提供。在本公开的一些实施例中，延迟电路224可以具有在某个时间处提供有效REF2信号相对于有效REF1信号的延迟，以允许在开始针对第二刷新激活的刷新操作之前完成针对第一刷新激活的刷新操作。
有效REF2信号使库交错电路262提供交错的有效RREFACT信号。库交错电路262可以向锁存电路264中的相应的一个锁存电路提供交错的有效RREFACT信号。相应的有效RREFEACT信号可以使相应锁存电路264提供相应的有效RRAST@Cmd信号。在时间T10之后，用于所有库刷新操作的第二刷新激活的有效RRAST@Cmd信号在图6和7中示出。RRAST@Cmd信号中的每个信号由锁存电路264提供到行控制电路230中的相应的一个行控制电路，所述行控制电路作为相应RRAST@Bank信号被接收。RRAST@Bank信号在时间T11之后示出为变得有效。有效RRAST@Bank信号使行控制电路230刷新对应存储器库中的一或多个存储器单元(例如，多行存储器单元)。在时间T12之后，字线WL的激活表示刷新针对第二激活的所有相应存储器库的一或多个存储器单元。
相对于去激活针对第一刷新激活(例如，在时间T7之后)的字线WL，在某个时间处(例如，在时间T12之后)激活针对第二刷新激活的所有库刷新操作的字线WL，这提供了时间tRP以准备在第二刷新激活期间用于刷新存储器单元的电路。例如，去激活针对第一刷新激活的字线WL与随后激活针对第二刷新激活的字线WL之间的时间可以为电路提供时间以对位线和感测放大器进行预充电和均衡，执行针对感测放大器的阈值电压补偿以及执行其它操作以准备刷新存储器单元。
激活针对所有库刷新操作的第二刷新激活的字线WL相对于去激活针对所有库刷新操作的第一刷新激活的字线WL的定时基于第二刷新激活开始的时间。例如，激活字线WL的定时(例如，在时间T12之后)基于RRAST@Cmd信号变得有效时的定时(例如，在时间T10之后)。RRAST@Cmd信号变得有效时的时间与REF1信号被提供到多路复用器222的如由延迟电路224和延迟电路226所延迟的时间有关。因此，使用延迟电路224和226控制RRAST@Cmd信号何时对后续刷新激活变得有效的定时控制针对后续刷新激活的字线WL何时被激活相对于针对先前刷新激活的字线WL何时被去激活的定时。
例如，如前面参考图6和7描述的示例操作中所述，响应于有效REF2信号，RRAST@Cmd信号在时间T10之后对所有库刷新操作的第二刷新激活变得有效。有效RRAST@Cmd信号(作为有效RRAST@Bank信号)使行控制电路在时间T12之后激活字线WL。REF2信号通过延迟有效REF1信号通过延迟电路224和延迟电路226而变得有效。因此，增加延迟电路224和/或延迟电路226的延迟将增加去激活针对第一刷新激活的字线与激活针对第二刷新激活的字线之间的时间，而减少延迟电路224和/或延迟电路226的延迟将减少去激活针对第一刷新激活的字线与激活针对第二刷新激活的字线之间的时间。
因此，针对第二刷新激活的字线WL何时被激活相对于针对第一刷新激活的字线WL何时被去激活的定时至少部分地基于由延迟电路224和226提供的总延迟。在本公开的包含可微调延迟电路226的实施例中，可以通过微调来改变总延迟，所述微调可以用于设置针对第二刷新激活的字线WL何时被激活相对于针对第一刷新激活的字线WL何时被去激活的时间。以此方式，可以通过微调延迟电路226来设置准备在刷新操作的先前刷新激活之后的后续刷新激活期间用于刷新存储器单元的电路的时间。
由行控制电路230、刷新控制电路260和命令控制电路220提供的针对第二刷新激活的剩余部分的所有库刷新操作的控制信号的激活和去激活类似于之前描述的针对第一刷新激活的控制信号的激活和去激活。例如，分别在时间T12、T13和T14之后进行的RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的激活类似于之前描述的分别在时间T2、T3和T4之后进行的RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的激活。此外，分别在时间T15、T16、T17、T18和T19之后进行的RRAST@Cmd信号、RRAST@Bank信号、字线WL和RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的去激活类似于之前描述的分别在时间T5、T6、T7、T8和T9之后进行的RRAST@Cmd信号、RRAST@Bank信号、字线WL和RRTO@Bank信号、RRTO@Cmd信号和RRTO_dly信号的去激活。为了简洁起见，将不提供对行控制电路230、刷新控制电路260和命令控制电路220以及针对第二刷新激活的剩余部分的各种控制信号的操作的详细描述。
在时间T17、T18和T19之后去激活针对所有库刷新操作的第二刷新激活的RRTO信号之后，包含刷新周期期间的多次刷新激活的刷新操作完成。
如之前描述的，参考图6和7描述的示例所有库自动刷新操作包含多次刷新激活。后续刷新激活基于总延迟(例如，由延迟电路224和226提供的总延迟)在激活先前刷新激活之后(例如，响应于有效REF1信号)开始。
每个库刷新操作和所有库刷新操作可以包含多次刷新激活(多个泵)。在本公开的一些实施例中，相对于针对每个库刷新操作的先前刷新激活，激活后续刷新激活的定时不同于针对所有库刷新操作的定时。例如，参考每个库刷新操作，后续刷新激活的定时可以基于先前刷新激活的完成。在特定实例中，后续刷新激活基于与先前刷新激活的完成相关的控制信号的去激活(例如，来自先前刷新激活的RRTO信号的去激活)来开始。相比之下，参考所有库刷新操作，后续刷新激活的定时可以基于先前刷新激活的开始。在特定实例中，后续刷新激活在相对于开始先前刷新激活的延迟之后开始(例如，在相对于REF1信号的激活的延迟之后激活REF2信号)。换句话说，对于每个库刷新操作，激活后续刷新激活相对于先前刷新激活的定时可以响应于RRTO信号；并且对于所有库刷新操作，激活后续刷新激活相对于先前刷新激活的定时可以响应于经过延迟的REF1信号而不是RRTO信号。
对于每个库刷新操作，可以调整延迟电路(例如，延迟电路226)的延迟，以设置相对于先前刷新激活的完成而开始后续刷新激活的定时。对于所有库刷新操作，可以调整一或多个延迟电路(例如，延迟电路224和226)的总延迟，以设置相对于先前刷新激活的开始而开始后续刷新激活的定时。在本公开的一些实施例中，用于开始针对所有库刷新操作的第二刷新激活的总延迟可以包含用于开始针对每个库刷新操作的第二刷新激活的延迟。例如，参考图2，延迟电路226提供延迟以相对于针对每个库刷新操作的第一刷新激活的完成对第二刷新激活的开始进行定时。延迟电路224和延迟电路226两者提供了用于相对于针对所有库刷新操作的第一刷新激活的开始对第二刷新激活的开始进行定时的延迟。因此，所有库刷新操作的总延迟包含每个库刷新操作的延迟。
描述了包含多次刷新激活的每个库刷新操作和所有库刷新操作。本公开的实施例可以用于提供相对于先前刷新激活而开始后续刷新激活的定时。每个库刷新操作和所有库刷新操作的具体实例被描述为包含两次刷新激活。然而，本公开的实施例不限于两次刷新激活。在本公开的一些实施例中，每个库刷新操作和所有库刷新操作包含两个以上的刷新激活。
将参照图8和9描述根据本公开的实施例的自刷新操作。图8是根据本公开的实施例的用于自刷新操作的刷新控制路径的各种控制信号的图。图9是根据本公开的实施例的刷新控制路径的各种控制信号的时序图。将参照刷新控制路径200描述图8和9的示例自刷新操作。然而，在本公开的一些实施例中，可以使用其它刷新控制路径。在自刷新操作期间，可以刷新所有存储器库中的一或多个字线WL。由刷新控制路径200执行的自刷新操作可以包含单次刷新激活(例如，单泵刷新)。
自刷新操作可以由刷新控制路径200执行，以刷新多个存储器库。在一些实例中，自刷新操作可以由刷新控制路径200执行，以刷新包含在存储器阵列中的所有八个存储器库。本公开的一些实施例包含用于自刷新操作的不同模式。例如，自刷新操作可以包含慢速退出模式和快速退出模式。在本公开的一些实施例中，刷新针对慢速退出模式和快速退出模式的所有存储器库。在自刷新操作期间，所有存储器库可以在慢速退出模式和快速退出模式下刷新。在慢速退出模式下执行的自刷新操作的时间量可以大于在快速退出模式下执行的自刷新操作的时间量。在慢速退出模式或快速退出模式下执行的自刷新操作的时间量可以大于最大时间量。
在操作中，响应于由振荡器产生的振荡器信号，当命令控制电路220向刷新控制电路260的库交错电路262提供有效SREF信号时，自刷新操作被启动。有效SREF信号使库交错电路262提供交错的有效RREFACT信号(由于自刷新操作而交错)。交错的有效RREFACT信号被提供到锁存电路264中的相应的一个锁存电路。有效RREFACT信号使相应锁存电路264提供有效RRAST@Cmd信号(示出为RRAST<7:0>@Cmd)。相应的交错RREFACT信号被提供到相应锁存电路264，以提供可以交错的RRAST@Cmd信号(示出为RRAST<7:0>@Cmd)。图9示出了与存储器库的刷新存储器相关联的控制信号。在一些实施例中，与存储器库的刷新存储器相关联的控制信号由针对相应存储器库中的每个存储器库的库交错电路262提供，但对多个存储器库的刷新存储器交错。用于自刷新操作的交错控制信号可以通过随时间推移分配刷新操作来降低峰值功耗，而不是同时对存储器库执行刷新操作。
RRAST@Cmd信号被提供到行控制电路230中的相应的一个行控制电路，所述行控制电路作为相应RRAST@Bank信号被接收(示出为RRAST<7:0>@Bank)。用于自刷新操作的一次刷新激活的交错RRAST@Cmd信号在时间T0之后变得有效，并且相应RRAST@Bank信号在时间T1之后变得有效。
有效RRAST@Bank信号使行控制电路230刷新对应存储器库中的一或多个存储器单元(例如，多行存储器单元)。字线WL在时间T2之后变得有效，以刷新所有相应的存储器库的一或多个存储器单元。在时间T2之后，字线WL的激活表示刷新针对一次刷新激活的存储器单元。交错的有效RRAST@Bank信号还使行控制电路230在时间T2之后向延迟电路266提供相应的有效RRTO@Bank信号，所述有效RRTO@Bank信号在时间T3之后被延迟电路266接收作为相应的有效RRTO@Cmd信号(示出为RRTO<7:0>@Cmd和RRTO<7:0n>@Bank)。
有效RRTO@Cmd信号被延迟电路266延迟，以提供对应于相应有效RRTO@Cmd信号的相应RRTO_dly信号(示出为RRTO_dly<7:0>)。在tRAS dly相对于相应RRTO@Cmd信号在时间T3之后何时变得有效的延迟之后，RRTO_dly信号在时间T4之后变得有效。如之前描述的，在本公开的一些实施例中，延迟电路266可以是可微调延迟，所述可微调延迟可以被微调以提供期望的tRAS dly延迟。RRTO_dly信号由延迟电路266提供到锁存电路264，并且有效RRTO_dly信号重置锁存电路264中的相应的一个锁存电路。因此，复位锁存电路264提供相应RRAST@Cmd信号，所述相应RRAST@Cmd信号在时间T5之后从有效电平变为无效电平。从有效到无效的RRAST@Cmd信号被相应行控制电路230接收作为相应RRAST@Bank信号，所述相应RRAST@Bank信号从有效电平变为无效电平，如时间T6之后所示。无效RRAST@Bank信号使相应行控制电路230在时间T7之后去激活相应的经过激活的字线WL，以结束一次刷新激活的存储器单元刷新。无效RRAST@Bank信号还使相应行控制电路230提供相应RRTO@Bank信号，所述相应RRTO@Bank信号在时间T7之后变为无效电平。无效RRTO@Bank信号在时间T8之后由延迟电路266接收作为相应的无效RRTO@Cmd信号。延迟电路266进而提供相应RRTO_dly信号，所述RRTO_dly信号在时间T9之后变为无效电平。自刷新操作可以在RRTO_dly信号变为无效电平后结束。在本公开的一些实施例中，当提供RRTO_dly信号时，延迟电路266不延迟下降沿(例如，从有效到无效的转变)。在此类实施例中，响应于RRTO@Cmd信号的下降沿的RRTO_dly信号到无效电平的转换没有延迟到与响应于RRTO@Cmd信号的上升沿的RRTO_dly信号到有效电平的早期转换相同的程度(例如，将下降沿的时间T8与T9之间的延迟与上升沿的时间T3与T4之间的延迟进行比较)。
例如，虽然延迟电路266可以包含在刷新控制电路260中，以提供针对每个库自动刷新操作的第二刷新激活的定时，并且延迟电路224和226可以包含在命令控制电路220中，以提供针对所有库自动刷新操作的第二刷新激活的定时，但是电路系统不需要为针对自刷新操作的第一刷新激活之后的任何刷新激活提供定时或延迟。
如参考图8和9所示和所述，自刷新操作基于时间T9之后的无效RRTO_dly信号结束，并且在刷新周期中不执行后续刷新激活。因此，自刷新操作包含单次刷新激活。所述自刷新操作包含与所述自动刷新操作不同的刷新激活次数。例如，在本公开的一些实施例中，自刷新操作可以具有一次刷新激活(单泵)，而非两次刷新激活(双泵)。因为自刷新操作在系统中使用，所述系统也使用具有双重刷新激活的每个库自动刷新操作或所有库自动刷新操作，所以自刷新操作可以包含刷新周期内的一次刷新激活。可以在每个库刷新操作和/或所有库刷新操作中提供任何另外的刷新激活，所述刷新激活可以有利地“隐藏”在刷新周期中以刷新受行锤击效应影响的存储器。因此，不需要另外的电路来中断刷新或抑制针对自刷新操作的第二刷新激活的内部命令。自刷新操作不同于每个库自动刷新操作和所有库自动刷新操作中的每一个，所述每个库自动刷新操作和所述所有库自动刷新操作利用电路在第一刷新激活结束后对第二刷新激活的字线WL的激活进行定时。
每个库自动刷新操作或所有库自动刷新操作而非自刷新操作需要电路系统来确定相对于第一刷新激活结束时的第二刷新激活的定时。如前面参考图9描述的示例操作中所述，响应于有效SREF信号，用于自刷新操作的RRAST@Cmd信号在时间T0之后对第一刷新激活变得有效。如前面参考图4描述的示例操作中所述，响应于无效RRTO@Cmd信号，用于所有库自动刷新操作的RRAST@Cmd信号在时间T10之后对第二刷新激活变得有效。如前面参考图6描述的示例操作中所述，响应于有效REF2信号，用于第二刷新激活的RRAST@Cmd信号在时间T10之后对所有库刷新操作变得有效。
因此，相对于先前刷新激活，激活后续刷新激活的自刷新操作的定时不是必需的，如对于每个库刷新或所有库自动刷新操作那样。参考每个库自动刷新操作，后续刷新激活的定时可以基于先前刷新激活的完成；而且，参考所有库自动刷新操作，后续刷新激活的定时可以基于开始先前刷新激活。
在本公开的一些实施例中，可以有利地“隐藏”在每个库自动刷新操作和所有库自动刷新操作的刷新周期中而非在自刷新操作中的另外的刷新激活可以用于刷新受行锤击效应影响的存储器。慢速退出模式或快速退出模式的自刷新操作的时间可能小于分配给自刷新操作的最大时间量，这是由于没有用于执行行锤击刷新操作的中断。代替在自刷新操作期间执行行锤击刷新操作，每个库自动刷新操作和所有库自动刷新操作包含双重刷新激活，并且针对每个库自动刷新操作和所有库自动刷新操作的第二刷新激活可以用于行锤击刷新操作。由于慢速退出模式或快速退出模式的自刷新操作的总时间小于分配给自刷新操作的最大时间量，所以不需要用于在慢速退出模式期间中止自刷新操作的电路。
对于每个库自动刷新操作，可以调整延迟电路(例如，延迟电路226)的延迟，以设置相对于先前刷新激活的完成而开始后续刷新激活的定时。对于所有库自动刷新操作，可以调整一或多个延迟电路(例如，延迟电路224和226)的总延迟，以设置相对于先前刷新激活的开始而开始后续刷新激活的定时。
已经描述了包含一次刷新激活的自刷新操作以及包含多次刷新激活的每个库自动刷新操作和所有库自动刷新操作的具体实例。然而，本公开的实施例不限于针对自刷新操作的一个刷新操作和针对每个库自动刷新操作和所有库自动刷新操作的两次刷新激活。在本公开的一些实施例中，包含一次刷新激活的自刷新操作可以包含多于一次刷新激活，并且每个库自动刷新操作和所有库自动刷新操作包含多于两次刷新激活。
根据上文，应了解，尽管出于在本公开中出于说明的目的已经描述了具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开的范围不应局限于本文描述的任何特定实施例。

Claims (20)

1.一种系统，其包括：
存储器阵列，所述存储器阵列包含多个存储器库；
命令地址输入电路，所述命令地址输入电路被配置成提供用于刷新操作的命令；
命令控制电路，所述命令控制电路被配置成接收所述命令，并基于接收到的命令提供第一内部控制信号、第二内部控制信号和第三内部控制信号；
刷新控制电路，所述刷新控制电路被配置成响应于所述第一内部控制信号、所述第二内部控制信号和所述第三内部控制信号而提供第一刷新控制信号；以及
行控制电路，所述行控制电路被配置成接收所述第一刷新控制信号，激活所述多个存储器库中的一个存储器库的至少一个字线，并响应于所述第一刷新控制信号而提供第二刷新控制信号，
其中所提供的第一内部控制信号基于振荡器信号，所提供的第二内部控制信号基于由所述命令地址输入电路提供的所述命令，并且所提供的第三内部控制信号基于所提供的第二内部控制信号和所述第二刷新控制信号中的一个控制信号。
2.根据权利要求1所述的系统，其中响应于针对自刷新操作的所述第一内部控制信号进行一次刷新激活，并且响应于针对自动刷新操作的所述第二内部控制信号和所述第三内部控制信号分别进行两次刷新激活。
3.根据权利要求1所述的系统，其中所述命令控制电路被配置成提供用于对针对自刷新操作的一次刷新激活进行定时的所述第一内部控制信号。
4.根据权利要求1所述的系统，其中所述命令控制电路被配置成分别提供用于对针对自动更新操作的两次刷新激活进行定时的所述第二内部控制信号和所述第三内部控制信号。
5.根据权利要求4所述的系统，其中所述自动刷新操作为每个库刷新操作或所有库刷新操作。
6.根据权利要求1所述的系统，其中所述第三内部控制信号直接地或间接地基于所述第二内部控制信号。
7.根据权利要求1所述的系统，其中当所述刷新操作为每个库刷新操作时，所述第三内部控制信号基于所述第二刷新控制信号，而当所述刷新操作为所有库刷新操作时，所述第三内部控制信号基于由所述命令控制电路延迟的所述第二内部控制信号。
8.根据权利要求1所述的系统，其中所述行控制电路进一步被配置成当所述命令控制电路接收到针对每个库刷新操作的所述命令时，刷新所述多个存储器库中的对应存储器库中的一或多个存储器单元。
9.根据权利要求1所述的系统，其中所述行控制电路进一步被配置成当所述命令控制电路接收到针对所有库刷新操作的所述命令时，刷新所述多个存储器库的所有存储器库中的一或多个存储器单元。
10.根据权利要求1所述的系统，其中所述行控制电路进一步被配置成当所述命令控制电路接收到针对每个库刷新操作的所述命令时，刷新所述多个存储器库的少于所有存储器库中的一或多个存储器单元。
11.一种设备，其包括：
命令控制电路，所述命令控制电路被配置成提供第一至第三内部控制信号；
刷新控制电路，所述刷新控制电路用于接收所述第一至第三内部控制信号，响应于所述第一内部控制信号提供第一数量的刷新控制信号，并且响应于所述第二和第三内部控制信号提供第二数量的刷新控制信号，其中所述第一数量和所述第二数量不同；以及
行控制电路，所述行控制电路被配置成：
针对自刷新操作接收所述第一数量的刷新控制信号，并响应于接收到的第一数量的刷新控制信号而激活所述多个存储器库中的一个存储器库的至少一个字线，并且
针对自动刷新操作接收所述第二数量的刷新控制信号，并响应于所述第二数量的刷新控制信号中的每个刷新控制信号而激活所述多个存储器库中的一个存储器库的至少一个字线。
12.根据权利要求11所述的设备，其中针对所述自刷新操作，由所述刷新控制电路在刷新周期内将一个刷新控制信号提供到所述行控制电路。
13.根据权利要求12所述的设备，其中响应于所述第一内部控制信号而激活由所述刷新控制电路针对所述自刷新操作而提供到所述行控制电路的所述一个刷新控制信号，并且响应于由所述行控制电路提供的另一个刷新控制信号而去激活所述一个刷新控制信号。
14.根据权利要求11所述的设备，其中两个刷新控制信号用于所述自动刷新操作，且所述两个刷新控制信号包含第一刷新控制信号，所述第一刷新控制信号由所述刷新控制电路响应于所述第二内部控制信号而提供到所述行控制电路，并且所述两个刷新控制信号进一步包含第二刷新控制信号，在所述多个存储器库中的一个存储器库的所述至少一个字线被激活并且随后被去激活之后，所述第二刷新控制信号由所述刷新控制电路提供到所述行控制电路。
15.根据权利要求14所述的设备，其中针对每个库刷新操作，所述第二刷新控制信号由所述刷新控制电路响应于第三刷新控制信号而提供，所述第三刷新控制信号由所述行控制电路响应于所述第一刷新控制信号而提供到所述刷新控制电路。
16.根据权利要求14所述的设备，其中针对所有库刷新操作，所述第二刷新控制信号由所述刷新控制电路响应于由所述命令控制电路延迟的所述第二内部控制信号而提供。
17.一种方法，其包括：
响应于第一至第三内部控制信号，执行自刷新操作和自动刷新操作中的一个刷新操作；
针对所述自刷新操作，响应于振荡器信号而执行第一刷新操作；
针对所述自动刷新操作，当命令被接收并解码时执行所述第一刷新操作，并且所述解码命令与所述自动刷新操作相关联；以及
针对所述自动刷新操作，在所述多个存储器库中的一个存储器库的至少一个字线被激活并随后被去激活之后，执行第二刷新操作。
18.根据权利要求17所述的方法，其进一步包括：
分别为所述自刷新操作和所述自动刷新操作提供有效的第一内部控制信号和第二内部控制信号；以及
响应于刷新控制信号和所述第二内部控制信号中的一个控制信号，为所述自动刷新操作提供有效第三内部控制信号。
19.根据权利要求17所述的方法，其进一步包括：
当经过解码的命令与每个库刷新操作相关联时，响应于刷新控制信号而提供有效第三内部控制信号，所述刷新控制信号具有指示所述第一刷新操作完成的逻辑电平。
20.根据权利要求17所述的方法，其进一步包括：
当所述经过解码的命令与所有库刷新操作相关联时，响应于经过延迟的有效第一内部控制信号而提供有效第三内部控制信号。
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