KR101932663B1 - 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법 - Google Patents

리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법 Download PDF

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Abstract

리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법이 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 적어도 하나의 셀 영역을 포함하는 셀 어레이 및 각각의 셀 영역에 대응하여 리프레쉬 주기에 관계된 제1정보 및 제2정보를 저장하는 리프레쉬 정보 저장부를 구비하고, 상기 셀 영역은 제1 리프레쉬 구간에서 상기 제1 정보에 따른 리프레쉬 주기로 리프레쉬 되며, 제2 리프레쉬 구간에서 상기 제2 정보에 따른 리프레쉬 주기로 리프레쉬 되는 것을 특징으로 한다.

Description

리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법{Semiconductor memory device storing refresh period information and operating method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 자세하게는 리프레쉬 주기 정보를 저장하고 이에 기반하여 리프레쉬 주기를 조절하는 반도체 메모리 장치 및 그 동작방법에 관한 것이다.
전자기기에 널리 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있고, 그에 따라 반도체 메모리 장치의 전력소모도 증가하고 있다. 특히 휴대용 전자기기의 경우, 반도체 메모리 장치의 전력 소모를 줄이는 것은 매우 중요하다.
반도체 메모리 장치의 일예로서 휘발성 메모리(volatile-memory)인 DRAM은 캐패시터에 저장되어 있는 전하(charge)에 의해 데이터를 저장하는 메모리이다. 캐패시터에 저장된 전하는 시간이 흐름에 따라 다양한 경로로 누설(leakage)될 수 있기 때문에, DRAM은 유한한 데이터 리텐션(Finite Data Retention) 특성을 갖는다. DRAM은 유한한 데이터 리텐션을 해결하기 위해서, 캐패시터에 저장된 데이터에 따라 주기적으로 캐패시터를 충방전(Charge/Discharge)하는 리프레쉬 동작을 필요로 한다.
DRAM에 대한 리프레쉬 동작에는 전력소모가 따르고, 리프레쉬 주기가 짧을수록 DRAM의 전력소모는 증가한다. 이에 따라, 리프레쉬를 제어하여 전력소모를 줄이는 방안이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특성이 취약한 메모리 셀이나 페이지를 별도로 관리하여 데이터 리텐션 특성을 향상함과 함께 전체 메모리 장치의 리프레쉬 동작의 빈도를 줄일 수 있는 반도체 메모리 장치 및 그 동작방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 적어도 하나의 셀 영역을 포함하는 셀 어레이 및 각각의 셀 영역에 대응하여 리프레쉬 주기에 관계된 제1정보 및 제2정보를 저장하는 리프레쉬 정보 저장부를 구비하고, 상기 셀 영역은 제1 리프레쉬 구간에서 상기 제1 정보에 따른 리프레쉬 주기로 리프레쉬되며, 제2 레프레쉬 구간에서는 상기 제2 정보에 따른 리프레쉬 주기로 리프레쉬되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 적어도 하나의 셀 영역을 포함하는 셀 어레이, 각각의 셀 영역에 대응하여 리프레쉬 주기에 관계된 정보를 저장하는 리프레쉬 정보 저장부, 제1 커맨드의 입력에 따라 상기 셀 어레이를 리프레쉬 하기 위한 제1 어드레스를 출력하는 리프레쉬 카운터 및 상기 제1 어드레스와 외부로부터의 제2 어드레스를 수신하고, 하나의 리프레쉬 주기 동안 상기 제1 커맨드의 입력에 따라 제1 어드레스를 출력함과 함께 제2 커맨드의 입력에 따라 제2 어드레스를 출력하는 어드레스 선택부를 구비하는 것을 특징으로 한다.
상기와 같은 반도체 메모리 장치에 따르면, 메모리 셀의 리프레쉬 특성 정보를 저장하고, 특성이 취약한 메모리 셀에 대한 리프레쉬를 별도로 수행함으로써 데이터 리텐션 특성을 향상함과 함께 전체 반도체 메모리 장치의 리프레쉬 빈도를 줄일 수 있다.
이에 따라 리프레쉬 동작으로 인해 발생되는 반도체 메모리 장치의 전력 소모를 줄일 수 있고, 반도체 메모리 장치의 전체 동작에서 리프레쉬 동작의 비율을 낮추어 반도체 메모리 장치의 효율성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명이 적용되는 반도체 메모리 장치, 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 2c는 도 1의 리프레쉬 정보 저장부의 구현예와 그에 따른 메모리 컨트롤러의 구현예를 나타내는 도면이다.
도 3은 도 1의 리프레쉬 정보 저장부에 저장된 정보의 일예를 나타내는 도면이다.
도 4는 도 1의 리프레쉬 정보 저장부에 저장된 정보의 다른 예를 나타내는 도면이다.
도 5는 셀 영역의 크기에 따른 리프레쉬 정보 저장부의 구현예를 나타내는 도면이다.
도 6은 도 1의 반도체 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 7은 도 6의 반도체 메모리 장치에서 셀 어레이가 다수의 뱅크를 구비하는 일예를 나타내는 블록도이다.
도 8은 도 6의 리프레쉬 정보 저장부에 저장된 정보를 외부로 출력하는 동작의 일예를 나타내는 도면이다.
도 9 는 도 6의 리프레쉬 정보 저장부에 저장된 정보를 외부로 출력하는 동작의 다른 예를 나타내는 도면이다.
도 10은 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작의 일예를 나타내는 도면이다.
도 13은 도 6의 반도체 메모리 장치의 제어 로직의 일 구현예를 나타내는 블록도이다.
도 14는 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 15는 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 일 구현예를 나타내는 블록도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 17은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
반도체 메모리 장치로서 DRAM(Dynamic Random Access Memory)은 유한 데이터 리텐션(Finite Data Retention) 특성을 가지므로, 정상적인 셀의 경우도 스펙(Specification)에서 정한 시간이 지나면 그 데이터의 유효성이 보장될 수 없다. 이에 따라 DRAM은 스펙에서 정한 시간마다 셀에 저장된 데이터를 리프레쉬하고, 상기 시간을 스팩 주기(Specification Period)라고 한다.
DRAM의 셀 어레이를 구성하는 각 셀은 서로 다른 데이터 리텐션 특성을 가질 수 있다. 취약한 리텐션 특성을 가지는 위크 셀(weak cell)의 경우, 노멀 셀(normal cell)보다 리프레쉬의 빈도가 높아야 하는 반면, 리텐션 특성이 좋은 굿 셀(good cell)의 경우에는 노멀 셀보다 더 긴 리프레쉬 주기를 가질 수 있다. 또한, 각 셀의 동작상태에 따라서 데이터 리텐션 특성이 달라질 수 있다. 스팩 주기는 사이 위크 셀의 리프레쉬 주기를 기준으로 결정될 수 있다.
이하에서는, 셀의 특성과 동작 상태에 따른 다수의 리프레쉬 주기 정보를 저장하고, 상기 정보를 이용하여 특성이 취약한 위크 셀에 대한 리프레쉬를 별도로 수행함으로써 전체 반도체 메모리 장치의 리프레쉬 빈도를 줄이는 본 발명의 실시예들이 개시된다.
도 1은 본 발명이 적용되는 반도체 메모리 장치, 메모리 모듈 및 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(100)은 메모리 모듈(1000)과 메모리 컨트롤러(2000)를 포함한다. 메모리 모듈(1000)은 모듈 보드(Module Board) 상에 장착된 하나 이상의 반도체 메모리 장치(1100)를 구비하며, 예컨대 상기 반도체 메모리 장치(1100)는 DRAM 칩일 수 있다. DRAM 칩은 DRAM 셀이 어레이 형태로 배치되는 셀 어레이를 포함한다. 이하의 설명에서는, 반도체 메모리 장치(1100)가 DRAM 칩인 것으로 가정한다.
메모리 컨트롤러(2000)는 메모리 모듈(1000)에 구비되는 반도체 메모리 장치(1100)를 제어하기 위한 각종 신호들, 예컨대 커맨드/어드레스(CMD/ADD)를 제공하고, 메모리 모듈(1000)과 통신하여 데이터 신호(DQ)를 반도체 메모리 장치(1100)에 제공하거나 데이터 신호(DQ)를 반도체 메모리 장치(1100)로부터 수신한다. 반도체 메모리 장치(1100)는 셀 어레이를 포함하며, 셀 어레이는 다수 개의 셀 영역을 포함할 수 있다. 일예로서, 셀 어레이는 다수의 메모리 뱅크(Bank)를 포함할 수 있으며, 또한 각각의 메모리 뱅크는 다수의 페이지(Page)를 포함할 수 있다. 페이지는 특정 로우 어드레스(Row Address)에 의해서 엑세스(access)되는 데이터 저장 단위로 정의 될 수 있다.
본 발명의 실시예에 따르면, 반도체 메모리 장치(1100)는 셀 또는 셀 영역의 리프레쉬 정보를 저장하는 리프레쉬 정보 저장부(1110)를 구비할 수 있다. 셀 영역의 리텐션 특성을 판단하기 위하여 셀 어레이의 다수의 셀 영역들이 각각 테스트될 수 있으며, 상기 리프레쉬 정보 저장부(1110)는 셀 또는 셀 영역에 대한 테스트 결과를 저장한다. 시스템 구동시 리프레쉬 정보 저장부(1110)의 리프레쉬 정보는 메모리 장치(1100)로부터 메모리 컨트롤러(2000)로 전송될 수 있다.
전술한 셀 영역의 단위는 다양한 형태로 정의될 수 있다. 예컨대, 하나의 페이지가 셀 영역의 단위로 정의될 수 있으며, 또는 두 개 이상의 페이지가 동일한 셀 영역으로 정의될 수 있다. 또한, 리프레쉬 정보 저장부(1110)에 저장된 리프레쉬 정보는 각 영역의 리프레쉬 주기 정보일 수 있다. 셀 영역의 리프레쉬 주기 정보는, 해당 셀 영역에서 가장 낮은 데이터 리텐션 특성을 갖는 셀의 상태에 따라 결정될 수 있다.
도 2a 내지 2c는 도 1의 리프레쉬 정보 저장부(1110)의 구현예와 그에 따른 메모리 컨트롤러(2000)의 구현예를 나타내는 도면이다. 리프레쉬 정보 저장부(1110)는 다양한 형태로 구현될 수 있으며, 일예로서 안티-퓨즈(anti-fuse) 어레이, 퓨즈(fuse) 어레이 또는 레지스터 셋(register set) 으로 구현될 수 있다. 메모리 컨트롤러(2000)는 반도체 메모리 장치(1100)로부터 수신한 리프레쉬 주기 정보를 저장하는 저장부(2100), 메모리 컨트롤러(2000)의 전반적인 동작을 제어하는 제어부(2200)을 포함할 수 있다. 상기 제어부(2200)는 반도체 메모리 장치(1100)로부터 제공된 리프레쉬 주기 정보가 저장부(2100)에 저장되는 동작을 제어할 수 있다.
일예로서, 도 2a는 도 1의 리프레쉬 정보 저장부(1110)가 퓨즈 어레이(1110_1)로 구현된 반도체 메모리 장치(1100) 및 메모리 컨트롤러(2000)를 나타낸다. 도시된 바와 같이, 리프레쉬 정보 저장부(1110)가 퓨즈 어레이(1110_1)로 구현되는 경우, 반도체 메모리 장치(1100)의 생산과정에서 셀 영역의 리텐션 특성이 테스트되고 셀 영역의 테스트 결과가 퓨즈 어레이(1110_1)에 저장된다. 퓨즈는 불휘발성(non-volatile)이므로 전원의 공급여부와 관계없이 저장된 정보를 유지한다.
다른 예로서, 도 2b는 도 1의 리프레쉬 정보 저장부(1110)가 레지스터 셋(register set, 1110_2)으로 구현된 반도체 메모리 장치(1100) 및 메모리 컨트롤러(2000)를 나타낸다. 도시된 바와 같이, 리프레쉬 정보 저장부(1110)가 레지스터 셋(1110_2)으로 구현되는 경우, 반도체 메모리 장치(1100)는 내부에 자가진단부(Built-In Self Test Unit)(1112)를 포함할 수 있다. 메모리 시스템(100)에 전원이 공급되면 반도체 메모리 장치(1100) 내부의 자가진단부(1112)에 의해 반도체 메모리 장치(1100)의 셀 영역에 대한 리텐션 특성이 테스트 되고 테스트 결과가 반도체 메모리 장치(1100)의 레지스터 셋(1110_2)에 저장될 수 있다. 레지스터는 휘발성(volatile)이므로 전원 공급이 중단되면 레지스터가 저장하고 있는 값은 소멸한다. 따라서 전원의 공급시 자가진단(Built-In Self Test)에 의해 발생한 테스트 결과가 레지스터에 저장될 수 있다.
다른 예로서, 도 2c는 도 1의 리프레쉬 정보 저장부(1110)가 안티-퓨즈(anti-fuse) 어레이(1110_3)로 구현된 반도체 메모리 장치(1100) 및 메모리 컨트롤러(2000)를 나타낸다. 도시된 바와 같이, 리프레쉬 정보 저장부(1110)가 안티-퓨즈 어레이(1110_3)로 구현되는 경우, 반도체 메모리 장치(1100)는 내부에 자가진단부(Built-In Self Test Unit)(1112)를 포함할 수 있다. 안티-퓨즈 어레이(1110_3)는 비휘발성(non-volatile)이므로 전원 공급 여부와 관계없이 안티-퓨즈 어레이(1110_3)에 저장된 값은 유지되므로, 메모리 시스템(100)은 반도체 메모리 장치(1100)의 셀 영역에 대한 리텐션 특성을 업데이트하고자 할 때, 자가진단부(1112)에 의해 반도체 메모리 장치(1000)의 셀 영역에 대한 리텐션 특성이 테스트 되고 반도체 메모리 장치(1100)의 안티-퓨브 어레이(1110_3)에 저장된 값이 변경될 수 있다.
도 3은 도 1의 리프레쉬 정보 저장부에 저장된 정보의 일예를 나타낸다. 리프레쉬 정보 저장부(1110)는 각 셀 영역에 대하여 적어도 두 개의 정보를 저장할 수 있다. 일예로서, 셀 영역의 셀 상태나 반도체 메모리 장치의 리프레쉬 모드의 종류에 따라 각각의 리프레쉬 주기에 관련된 정보를 저장할 수 있다. 셀 영역의 상태는, 상기 셀 영역의 셀들이 다이나믹(dynamic) 상태인지 또는 스태틱(static) 상태인지를 나타낼 수 있다. 또한, 반도체 메모리 장치의 리프레쉬 모드는 오토 리프레쉬 모드인 지 또는 셀프 리프레쉬 모드인지를 나타낼 수 있다.
전술한 셀 상태나 리프레쉬 모드에 따라, 어느 하나의 셀 영역은 제1 리프레쉬 구간 또는 제2 리프레쉬 구간으로 동작한다. 리프레쉬 정보 저장부(1110)는 각각의 셀 영역의 제1 리프레쉬 구간에서의 리프레쉬 주기를 나타내는 제1 정보와, 제2 리프레쉬 구간에서의 리프레쉬 주기를 나타내는 제2 정보를 저장한다. 예컨대 도 3에서 제1 리프레쉬 구간은 셀 영역이 다이나믹(dynamic) 상태일 때 리프레쉬가 수행되는 구간이고, 제2 리프레쉬 구간은 셀 영역이 스태틱(static) 상태일 때 리프레쉬가 수행되는 구간을 나타낸다.
리프레쉬 정보 저장부(1110)를 억세스하기 위한 어드레스는 페이지의 어드레스 또는 복수의 페이지를 포함하는 셀 영역에 대한 어드레스가 될 수 있으며, 예컨대 도 3은 상기 제1 정보 및 제2 정보가 각각의 페이지에 대응하여 저장된 예를 나타낸다. 셀 영역의 리텐션 특성에 따라 4개의 그룹(Best/Good/Normal/Bad)으로 분류될 수 있으며, 각각의 셀 영역에서의 제1 리프레쉬 구간에서의 리텐션 특성에 따른 제1 정보와, 제2 리프레쉬 구간에서의 리텐션 특성에 따른 제2 정보가 리프레쉬 정보 저장부(1110)에 저장된다. 일예로서, 제1 리프레쉬 구간에서 소정의 셀 영역이 Best 특성을 갖는 경우 “00” 값이 제1 정보로서 저장되며, 제2 리프레쉬 구간에서 소정의 셀 영역이 Good 특성을 갖는 경우 “01” 값이 제2 정보로서 저장된다.
셀 어레이에 포함된 셀 영역 각각의 리프레쉬 주기는 스펙(Specification)에서 제공하는 스펙 주기(Spec Period)에 근거하여 설정될 수 있다. 일예로서, 셀 영역의 데이터 리텐션 특성에 따라 스펙 주기(Spec Period)의 정수 배에 해당하는 주기로서 리프레쉬를 수행하거나, 스펙 주기(Spec Period)를 정수 값으로 나눈 값을 주기로 하여 리프레쉬를 수행할 수 있다. 한편, 셀 영역에 대한 제1 정보 및 제2 정보가 같은 비트값으로 저장되어도 상기 셀 영역의 제1 및 제2 리프레쉬 구간에서 서로 다른 리프레쉬 주기로서 리프레쉬될 수 있으며, 예컨대 도 3은 양 상태가 같은 값일 때 스태틱 상태에서의 리프레쉬 주기가 다이나믹 상태에서의 리프레쉬 주기의 두 배가 되는 일예를 나타낸다. 도 3에 도시된 바와 같이, 어드레스 “x” 및 “y”를 제외한 어드레스에 대응되는 셀 영역들은 다이나믹 상태에서는 “00”의 값으로 스펙 주기의 4 배의 리프레쉬 주기를 가지며, 스태틱 상태에서는 “01”의 값으로 동일하게 스펙 주기의 4 배의 리프레쉬 주기를 가진다. 다만, 어드레스 “x”에 대응되는 페이지는 다이나믹 상태에서는 “10”의 값으로 스펙 주기와 동일한 리프레쉬 주기를 가지며, 스태틱 상태에서는 “10”의 값으로 스펙 주기의 2 배의 리프레쉬 주기를 가진다. 어드레스 “y”에 대응되는 페이지는 다이나믹 상태와 스태틱 상태에서 각각 “01” 및 “10”의 값으로 양 상태에서 스펙 주기의 2 배의 리프레쉬 주기를 가진다.
한편, 도 4는 리프레쉬 정보 저장부의 다른 예를 나타낸다. 도 4는 셀 영역의 제1 리프레쉬 구간이 오토 리프레쉬(Auto Refresh) 모드에서 수행되는 리프레쉬이고, 제2 리프레쉬 구간이 셀프 리프레쉬(Self Refresh) 모드에서 수행되는 리프레쉬인 경우를 나타낸다. 어드레스 “x”와 “y”를 제외한 어드레스에 대응되는 셀 영역들은 오토 리프레쉬 상태와 셀프 리프레쉬 상태에서 각각 “01” 및 “10”의 값으로 스펙 주기의 2 배의 리프레쉬 주기를 가진다. 다만, 어드레스 “x”에 대응 되는 페이지는 오토 리프레쉬 상태와 셀프 리프레쉬 상태에서 각각 “10” 및 “11”의 값으로 스펙 주기와 동일한 리프레쉬 주기를 가진다. 어드레스 “y”에 대응되는 페이지는 양 상태에서 모두 “10”의 값으로서, 오토 리프레쉬 상태에서는 스펙 주기와 동일한 리프레쉬 주기를 가지며, 셀프 리프레쉬 상태에서는 스펙 주기의 2 배의 리프레쉬 주기를 가진다.
전술한 실시예에서, 리프레쉬 구간의 개수는 2개 이상일 수 있으며, 그에 따라 리프레쉬 구간별로 정해지는 리프레쉬 주기 정보의 개수도 2개 이상일 수 있다. 또한, 셀 영역의 리텐션 특성이 세분화될 수 있으며, 그에 따른 그룹의 개수도 4 개 이상일 수 있다. 상기 리프레쉬 구간과 그룹의 개수에 따라 리프레쉬 정보 저장부의 저장 용량이 증감할 수 있다.
도 5는 셀 영역의 크기에 따른 리프레쉬 정보 저장부의 구현예를 나타낸다. 도 1 및 도 5를 참조하여 상기 리프레쉬 정보 저장부의 구현예를 설명하면 다음과 같다.
반도체 메모리 장치(1100)는 셀 영역의 크기에 관련된 정보를 저장하는 저장부를 더 구비할 수 있다. 메모리 컨트롤러(2000)는 셀 영역의 크기에 대한 정보를 반도체 메모리 장치(1100)로부터 수신하고, 수신된 셀 영역의 크기에 따라 셀 영역 각각에 대한 리프레쉬 주기를 조절한다. 셀 어레이를 일정한 크기로 분할한 영역을 서브블록(Subblock)으로 정의할 수 있으며, 전술한 실시예에서의 셀 영역은 상기 서브블록(Subblock)에 대응할 수 있다.
예컨대 도 5는 서브블록의 크기를 저장하는 비트수가 2개이고 페이지의 수가 8k인 경우의 리프레쉬 정보 저장부(1110)의 일예를 나타낸다. 서브블록의 크기가 하나의 페이지인 경우, 메모리 컨트롤러(2000)는 서브블록 크기에 대한 정보인 “00”을 반도체 메모리 장치(1100)로부터 수신하여 서브블록의 크기를 인식할 수 있다. 서브블록의 크기가 하나의 페이지인 경우, 리프레쉬 정보 저장부(1110)는 모든 페이지에 대한 리텐션 특성을 저장할 수 있다. 한편, 서브블록의 크기가 각각 2 개의 페이지, 4 개의 페이지 및 8 개의 페이지인 경우, 리프레쉬 정보 저장부의 저장 용량은 서브블록의 크기에 반비례하여 감소할 수 있다. 예컨대, 서브블록의 크기가 8 개의 페이지인 경우, 리프레쉬 정보 저장부(1110)의 용량은 서브블록의 크기가 하나의 페이지인 경우에 비해 8분의 1의 크기를 가질 수 있다.
서브블록의 크기가 2 페이지 이상인 경우, 리프레쉬 정보 저장부에 저장되는 각 영역에 대응하는 제1 정보 및 제2 정보는, 상기 서브블록에 포함된 페이지들 중 가장 취약한 특성을 갖는 페이지의 리텐션 특성에 따른 값을 가질 수 있다.
도 6은 도 1의 반도체 메모리 장치(1100)의 일 구현예를 나타내는 블록도이다. 도시된 바와 같이, 반도체 메모리 장치(1100)는 리프레쉬 정보 저장부(1110), 서브블록 크기 저장부(1111), 멀티플랙서(1120), 로우 디코더(1121), 셀 어레이(1122), 입출력 케이팅 마스크 로직(1123), 컬럼 디코더(1124), 리프레쉬 컨트롤러(1130), 리프레쉬 카운터(1131), 어드레스 레지스터(1140), 로우 어드레스 버퍼(1141), 컬럼 어드레스 버퍼(1142), 제어 로직(1150)를 포함할 수 있다.
셀 영역에 대한 제1 정보 및 제2 정보가 리프레쉬 정보 저장부(1110)에 저장될 수 있고, 서브블록 크기 저장부(1111)는 상기 셀 영역에 해당하는 서브블록의 크기에 대한 정보를 저장할 수 있다. 리프레쉬 정보 저장부(1110) 및 서브블록 크기 저장부(1111)에 저장된 정보는 메모리 컨트롤러로 제공될 수 있으며, 예컨대 상기 정보들은 데이터 신호(DQ)의 입출력 경로를 통해서 메모리 컨트롤러로 출력될 수 있다. 멀티플렉서(1120)의 출력은 로우 어드레스 신호로서 로우 디코더(1121)와 리프레쉬 정보 저장부(1110)로 입력된다. 로우 디코더(1121)는 워드 라인(Word Line)을 구동하여 셀 어레이(1122)의 셀 영역(예컨대, 페이지)을 선택한다. 선택된 셀 영역에 저장된 데이터가 리드되어 센스 앰프(Sense Amplifier)로 제공되고, 센스 앰프의 출력은 입출력 게이팅 마스크 로직(1123)으로 제공된다. 입출력 게이팅 마스크 로직(1123)은 컬럼 디코더(1124)의 출력을 수신하여 데이터 신호(DQ)로 입출력되는 데이터를 선택한다.
멀티플렉서(1120)는 리프레쉬 컨트롤러(1130)에 의해 제어되는 리프레쉬 카운터(1131)의 출력 및 로우 어드레스 버퍼(1141)의 출력을 입력받아 로우 어드레스 신호를 출력한다. 리프레쉬 카운터(1131)는 메모리 컨트롤러로부터의 오토 리프레쉬(Auto Refresh) 커맨드 수신에 응답하여 카운팅 동작을 수행하거나, 셀프 리프레쉬 모드(Self Refresh Mode)에서 내부 오실레이터(Oscillator)로부터의 클록 신호에 응답하여 카운팅 동작을 수행하여 카운팅 어드레스(ADD_cnt)를 출력한다. 메모리 컨트롤러로부터 수신하는 어드레스는 어드레스 레지스터(1140)를 통하여 로우 어드레스 버퍼(1141) 및 컬럼 어드레스 버퍼(1142)로 제공된다. 반도체 메모리 장치(1100)의 각 구성요소는 메모리 컨트롤러로부터 수신한 커맨드에 따라서 제어 로직(1150)가 출력하는 제어 신호들(Control Signals)에 따라 동작한다.
본 발명의 실시예에 따라 셀 영역의 주기를 조절하는 동작을 다음과 같이 수행될 수 있다.
반도체 메모리 장치(1100)는 리프레쉬 수행을 위하여 적어도 하나의 커맨드를 메모리 컨트롤러로부터 수신한다. 일예로서, 소정의 리프레쉬 간격에 따라 외부로부터 오토 리프레쉬 커맨드(CMD_auto)가 수신되며, 상기 오토 리프레쉬 커맨드(CMD_auto)에 응답하여 리프레쉬 카운터(1131)는 카운팅 동작을 수행하고 이에 따른 카운팅 어드레스(ADD_cnt)를 출력한다. 멀티플렉서(1120)는 제어 로직(1150)의 제어하에서 상기 카운팅 어드레스(ADD_cnt)를 로우 어드레스로서 로우 디코더(1121)로 제공한다. 이에 따라 셀 어레이(1122)의 선택된 셀 영역이 리프레쉬된다.
상기와 같은 오토 리프레쉬 동작 중 특정 셀 영역을 지정하여 리프레쉬를 수행하기 위한 커맨드가 메모리 컨트롤러로부터 수신된다. 상기 특정 셀 영역에 대한 리프레쉬 커맨드는 지정 리프레쉬 커맨드(CMD_des)로 정의될 수 있으며, 상기 지정 리프레쉬 커맨드(CMD_des)와 함께 특정 셀 영역을 지정하기 위한 지정 어드레스(ADD_des)가 수신된다. 지정 어드레스(ADD_des)는 로우 어드레스 버퍼(1141) 및 멀티플렉서(1120)를 거쳐 로우 디코더(1121)로 제공된다. 이에 따라, 지정된 셀 영역에 대한 리프레쉬 동작이 추가로 수행된다.
상기 동작에 따르면, 소정의 리프레쉬 간격에 따라 오토 리프레쉬가 수행됨과 함께, 상기 리프레쉬 간격들 사이의 구간에서 지정 리프레쉬 커맨드(CMD_des)에 의해 적어도 하나의 특정한 셀 영역이 리프레쉬된다. 즉, 리프레쉬 정보 저장부(1110)에 저장된 셀 영역의 리프레쉬 특성에 따라, 상대적으로 낮은 데이터 리텐션 특성을 갖는 셀 영역들의 리프레쉬 빈도가 증가되도록 제어되며, 이에 따라 리프레쉬 특성이 서로 다른 셀 영역들이 서로 다른 리프레쉬 주기에 따라 리프레쉬되도록 한다.
도 7은 도 6의 반도체 메모리 장치에서 셀 어레이가 다수의 뱅크(Bank)를 구비하는 일예를 나타내는 블록도이다. 셀 어레이(1122)는 다수의 뱅크를 포함할 수 있고, 반도체 메모리 장치(1100)는 뱅크 어드레스를 수신할 수 있으며, 각 뱅크 별로 독립적으로 입출력 및 리프레쉬 동작을 할 수 있다. 예컨대 도 7은 4 개의 뱅크를 포함하는 셀 어레이(1122)의 일예를 나타낸다. 도 7에서 로우 디코더(1121)의 출력은 셀 어레이(1122)를 구성하는 복수의 뱅크로 입력될 수 있고, 각 뱅크의 입출력은 입출력 게이팅 마스크 로직(1123)에서 컬럼 어드레스에 따라 뱅크의 입출력이 선택될 수 있다.
또한, 리프레쉬 정보 저장부(1110)가 저장하는 리프레쉬 주기 정보에 대응하는 셀 영역은 뱅크마다 존재할 수 있고, 도 7에 도시된 바와 같이 리프레쉬 정보 저장부(1110)는 셀 어레이(1122)가 포함하는 뱅크에 따라 각 뱅크의 셀 영역의 리프레쉬 주기 정보를 구분하여 저장할 수 있다. 전술한 실시예에서, 뱅크의 개수는 4 개 이상일 수 있으며, 그에 따라 리프레쉬 정보 저장부(1110)도 뱅크의 개수만큼 구분될 수 있다.
도 8은 도 6의 리프레쉬 정보 저장부(1110)에 저장된 정보를 외부로 출력하는 동작의 일예를 나타내는 도면이다. 도 6 및 도 8을 참조하면, 상기 반도체 메모리 장치(1100)는 메모리 컨트롤러의 커맨드에 따라서 메모리 컨트롤러로부터 뱅크 어드레스 및 로우 어드레스를 입력 받을 수 있고, 예컨대 도 8은 페이지의 개수가 8k인 동작의 일예를 나타낸다.
도 8의 (a)에 도시된 바와 같이, 반도체 메모리 장치(1100)가 메모리 컨트롤러로부터 제1 출력 커맨드(CMD1)와 함께 뱅크 어드레스(BANK(0)) 및 로우 어드레스(ROW_ADD(0))를 입력 받는 경우, 멀티플렉서(1120)는 제어 로직(1150)의 제어하에서 로우 어드레스(ROW_ADD(0))를 선택적으로 출력한다. 출력된 로우 어드레스(ROW_ADD(0))는 리프레쉬 정보 저장부(1110)의 어드레스로 입력되고, 메모리 컨트롤러로부터 입력된 뱅크 어드레스(BANK(0)) 및 로우 어드레스(ROW_ADD(0))에 대응되는 리프레쉬 주기 정보가 데이터 신호(DQ) 입출력 경로를 통해 출력된다.
다른 실시예로서 도 8의 (b)에 도시된 바와 같이, 반도체 메모리 장치(1100)가 메모리 컨트롤러로부터 제2 출력 커맨드(CMD2)와 함께 뱅크 어드레스(BANK(0))를 입력 받는 경우, 멀티플렉서(1120)는 제어 로직(1150)의 제어하에서 리프레쉬 카운터(1131)의 출력을 통과시킨다. 리프레쉬 카운터(1131)의 출력은 셀 어레이(1122)의 셀 영역들을 순차적으로 선택하기 위한 카운팅 어드레스(ADD_cnt)일 수 있으며, 이에 따라 리프레쉬 정보 저장부(1110)에 저장된 각 영역의 리프레쉬 주기 정보가 순서대로 출력될 수 있고, 메모리 컨트롤러로부터 입력 받은 뱅크 어드레스(BANK(0))에 대응하는 리프레쉬 주기 정보가 데이터 신호(DQ)의 입출력 경로를 통해 출력될 수 있다.
또 다른 실시예로서 도 8의 (c)에 도시된 바와 같이, 반도체 메모리 장치(1100)가 메모리 컨트롤러로부터 제3 출력 커맨드(CMD3)을 입력 받는 경우, 도 6에서 멀티플렉서(1120)는 제어 로직(1150)의 제어하에서 리프레쉬 카운터(1131)의 출력을 통과시킬 수 있다. 리프레쉬 카운터(1131)가 카운팅 동작을 수행함에 따라 리프레쉬 카운터(1131)의 출력에 대응되는 리프레쉬 정보 저장부(1110)의 리프레쉬 주기 정보가 순서대로 출력될 수 있다. 다수의 뱅크들이 구비되는 경우, 하나 이상의 상위 비트(Significant Bit)에 의해서 결정되는 뱅크 어드레스에 대응되는 리프레쉬 주기 정보가 선택되어 데이터 신호(DQ)의 입출력 경로를 통해 출력될 수 있다.
전술한 실시예에 대하여, 반도체 메모리 장치가 LPDDR2 DRAM인 경우, 상기 제1 출력 커맨드 내지 제3 출력 커맨드는 모드 레지스터(Mode Register)의 값을 읽는 모드 레지스터 리드(Mode Register Read) 커맨드들 중 하나가 될 수 있으며, 상기 커맨드들은 커맨드/어드레스 라인을 통해서 반도체 메모리 장치(1100)에 입력될 수 있다. 또한, 제1 출력 커맨드 및 제2 출력 커맨드에 수반되는 로우 어드레스 및 뱅크 어드레스는, 커맨드의 입력 이후에 커맨드/어드레스 라인을 통해 반도체 메모리 장치(1100)로 입력될 수 있다.
도 9 는 도 6의 리프레쉬 정보 저장부(1110)에 저장된 리프레쉬 주기 정보를 외부로 출력하는 동작의 다른 예를 나타내는 도면이다. 도 6 및 도 9를 참조하면, 반도체 메모리 장치(1100)는 오토 리프레쉬 동작을 하는 동안, 리프레쉬 주기 정보를 메모리 컨트롤러로 출력할 수 있다. 또한, 상기 반도체 메모리 장치(1100)의 셀 어레이는 복수의 뱅크를 포함할 수 있으며, 메모리 컨트롤러로부터 입력되는 커맨드에 따라 뱅크 별로 리프레쉬가 수행될 수 있다. 예컨대 도 9의 (a), (b)는 셀 어레이의 뱅크가 4 개인 경우에서의 오토 리프레쉬 동작의 일예이다.
도 9의 (a)는 메모리 컨트롤러로부터 전체 뱅크에 대한 오토 리프레쉬 커맨드가 입력되는 동작의 일예를 나타낸다. 메모리 컨트롤러로부터 전체 뱅크에 대한 오토 리프레쉬 커맨드가 입력되면, 리프레쉬 카운터(1131)가 출력하는 로우 어드레스에 대응하여 각 뱅크의 해당 셀 영역이 함께 리프레쉬될 수 있고, 리프레쉬 정보 저장부(1110)에 저장된 해당 셀 영역에 대한 리프레쉬 주기 정보가 데이터 신호(DQ)의 입출력 경로를 통해서 출력될 수 있다.
도 9의 (b)는 메모리 컨트롤러로부터 뱅크 지정 오토 리프레쉬 커맨드가 입력되는 동작의 일예를 나타낸다. 메모리 컨트롤러로부터 뱅크 지정 오토 리프레쉬 커맨드가 입력되면, 리프레쉬 카운터(1131)가 출력하는 로우 어드레스에 응답하여 지정된 뱅크의 셀 영역이 리프레쉬될 수 있고, 리프레쉬 정보 저장부(1110)에 저장된 상기 셀 영역에 대한 리프레쉬 주기 정보가 데이터 신호(DQ)의 입출력 경로를 통해 출력될 수 있다.
도 10은 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 10에서는 메모리 시스템에 전원이 공급되고 반도체 메모리 장치에 저장된 셀 영역의 리프레쉬 주기 정보가 메모리 컨트롤러에 전송되는 예가 도시된다.
도 10에 도시된 바와 같이, 메모리 시스템에 전원이 공급된다(S11). 반도체 메모리 장치는 메모리 컨트롤러의 커맨드에 응답하여 리프레쉬 정보 저장부에 저장된 리프레쉬 주기 정보에 대응하는 셀 영역의 크기에 관련된 정보를 메모리 컨트롤러로 전송한다(S12). 또한, 반도체 메모리 장치는 메모리 컨트롤러의 커맨드에 응답하여 전체 셀 영역에 대한 리프레쉬 주기 정보를 메모리 컨트롤러로 전송한다(S13). 메모리 컨트롤러는 반도메 메모리 장치로부터 수신한 리프레쉬 주기 정보 및 셀 영역의 크기 정보를 참조하여, 셀 영역의 특성 및 동작 구간에 따라 반도체 메모리 장치에 대한 리프레쉬 동작을 제어한다(S14). 일예로서, 셀 영역의 크기에 따라 하나 이상의 페이지 단위로 리프레쉬 동작을 제어하며, 또한 각 셀 영역의 리프레쉬 주기 정보를 참조하여 각 셀 영역의 리프레쉬 주기가 서로 다른 값을 갖도록 한다. 또한, 상기 리프레쉬 주기 정보는, 하나의 셀 영역에 대응하여 제1 정보 및 제2 정보를 포함할 수 있으므로, 셀 영역의 특성(예컨대, 다이나믹 상태 또는 스태틱 상태)에 따라 상기 셀 영역이 다른 리프레쉬 주기를 갖도록 하거나, 동작 모드(예컨대, 오토 리프레쉬 모드 또는 셀프 리프레쉬 모드)에 따라 셀 영역이 다른 리프레쉬 주기를 갖도록 제어된다.
한편, 도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 전술한 실시예에서는 전체 셀 영역에 대한 리프레쉬 주기 정보가 시스템 구동시 일괄적으로 메모리 컨트롤러로 전송되는 예가 설명되었으며, 본 실시예에서는 최초 오토 리프레쉬 동작을 수행하면서 각 셀 영역의 리프레쉬 주기 정보가 분산되어 전송되는 예가 설명된다.
도 11에 도시된 바와 같이, 메모리 시스템에 전원이 공급된다(S21). 반도체 메모리 장치는 메모리 컨트롤러의 커맨드에 응답하여 리프레쉬 정보 저장부에 저장된 리프레쉬 주기 정보에 대응하는 셀 영역의 크기에 관련된 정보를 메모리 컨트롤러로 전송한다(S22). 이후, 반도체 메모리 장치는 일반적인 동작(예컨대, 데이터 저장/출력 등)을 시작하며(S23), 메모리 컨트롤러로부터의 오토 리프레쉬 커맨드에 따라 셀 어레이의 전체 셀 영역에 대한 오토 리프레쉬를 수행한다(S24). 오토 리프레쉬가 수행되는 동안 반도체 메모리 장치는 리프레쉬 되는 셀 영역에 대한 리프레쉬 주기 정보를 데이터 신호(DQ)의 입출력 경로를 통해 메모리 컨트롤러로 전송한다(S25). 예컨대, 오토 리프레쉬 커맨드에 응답하여 내부 카운팅 동작에 의해 리프레쉬할 셀 영역이 선택되며, 또한 상기 카운팅 동작에 의하여 리프레쉬 정보 저장부가 억세스됨에 따라, 현재 리프레쉬 수행중인 셀 영역에 대한 리프레쉬 주기 정보가 선택되고, 선택된 리프레쉬 주기 정보는 메모리 컨트롤러로 제공된다. 전체 셀 영역에 대한 오토리프레쉬가 끝나면 메모리 컨트롤러는 모든 셀 영역에 대한 리프레쉬 주기 정보를 보유하게 되며, 반도체 메모리 장치는 셀 영역의 특성 및 동작 모드에 기반하여 리프레쉬 동작이 제어된다(S26).
도 10과 도 11에 도시된 실시예들에서, 도 2b에 도시된 바와 같이 반도체 메모리 장치(1100)가 포함하는 리프레쉬 정보 저장부(1110)가 레지스터 셋(Register Set)으로 구현되고 반도체 메모리 장치(1100)가 자가진단부(1112)를 포함하는 경우, 메모리 시스템(100)에 전원이 공급된 후에 자가진단부(1112)의 자가진단 동작을 통해서 셀 영역에 대한 리프레쉬 주기 정보를 생성하고, 생성된 리프레쉬 주기 정보를 반도체 메모리 장치(1100)의 리프레쉬 정보 저장부(1110)에 저장하는 동작을 포함할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작의 일예를 나타내는 도면이다. 반도체 메모리 장치는 메모리 컨트롤러로부터 오토 리프레쉬(Auto Refresh) 커맨드에 응답하여 내부의 리프레쉬 카운터에 의해 선택되는 셀 영역을 리프레쉬한다. 전술한 바와 같이, 상기 셀 영역은 하나의 페이지, 또는 그 이상의 페이지를 포함하는 영역으로 정의될 수 있으며, 이하의 실시예에서는 상기 셀 영역이 하나의 페이지 단위인 것으로 가정한다.
예컨대, 도 12의 (a),(b)는 리프레쉬 정보 저장부에 저장된 리프레쉬 주기 정보에 따라 로우 어드레스 “2”에 대응되는 페이지는 위크 페이지(Weak Page)로서 64ms의 리프레쉬 주기를 가지고, 나머지 페이지는 모두 128ms의 리프레쉬 주기를 가지는 반도체 메모리 장치에 대한 리프레쉬 동작의 일예이다. 즉, 리프레쉬 모드에 따른 주기 정보가 도 4와 같이 주어지고 스펙 주기가 64ms일 때, 상기 위크 페이지에 대한 리프레쉬 주기 정보의 상위 2bit는 “10”의 값을 가지고, 나머지 페이지들에 대한 리프레쉬 주기 정보의 상위 2bit는 “01”의 값을 가진다. 또한, 상기 실시예에서 전체 페이지의 개수는 8k이고, 이에 따라 리프레쉬 카운터는 0에서 8k-1까지의 로우 어드레스를 출력한다.
도 12의 (a)는 메모리 컨트롤러로부터 오토 리프레쉬 커맨드에 응답하여 반도체 메모리 장치가 리프레쉬 되는 동작을 나타낸다. 메모리 컨트롤러로부터 7.8us의 리프레쉬 간격에 따라 오토 리프레쉬 커맨드가 입력되면 반도체 메모리 장치 내부의 리프레쉬 카운터가 동작되고, 상기 리프레쉬 카운터의 출력에 대응되는 페이지를 리프레쉬 할 수 있다.
도 12의 (b)는 본 발명의 일실시예에 따른 리프레쉬 동작을 나타낸다. 반도체 메모리 장치는 메모리 컨트롤러로부터 제1 커맨드 및 제2 커맨드를 수신할 수 있고, 제2 커맨드는 로우 어드레스 입력을 수반할 수 있다. 상기 제1 커맨드는 오토 리프레쉬(Auto Refresh) 커맨드로서, 도 6의 반도체 메모리 장치가 포함하는 리프레쉬 카운터를 동작시켜 출력되는 제1 어드레스(예컨대, 도 6의 카운팅 어드레스 ADD_cnt)를 통해 리프레쉬가 수행되며, 상기 제2 커맨드는 지정 리프레쉬 커맨드(Addressed Refresh)로서, 메모리 컨트롤러가 상기 제2 커맨드와 함께 입력하는 제2 어드레스(예컨대, 도 6의 지정 어드레스 ADD_des)에 대응하는 페이지에 대해서 리프레쉬가 수행될 수 있다. 상기 제1 어드레스와 제2 어드레스를 선택적으로 출력하는 어드레스 선택부는 도 6의 반도체 메모리 장치가 포함하는 멀티플렉서(1120)가 될 수 있으며, 상기 멀티플렉서(1120)는 제1 및 제2 커맨드 수신에 따라 상기 제1 어드레스와 제2 어드레스를 선택적으로 출력할 수 있다.
도 12의 (b)에 도시된 실시예에서, 위크 페이지를 제외한 페이지는 128ms의 주기로 리프레쉬 될 수 있는 반면, 위크 페이지는 64ms의 리프레쉬 주기를 가질 수 있다. 시스템 구동시 리프레쉬 주기 정보는 메모리 컨트롤러로 제공되며, 메모리 컨트롤러의 제1 및 제2 커맨드에 의한 리프레쉬 제어 동작에 의하여, 반도체 메모리 장치의 각 셀 영역의 리프레쉬 주기가 다른 값을 갖도록 할 수 있다. 도시된 바와 같이, 오토 리프레쉬 커맨드로 인해 위크 페이지가 리프레시 된 시점에서 64ms가 지나기 이전에, 메모리 컨트롤러로부터 지정 리프레쉬 커맨드 및 이에 수반하는 제2 어드레스를 입력 받아 위크 페이지에 대한 리프레쉬 동작이 삽입될 수 있다. 즉, 128ms 동안 도 12의 (a)는 16k 회의 리프레쉬 동작이 발생한 반면, 본 발명의 일실시예에 따른 도 12의 (b)에 따르면 8k+1 회의 리프레쉬 동작이 발생할 수 있다.
전술한 실시예에서, 다수의 위크 페이지가 존재할 수 있고, 다수의 위크 페이지 각각에 대한 리프레쉬 주기 정보를 참조하여, 메모리 컨트롤러에 의해 지정 리프레쉬 커맨드 및 상기 위크 페이지에 대응하는 제2 어드레스가 입력된다. 이에 따라 위크 페이지의 리프레쉬 빈도를 증가시켜 위크 페이지가 데이터를 안정적으로 저장하도록 한다.
도 13은 도 6의 반도체 메모리 장치의 제어 로직(1150)의 일 구현예를 나타내는 블록도이다. 도 13의 (a)에 도시된 바와 같이, 커맨드 디코더(1151)는 메모리 컨트롤러로부터 커맨드를 수신하여 해당 커맨드를 식별한다. 제어 로직(1150)은 적어도 하나 이상의 모드 레지스터(Mode Register, 1152)를 포함할 수 있고, 커맨드 디코더(1151)의 출력과 모드 레지스터(1152)의 값에 따라 제어 신호들(Control Signals)을 출력하여 반도체 메모리 장치의 동작을 제어할 수 있다. 모드 레지스터(1152)는 메모리 컨트롤러로부터 커맨드(CMD) 입력과 어드레스(ADD) 입력을 받아 값이 변경될 수 있다.
반도체 메모리 장치는 메모리 컨트롤러의 커맨드에 응답하여 제1 설정, 제2 설정 및 제3 설정 중 하나의 상태에 있을 수 있고, 상기 상태는 모드 레지스터(1152)의 설정값에 의해 결정될 수 있다. 제어 로직(1150)은 제1 설정에 따라서 지정 리프레쉬 커맨드(CMD_des)의 수신 여부와 무관하게 리프레쉬를 차단할 수 있다. 제어 로직(1150)은 제2 설정에 따라서 지정 리프레쉬 커맨드가 수반하는 로우 어드레스 입력의 뱅크 어드레스에 무관하게 다수의 뱅크에 포함되는 셀 영역을 리프레쉬할 수 있다. 제어 로직(1150)은 제3 설정에 따라서 지정 리프레쉬 커맨드 및 지정 리프레쉬 커맨드가 수반하는 어드레스 입력에 모두 응답하여 셀 영역을 리프레쉬할 수 있다.
예컨대, 도 13의 (b)에 도시된 바와 같이, 상기 제1 설정은 모드 레지스터의 2개 비트가 “00”이거나 “01”일 때 적용되고, 상기 제1 설정시 제어 로직(1150)은 지정 리프레쉬 커맨드의 수신 여부와 무관하게 셀 영역에 대한 리프레쉬를 차단할 수 있다. 상기 제2 설정은 모드 레지스터의 2개 비트가 “10”일 때 적용되고, 상기 제2 설정시 제어 로직(1150)은 지정 리프레쉬 커맨드가 수반하는 어드레스 입력이 포함하는 뱅크 어드레스를 차단하고, 이에 따라 뱅크 어드레스에 무관하게 다수의 뱅크에 포함되는 셀 영역이 리프레쉬될 수 있다. 상기 제3 설정은 모드 레지스터의 2개 비트가“11”일 때 적용되고, 상기 제3 설정시 제어 로직(1150)은 지정 리프레쉬 커맨드와 어드레스 입력에 응답하고, 지정된 뱅크 및 로우 어드레스에 대응되는 셀 영역이 리프레쉬 될 수 있다. 도 13 (b)에 도시된 실시예에 따르면, 메모리 컨트롤러는 반도체 메모리 장치의 모드 레지스터의 값을 설정하여 셀 어레이에 대한 리프레쉬 동작을 선택적으로 수행할 수 있다.
도 14는 본 발명의 일실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 메모리 시스템에 전원이 공급되면(S31), 반도체 메모리 장치로부터 전체 셀 영역에 대한 리프레쉬 주기 정보를 메모리 컨트롤러로 전송한다(S32). 메모리 컨트롤러는 셀 영역에 대한 리프레쉬 주기 정보를 참조하여 오토 리프레쉬 주기를 결정하고, 상기 오토 리프레쉬 주기를 만족하지 못하는 위크 페이지를 결정한다(S33). 메모리 컨트롤러는 반도체 메모리 장치에 대한 일반적인 동작과 함께 오토 리프레쉬 동작의 수행을 위한 커맨드를 출력한다(S34). 또한, 메모리 컨트롤러는 위크 페이지의 리프레쉬 주기 정보를 참조하여, 지정 리프레쉬 커맨드를 출력함과 함께 위크 페이지를 지정하기 위한 어드레스를 출력하여 반도체 메모리 장치로 제공한다. 이에 따라, 반도체 메모리 장치에서 오토 리프레쉬가 수행되는 도중 위크 페이지에 대한 지정 리프레쉬 동작이 삽입된다(S35). 전체 셀 영역에 대하여 리프레쉬가 수행됨에 따라 하나의 오토 리프레쉬 주기가 종료된다(S36). 이후의 오토 리프레쉬 동작을 위하여, 상기 단계 S34 내지 단계 S36의 동작이 반복하여 수행될 수 있다.
도 15는 본 발명의 일실시예에 따른 메모리 모듈 및 메모리 시스템의 일 구현예를 나타내는 블록도이다. 도 15에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(3000)은 메모리 컨트롤러(3100)와 메모리 모듈(3200)을 포함한다. 또한, 메모리 모듈(3200)은 모듈 보드(Module board) 상에 장착된 하나 이상의 반도체 메모리 장치(3210)를 구비하며, 예컨대 상기 반도체 메모리 장치(3210)는 DRAM 칩일 수 있다. 또한, 반도체 메모리 장치(3210)의 메모리 동작을 관리하기 위한 메모리 관리 칩(3220)이 모듈 보드 상에 더 장착될 수 있다.
메모리 컨트롤러(3100)는 메모리 모듈(3200)에 구비되는 반도체 메모리 장치(3210)를 제어하기 위한 각종 신호들, 예컨대 커맨드/어드레스(CMD/ADD), 클록 신호(CLK)를 제공하고, 메모리 모듈(3200)과 통신하여 데이터 신호(DQ)를 반도체 메모리 장치(3210)로 제공하거나 데이터 신호(DQ)를 반도체 메모리 장치(3210)로부터 수신한다. 메모리 관리 칩(3220)은 반도체 메모리 장치(3210)의 메모리 동작을 관리하며, 또한 본 발명의 실시예에 따른 리프레쉬 동작을 관리한다. 리프레쉬 동작의 관리를 위하여, 상기 메모리 관리 칩(3220)은 리프레쉬 정보 저장부(3221) 및 리프레쉬 스케줄러(3222)를 포함할 수 있다.
리프레쉬 정보 저장부(3221)는 반도체 메모리 장치(3210)에 구비되는 셀 영역의 리프레쉬 정보를 불휘발성(Non-volatile)하게 저장할 수 있으며, 전술한 실시예에서와 같이 퓨즈(fuse)나 안티-퓨즈(anti-fuse)를 이용한 퓨즈 어레이로 구현이 가능하다. 리프레쉬 정보 저장부(3221)에 저장된 정보는 시스템 구동시 메모리 컨트롤러(3100)로 제공될 수 있다.
한편, 리프레쉬 스케줄러(3222)는 반도체 메모리 장치(3210)의 리프레쉬 동작을 관리한다. 일예로서, 리프레쉬 스케줄러(3222)는 메모리 컨트롤러(3100)로부터의 오토 리프레쉬 커맨드에 응답하여 카운팅 동작을 수행하는 어드레스 카운터를 구비하며, 어드레스 카운터로부터의 카운팅 어드레스(ADD_cnt)를 반도체 메모리 장치(3210)로 제공하여 선택된 셀 영역에 대해 오토 리프레쉬가 수행되도록 한다. 또한, 리프레쉬 스케줄러(3222)는 메모리 컨트롤러(3100)로부터의 지정 리프레쉬 커맨드를 수신하며, 또한 이에 수반되는 지정 어드레스(ADD_des)를 수신한다. 리프레쉬 스케줄러(3222)는, 지정 리프레쉬 커맨드가 입력됨에 따라 지정 어드레스(ADD_des)를 선택적으로 출력하여 반도체 메모리 장치(3210)로 제공하고, 이에 따라 반도체 메모리 장치(3210)의 특정 영역이 지정되어 리프레쉬되도록 한다.
한편, 도 15의 실시예에서는, 메모리 컨트롤러(3100)와 메모리 모듈(3200) 사이, 그리고 메모리 모듈(3200) 내의 반도체 메모리 장치(3210)와 메모리 관리 칩(3220) 사이 등 신호의 전달이 도전 라인을 통하여 수행되는 구조가 도시되었으나, 본 발명의 실시예는 이에 한정될 필요는 없다. 일예로서, 메모리 컨트롤러(3100)와 메모리 모듈(3200) 사이의 신호 전달, 반도체 메모리 장치(3210)와 메모리 관리 칩(3220) 사이의 신호 전달, 또는 다수의 반도체 메모리 장치(3210) 사이의 신호 전달은 광학적 입출력 접속(Optical IO Connection)을 통해 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 신호가 송수신될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 16에 도시된 바와 같이, 반도체 메모리 장치(4000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 DRAM 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 컨트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 16의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러와 통신한다. 마스터 칩으로서 제1 반도체 레이어(4100)와 슬레이브 칩으로서 제n 반도체 레이어(4200)를 중심으로 하여 반도체 메모리 장치(4000)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(4100)는 슬레이브 칩들에 구비되는 셀 어레이(4210)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(4100)는 셀 어레이(4210)의 워드라인을 구동하기 위한 로우 디코더(X-Dec, 4110)와, 비트라인을 구동하기 위한 칼럼 디코더(Y-Dec, 4120)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(4130), 외부로부터 커맨드(CMD)를 입력받는 커맨드 버퍼(4140)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(4150) 등을 구비할 수 있다.
또한 제1 반도체 레이어(4100)는 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(4160)를 더 구비할 수 있다. 전술한 실시예에서 설명된 바와 같이 셀 영역의 리프레쉬 특성에 따른 리프레쉬 주기 조절이 가능하도록, DRAM 관리부(4160)는 리프레쉬 정보 저장부(4161) 및 리프레쉬 스케줄러(4162)를 포함할 수 있다. 리프레쉬 스케줄러(4162)는 전술한 도 6에 도시된 각종 구성들 중 리프레쉬 동작을 제어하기 위한 하나 이상의 기능 블록을 포함할 수 있다.
한편, 제n 반도체 레이어(4200)는, 셀 어레이(4210)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(4210)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(4220)을 구비할 수 있다.
도 17은 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(5000)에 본 발명의 반도체 메모리 장치가 램(5200)으로 장착될 수 있다. 램(5200)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(5200)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 도 17의 램(5200)은 반도체 메모리 장치와 메모리 컨트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(5000)은 중앙처리 장치(5100), 램(5200), 유저 인터페이스(5300)와 불휘발성 메모리(5400)를 포함하며, 이들 구성요소는 각각 버스(5500)에 전기적으로 연결되어 있다. 불휘발성 메모리(5400)는 SSD 나 HDD 와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(5000)에서, 앞선 실시예들에서와 같이 램(5200)은, 데이터를 저장하기 위한 셀 어레이를 갖는 DRAM 칩을 포함할 수 있으며, DRAM 칩은 셀 어레이의 다수의 셀 영역들의 리프레쉬 주기에 관련된 리프레쉬 주기 정보를 저장할 수 있다. 또는, 다른 실시예에서와 같이, 셀 영역의 리프레쉬 특성에 따른 리프레쉬 관리 동작을 수행하기 위하여, 램(5200)은 별도의 메모리 관리 칩을 포함하고, 리프레쉬 주기 정보는 상기 메모리 관리 칩에 저장될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 적어도 하나의 셀 영역을 포함하는 셀 어레이; 및
    각각의 셀 영역에 대응하여 리프레쉬 주기에 관계된 제1정보 및 제2정보를 저장하는 리프레쉬 정보 저장부를 구비하고,
    상기 셀 영역은 제1 리프레쉬 구간에서 상기 제1 정보에 따른 리프레쉬 주기로 리프레쉬 되며, 제2 리프레쉬 구간에서 상기 제2 정보에 따른 리프레쉬 주기로 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 셀 영역은,
    로우 어드레스 신호에 응답하여 선택적으로 엑세스(access)되는 페이지(page)인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 리프레쉬 구간은 상기 셀 영역의 메모리 셀들이 다이나믹(dynamic) 상태일 때 수행되는 리프레쉬 구간이고, 상기 제2 리프레쉬 구간은 상기 셀 영역의 메모리 셀들이 스태틱(static) 상태일 때 수행되는 리프레쉬 구간인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 리프레쉬 구간은 상기 반도체 메모리 장치가 오토 리프레쉬 모드일 때 수행되는 리프레쉬 구간이며, 상기 제2 리프레쉬 구간은 상기 반도체 메모리 장치가 셀프 리프레쉬 모드일 때 수행되는 리프레쉬 구간인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 셀 영역의 크기 정보를 저장하는 크기 정보 저장부를 더 구비하고,
    상기 크기 정보와 상기 제1 정보 및 제2 정보에 따라 상기 셀 영역별로 리프레쉬 주기가 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 셀 영역은 내부 카운터에 의한 제1 어드레스 및 외부로부터의 제2 어드레스에 의해 리프레쉬되며,
    상기 제2 어드레스의 입력 횟수에 기반하여 상기 셀 영역의 리프레쉬 주기가 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    외부 컨트롤러의 신호에 응답하여 상기 제1 정보 및 제2 정보를 순차적으로 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 셀 어레이는,
    DRAM 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 적어도 하나의 셀 영역을 포함하는 셀 어레이;
    각각의 셀 영역에 대응하여 리프레쉬 주기에 관계된 정보를 저장하는 리프레쉬 정보 저장부;
    제1 커맨드의 입력에 따라 상기 셀 어레이를 리프레쉬하기 위한 제1 어드레스를 출력하는 리프레쉬 카운터; 및
    상기 제1 어드레스 및 외부로부터의 제2 어드레스를 수신하고, 하나의 리프레쉬 주기 동안 상기 제1 커맨드의 입력에 따라 제1 어드레스를 출력함과 함께 제2 커맨드의 입력에 따라 제2 어드레스를 출력하는 어드레스 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 어드레스에 대응하는 셀 영역은, 상기 하나의 리프레쉬 주기 내에서 적어도 2 회 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
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