KR100620643B1 - 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법 - Google Patents

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Abstract

본 발명은 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법에 관한 것으로서, 보다 상세하게는 셀프 리프레쉬 동작시에만 센싱타임을 증가시킴으로써 셀프 리프레쉬 전류를 감소시키고 리프레쉬 특성을 개선시키는 기술을 개시한다.
이를 위한 본 발명은 데이터를 저장하는 복수개의 셀을 구비하는 메모리 셀 어레이와, 로오 어드레스, 로오 액티브 명령신호 및 로오 프리차지 명령신호를 수신하여 워드라인 제어신호 및 센스앰프 제어신호를 출력하되, 리프레쉬 신호에 의해 센스앰프 제어신호의 인에이블구간을 설정하는 구동제어부와, 워드라인 제어신호를 수신하여 워드라인을 구동하는 워드라인 구동부와, 센스앰프 제어신호를 수신하여 센스앰프를 구동하는 센스앰프 구동부와, 센스앰프 구동부의 출력에 의해 제어되어 비트라인의 데이터를 센싱하여 증폭하는 센스앰프를 포함하여 구성함을 특징으로 한다.

Description

리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법{Semiconductor device for operating refresh having it and method thereof}
도 1은 일반적인 반도체 메모리 장치의 로오 액티브 동작 그래프.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.
도 3은 도 2의 구동 제어부의 세부 구성도.
도 4는 도 3의 센스앰프 제어부의 세부 구성도.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 동작 시 로오 액티브 동작 그래프.
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본 발명은 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법에 관한 것으로서, 보다 상세하게는 셀프 리프레쉬 동작시에만 센싱타임을 증가시킴으로써 셀프 리프레쉬 전류를 감소시키고 리프레쉬 특성을 개선시키는 기술이다.
일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장 하거나 저장된 데이터를 리드하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로, 및 다수의 감지 증폭기 등의 주변 회로 등을 포함한다.
메모리 장치 중에 DRAM은 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 구성되기 때문에 집적도(integration density)를 높일 수 있다. 그러나, DRAM은 저장 캐패시터에 저장된 전하가 선택 트랜지스터를 통해 누설되기 때문에 저장된 전하를 재충전(recharge)하는 리프레시를 주기적으로 수행해야 한다. 이러한 리프레쉬 동작은 오토 리프레쉬 모드(auto refresh mode)와 셀프 리프레쉬 모드(self refresh mode)로 구분된다.
도 1은 일반적인 반도체 메모리 장치의 로오 액티브 동작의 그래프이다.
셀의 데이터가 하이레벨 값인 경우, 워드라인 WL이 활성화되면 셀에 저장되어 있는 전하는 비트라인 BL1과 전하분배(charge sharing)된다. 그 후, 비트라인 BL1은 비트라인바 /BL1에 비하여 델타전압 dV1 만큼 상승하고 비트라인 BL1은 코아전압 VCORE 레벨로 증폭되고 비트라인바 /BL1는 접지전압 VSS 레벨로 증폭된다.
반면, 셀의 데이터가 로우레벨값인 경우 워드라인 WL이 활성화되면 셀에 저장되어 있는 전하는 비트라인 BL0과 전하분배된다. 그 후, 비트라인바 /BL0는 비트라인 BL0보다 델타전압 dV0만큼 하강한 후 비트라인바 /BL0는 접지전압 VSS 레벨로 증폭되고 비트라인 BL0은 코아전압 VCORE레벨로 증폭된다. 여기서, 델타전압 dV0, dV1은 센스앰프의 오프셋(off-set)전압보다 커야한다.
그런데, 반도체 메모리 장치의 동작 중 델타전압 dV0, dV1이 충분히 확보되 지 못하는 경우 델타전압 dV0, dV1이 센스앰프의 오프셋 전압보다 낮은 상태로 센스앰프 인에이블신호가 인에이블되어 센스앰프가 정확한 데이터 증폭을 수행하지 못하게 된다.
이를 해결하기 위해, 델타전압 dV0, dV1을 충분히 확보 하기 위해 워드라인 WL이 인에이블되기 시작한 후 센스앰프가 구동되기 직전의 시간인 센싱타임(sensing time)(도 1에 도시)을 증가시키는 방법이 있다.
그러나, 센싱타임은 셀의 데이터로부터 얻어지는 델타전압 dV1의 값이 충분한 시점을 기준으로 동작 마진과 동작속도가 고려되어 설계되는 것이다. 따라서, 노멀모드와 리프레쉬 모드시에 모두 센싱타임을 증가시키면 반도체 메모리 장치의 동작속도가 감소하게 되고, 전류소모도 커지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 보다 상세하게는 리프레쉬 모드에서만 센싱타임을 증가시켜 델타전압 dV을 충분히 확보하여 리프레쉬 특성을 개선하고 리프레쉬 주기를 증가시켜 전류소모를 감소시키는데 그 목적이 있다.
상기 과제를 달성하기 위한 본 발명에 따른 리프레쉬를 수행하는 반도체 메모리 장치는, 데이터를 저장하는 복수개의 셀을 구비하는 메모리 셀 어레이; 로오 어드레스, 로오 액티브 명령신호 및 로오 프리차지 명령신호를 수신하여 워드라인 제어신호 및 센스앰프 제어신호를 출력하되, 리프레쉬 신호에 의해 센스앰프 제어신호의 인에이블구간을 설정하는 구동제어부; 워드라인 제어신호를 수신하여 워드라인을 구동하는 워드라인 구동부; 센스앰프 제어신호를 수신하여 센스앰프를 구동하는 센스앰프 구동부; 및 센스앰프 구동부의 출력에 의해 제어되어 비트라인의 데이터를 센싱하여 증폭하는 센스앰프를 포함하여 구성함을 특징으로 한다.
본 발명의 리프레쉬를 수행하는 반도체 메모리 장치의 리프레쉬 방법은, 로오 어드레스, 로오 액티브 명령신호 및 로오 프리차지 명령신호에 의해 워드라인을 선택하는 제 1 단계; 선택된 워드라인에 연결된 셀의 데이터를 비트라인에 전달하는 제 2 단계; 리프레쉬 신호가 인에이블되는 리프레쉬 모드일 경우 노멀 모드시 보다 센싱타임을 증가시켜 비트라인에 전달된 데이터를 증폭하는 제 3 단계; 및 비트라인의 증폭된 데이터를 재저장 하는 제 4 단계를 포함함을 특징으로 한다.
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본 발명은 리프레쉬 동작을 필요로 하는 모든 반도체 기억소자에 적용될 수 있으며, 특히 셀프 리프레쉬 모드를 이용하는 기억소자에 있어서 더욱 효과적이다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
반도체 메모리 장치는 로오 어드레스 버퍼(10), 구동제어부(20), 워드라인 구동부(30), 메모리 셀 어레이(40), 비트라인 분리신호(이하, BISO) 제어 및 센스앰프 구동부(50), 센스앰프(60), 컬럼 어드레스 버퍼(70), 컬럼 디코더(80), 및 출력 데이터 버퍼(90)를 구비한다.
로오 어드레스 버퍼(10)가 로오 어드레스 신호들을 버퍼링하여 출력하고, 로오 액티브 명령신호 ROW_ACT_CMD 및 로오 프리차지 명령신호 ROW_PCG_CMD를 출력한다.
구동제어부(20)는 로오 어드레스신호 ROW_ADD, 로오 액티브 명령신호 ROW_ACT_CMD, 및 로오 프리차지 명령신호 ROW_PCG_CMD를 수신하여 BISO의 인에이블 및 디스에이블 타이밍을 제어하는 BISO 제어신호 BISO_CTRL, 워드라인의 인에이블 및 디스에이블 타이밍을 제어하는 워드라인 제어신호 WL_CTRL, 및 센스앰프의 인에이블 및 디스에이블 타이밍을 제어하는 센스앰프 제어신호 SA_CTRL 등의 제어신호를 출력한다.
이때, 구동제어부(20)는 노멀 모드와 리프레쉬 모드를 구분하여, 센스앰프 제어신호 SA_CTRL의 출력을 제어함으로써 센스앰프(60)의 센싱타임을 제어한다. 즉, 구동제어부(20)는 리프레쉬 모드시에 센스앰프 제어신호 SA_CTRL를 지연시켜 출력시킴으로써 센스앰프(60)의 구동시간을 지연시켜 센싱타임을 증가시킨다.
워드라인 구동부(30)는 구동 제어부(20)로부터 각 제어신호를 수신하여 메모리 셀 어레이(40)의 워드라인 중에서 하나를 선택하여 구동시킨다.
메모리 셀 어레이(40)는 캐패시터(미도시)와 트랜지스터(미도시)로 구성되는 복수개의 셀로 구성되어 데이터를 저장한다.
BISO 제어 및 센스앰프 구동부(50)는 구동 제어부(20)로부터 BISO 제어신호 BISO_CTRL 및 센스앰프 제어신호 SA_CTRL를 수신하여 비트라인 분리 트랜지스터 및 센스앰프(60)를 제어한다.
센스앰프(60)는 BISO 제어 및 센스앰프 구동부(50)의 출력에 의해 제어되어, 워드라인 구동부(30)에 의해 선택된 워드라인에 연결되어 있는 메모리 셀 어레이(40)의 셀들의 데이터가 비트라인으로 실리게 되면 그 데이터를 증폭하고, 컬럼 디코더(70)로부터 선택된 비트라인의 데이터를 출력 데이터 버퍼(100)로 출력시킨다.
컬럼 어드레스 버퍼(70)는 컬럼 어드레스를 수신하여 버퍼링하여 출력하고, 컬럼 디코더(80)는 컬럼 어드레스 버퍼(70)로부터 컬럼 어드레스를 디코딩하여 그 결과에 의해 비트라인이 선택된다.
출력 데이터 버퍼(90)는 센스앰프(60)에서 증폭된 데이터를 외부로 출력한다.
도 3은 도 2의 로오액티브 및 프리차지 제어부(20)의 세부 구성도이다.
구동 제어부(20)는 로오 액티브 제어부(21), 로오 프리차지 제어부(22), 비트라인분리 제어신호 출력부(23), 워드라인 제어신호 출력부(24), 및 센스앰프 제어신호 출력부(25) 등을 구비한다.
로오 액티브 제어부(21)는 로오 액티브 명령신호 ROW_ACT_CMD를 수신하여 로오 액티브 제어신호 ROW_ACT_CTRL를 출력하고, 로오프리차지 제어부(22)는 로오 프리차지 명령신호 ROW_PCG_CMD를 수신하여 로오 프리차지 제어신호 ROW_PCG_CTRL를 출력한다.
비트라인 분리제어신호 출력부(23), 워드라인 제어신호 출력부(24), 및 센스앰프 제어신호 출력부(25)는 로오 액티브 제어신호 ROW_ACT_CTRL 및 로오 프리차지 제어신호 ROW_PCG_CTRL를 수신하여 각각 BISO신호의 인에이블/디스에이블 타이밍을 제어하는 BISO 제어신호 BISO_CTRL, 워드라인의 인에이블/디스에이블 타이밍을 제어하는 워드라인 제어신호 WL_CTRL, 및 센스앰프의 인에이블/디스에이블 타이밍을 제어하는 센스앰프 제어신호 SA_CTRL를 출력한다.
도 4는 도 3의 센스앰프 제어신호 출력부(25)의 세부 구성도이다.
센스앰프 제어신호 출력부(25)는 센스앰프 인에이블 타이밍 제어부(200), 센 스앰프 디스에이블 타이밍 제어부(201), 센스앰프 인에이블부(202), 센스앰프 디스에이블부(203), 센싱타임 제어부(204), 및 센스앰프 동작 제어부(207)를 구비한다.
센스앰프 인에이블 타이밍 제어부(200)는 로오 액티브 제어신호 ROW_ACT_CTRL를 수신하여 센스앰프의 인에이블을 제어하는 인에이블 제어신호 EN_CTRL를 출력한다.
센스앰프 디스에이블 타이밍 제어부(201)는 로오 프리차지 제어신호 ROW_PCG_CTRL를 수신하여 센스앰프의 디스에이블을 제어하는 디스에이블 제어신호 DIS_CTRL를 출력한다.
센스앰프 인에이블부(202)는 인에이블 제어신호 EN_CTRL를 수신하여 센싱타임 제어부(204)로 출력하고, 센스앰프 디스에이블부(203)는 디스에이블 제어신호 DIS_CTRL를 수신하여 센스앰프 디스에이블 제어신호 SA_DIS를 출력한다.
센싱타임 제어부(204)는 지연부(205) 및 스위치부(206)를 구비하여, 센스앰프 인에이블 제어신호 SA_ENAB의 출력을 제어한다.
스위치부(206)는 셀프 리프레쉬신호 SEL_REF에 의해 제어되어 노멀모드시에는 센스앰프 인에이블부(202)의 출력을 그대로 센스앰프 인에이블 제어신호 SAS_ENAB로서 출력시키고, 셀프 리프레쉬 모드에서는 센스앰프 인에이블부(202)의 출력을 지연부(205)를 통해 지연시켜 센스앰프 인에이블 제어신호 SAS_ENAB로서 출력한다.
이와같이, 본 발명은 센싱타임 제어부(204)를 구비하여, 리프레쉬 모드에서만 지연부(205)를 통해 센스앰프 인에이블부(202)의 출력을 지연시켜 센스앰프 인 에이블 제어신호 SAS_ENAB이 지연되므로 결국 센싱타임을 증가시킨다.
이하, 도 5를 참조하여, 반도체 메모리 장치의 동작을 설명하기로 한다.
먼저, 로오 액티브 동작을 위해, 구동 제어부(20)가 로오 어드레스 버퍼(10)로부터 로오 어드레스 신호 ROW_ADD, 로오 액티브 명령신호 ROW_ACT_CMD, 및 로오 프리차지 명령신호 ROW_PCG_CMD를 수신한다.
구동 제어부(20)는 로오 액티브 명령신호 ROW_ACT_CMD, 및 로오 프리차지 명령신호 ROW_PCG_CMD를 이용하여 BISO 제어신호 BISO_CTRL, 워드라인 제어신호 WL_CTRL, 및 센스앰프 제어신호 SA_CTRL를 출력한다.
이때, 구동 제어부(20)는 셀프리프레쉬신호 SEL_REF를 이용하여 셀프 리프레쉬 모드와 노멀모드를 구분하여, 셀프 리프레쉬 모드이면 센스앰프 제어신호 SA_CTRL를 지연시켜 출력한다.
워드라인 구동부(30)는 워드라인 제어신호 WL_CTRL를 수신하여 워드라인을 선택하고, 메모리 셀 어레이(40)는 선택된 워드라인에 연결된 셀의 데이터를 비트라인으로 전달한다.
한편, BISO 제어 및 센스앰프 구동부(50)는 BISO 제어신호 BISO_CTRL 및 센스앰프 제어신호 SA_CTRL를 수신하여 비트라인 분리 트랜지스터 및 센스앰프(60)를 각각 구동하여, 비트라인에 전달된 데이터를 증폭한 후, 컬럼 디코더(70)가 선택한 비트라인의 데이터를 출력 데이터 버퍼(100)로 출력시킨다. 이때, 리프레쉬 모드에서는 센스앰프 제어신호 SA_CTRL가 지연되므로 센스앰프(60)도 지연되어 구동된다.
따라서, 리프레쉬 모드시에만 도 5에 도시한 바와 같이, 센싱타임(sensing time)이 증가되어 델타전압 dV을 충분히 확보할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 리프레쉬 모드에서만 센싱타임을 증가시켜 델타전압 dV을 충분히 확보함으로써, 리프레쉬 특성을 개선하고 전류소모를 감소시키며 반도체 메모리 장치의 속도를 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 데이터를 저장하는 복수개의 셀을 구비하는 메모리 셀 어레이;
    로오 어드레스, 로오 액티브 명령신호 및 로오 프리차지 명령신호를 수신하여 워드라인 제어신호 및 센스앰프 제어신호를 출력하되, 리프레쉬 신호에 의해 상기 센스앰프 제어신호의 인에이블구간을 설정하는 구동제어부;
    상기 워드라인 제어신호를 수신하여 워드라인을 구동하는 워드라인 구동부;
    상기 센스앰프 제어신호를 수신하여 센스앰프를 구동하는 센스앰프 구동부; 및
    상기 센스앰프 구동부의 출력에 의해 제어되어 상기 비트라인의 데이터를 센싱하여 증폭하는 센스앰프
    를 포함하여 구성함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 구동제어부는 노멀 모드시보다 리프레쉬 모드시에 상기 센스앰프 제어신호의 인에이블 구간을 길게 설정하는 것을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 구동제어부는,
    상기 로오 액티브 명령신호를 수신하여 로오 액티브 제어신호를 출력하는 로오 액티브 제어부;
    상기 로오 프리차지 명령신호를 수신하여 로오 프리차지 제어신호를 출력하는 로오 프리차지 제어부;
    상기 로오 액티브 제어신호 및 상기 로오 프리차지 제어신호를 수신하여 비트라인 분리신호의 인에이블 타이밍을 제어하는 비트라인 분리 제어신호를 출력하는 비트라인 분리제어신호 출력부;
    상기 로오 액티브 제어신호 및 상기 로오 프리차지 제어신호를 수신하여 워드라인의 인에이블 타이밍을 제어하는 워드라인 제어신호를 출력하는 워드라인 제어신호 출력부; 및
    상기 로오 액티브 제어신호, 상기 로오 프리차지 제어신호, 및 상기 리프레쉬 신호를 수신하여 센스앰프의 인에이블 타이밍을 제어하는 상기 센스앰프 제어신호를 제어하여 출력하는 센스앰프 제어신호 출력부
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 센스앰프 제어신호 출력부는,
    상기 로오 액티브 제어신호를 수신하여 상기 센스앰프가 인에이블되는 타이밍을 제어하는 센스앰프 인에이블 타이밍 제어부;
    상기 센스앰프 인에이블 타이밍 제어부의 출력에 의해 제어되어 센스앰프 인에이블 제어신호를 출력하는 센스앰프 인에이블부;
    리프레쉬 모드시에 상기 센스앰프 인에이블 제어신호를 지연시켜 출력하는 센싱타임 제어부;
    상기 로오 프리차지 제어신호를 수신하여 센스앰프가 디스에이블되는 타이밍을 제어하는 센스앰프 디스에이블 타이밍 제어부;
    상기 센스앰프 디스에이블 타이밍 제어부의 출력에 의해 제어되어 센스앰프 디스에이블 제어신호를 출력하는 센스앰프 디스에이블부; 및
    상기 센스앰프 인에이블 제어신호 및 상기 센스앰프 디스에이블 제어신호를 수신하여 상기 센스앰프 제어신호를 출력하는 센스앰프 동작 제어부;
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 센싱타임 제어부는,
    상기 센스앰프 인에이블 제어신호를 지연시켜 출력하는 지연부; 및
    상기 리프레쉬 신호에 의해 제어되어 상기 센스앰프 인에이블 제어신호 및 상기 지연부의 출력을 선택적으로 전달하는 스위치;
    를 구비함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 스위치는,
    상기 리프레쉬 신호가 인에이블되어 리프레쉬 모드이면 상기 지연부의 출력을 전송하고, 상기 리프레쉬 신호가 디스에이블되어 노멀모드이면 상기 센스앰프 인에이블 제어신호를 전송하는 것을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치.
  7. 로오 어드레스, 로오 액티브 명령신호 및 로오 프리차지 명령신호에 의해 워드라인을 선택하는 제 1 단계;
    상기 선택된 워드라인에 연결된 셀의 데이터를 비트라인에 전달하는 제 2 단계;
    리프레쉬 신호가 인에이블되는 리프레쉬 모드일 경우 노멀 모드시 보다 센싱타임을 증가시켜 상기 비트라인에 전달된 데이터를 증폭하는 제 3 단계; 및
    상기 비트라인의 증폭된 데이터를 재저장 하는 제 4 단계
    를 포함함을 특징으로 하는 리프레쉬를 수행하는 반도체 메모리 장치의 리프레쉬 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656470B1 (ko) * 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR20140002135A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 메모리 및 메모리의 테스트 방법
KR101932663B1 (ko) 2012-07-12 2018-12-26 삼성전자 주식회사 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311498A (ja) 1999-04-23 2000-11-07 Nec Corp 半導体記憶装置
KR20020058505A (ko) * 2000-12-30 2002-07-12 박종섭 비트라인 센스앰프 제어장치
JP2004062925A (ja) 2002-07-25 2004-02-26 Fujitsu Ltd 半導体メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102193A (ja) * 1995-10-04 1997-04-15 Mitsubishi Electric Corp 半導体記憶装置
US6005818A (en) * 1998-01-20 1999-12-21 Stmicroelectronics, Inc. Dynamic random access memory device with a latching mechanism that permits hidden refresh operations
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP4000242B2 (ja) * 2000-08-31 2007-10-31 富士通株式会社 半導体記憶装置
US6449203B1 (en) * 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
JP2002367369A (ja) * 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置
JP2003317468A (ja) * 2002-04-15 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
JP4143368B2 (ja) * 2002-09-04 2008-09-03 エルピーダメモリ株式会社 半導体記憶装置
JP3765307B2 (ja) * 2003-05-15 2006-04-12 セイコーエプソン株式会社 半導体メモリ装置および電子機器
DE602004019093D1 (en) * 2003-07-14 2009-03-05 Zmos Technology Inc 1t1c-sram

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311498A (ja) 1999-04-23 2000-11-07 Nec Corp 半導体記憶装置
KR20020058505A (ko) * 2000-12-30 2002-07-12 박종섭 비트라인 센스앰프 제어장치
JP2004062925A (ja) 2002-07-25 2004-02-26 Fujitsu Ltd 半導体メモリ

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