JP4000242B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4000242B2 JP4000242B2 JP2000264358A JP2000264358A JP4000242B2 JP 4000242 B2 JP4000242 B2 JP 4000242B2 JP 2000264358 A JP2000264358 A JP 2000264358A JP 2000264358 A JP2000264358 A JP 2000264358A JP 4000242 B2 JP4000242 B2 JP 4000242B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- timing
- refresh
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000001514 detection method Methods 0.000 claims description 63
- 230000007704 transition Effects 0.000 claims description 43
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にメモリ内部で常時セルフリフレッシュ動作をするＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、インターネットとの連携などにより、携帯電話などの小型の移動端末で扱うデータ量が多くなるに伴い、大容量のメモリが必要になりつつある。現在、携帯電話には消費電力の少ないＳＲＡＭが使われている。しかし、ＳＲＡＭは集積度が低く容量を大きくするとコストが大幅に増えてしまうという問題点がある。これに対して、ＤＲＡＭは低コストで大容量のメモリが作れる。しかし、ＤＲＡＭとＳＲＡＭではコマンド体系が異なるため、単純にＳＲＡＭをＤＲＡＭに置き換えることができない。この場合、大きな問題の１つがリフレッシュの制御方法である。ＤＲＡＭでは、定期的にリフレッシュを行わないとメモリセルのデータが消えてしまう。ＤＲＡＭ外部のコントローラからリフレッシュのための命令をＤＲＡＭに供給することで定期的なリフレッシュ動作が可能である。しかしならが、この構成はコントローラに相当の負担を与える。
【０００３】
従って、ＤＲＡＭ自身が内部で定期的にリフレッシュ（セルフリフレッシュ）を行うことが必要となる。ＤＲＡＭが非同期型の場合、つまりクロック同期でないＤＲＡＭの場合、内部で発生したリフレッシュ要求と外部から入力されるアクティブ動作の要求（例えば、データのリードコマンドやライトコマンド）とが衝突する可能性がある。外部からのリード／ライトコマンドよりもリフレッシュ要求の方がタイミング的に早い場合には、リフレッシュ動作を実行した後にリード／ライト動作を実行する。逆に、リード／ライトコマンドの方がリフレッシュ要求よりもタイミング的に早い場合には、リード／ライト動作を実行した後にリフレッシュ動作を実行する。つまり、リード／ライトコマンドとリフレッシュ要求との間には規則性がないので、早いタイミングの要求が先に実行される。
【０００４】
リード／ライトコマンドは、外部からのコントロール信号（コマンド信号ともいう）の組み合わせで定義される。コントロール信号は、チップ・イネーブル信号／ＣＥ、ライト・イネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥなどである。リード／ライト動作は、チップ・イネーブル信号／ＣＥの立ち下がりに同期して始まる。また、チップ・イネーブル信号／ＣＥの立ち下がりを検出して、状態遷移検出信号が生成される。この状態遷移検出信号と内部で生成したリフレッシュ要求とのタイミングを比較して、先に発生した方の動作が実行される。
【０００５】
【発明が解決しようとする課題】
しかしならが、チップ・イネーブル信号／ＣＥの立ち下がりを検出して、状態遷移検出信号を生成する従来技術は、リードデータの出力に遅れが生じるという問題点を有する。
【０００６】
具体的には、リード動作が連続した場合や、ライト動作後リード動作を行う場合に、ＤＲＡＭの動作が遅くなる。リード動作は、チップ・イネーブル信号／ＣＥの立ち下がりに同期して始まる。よって、リード動作終了後、一旦チップ・イネーブル信号／ＣＥを立ち上げ、再び立ち下げる必要がある。このチップ・イネーブル信号／ＣＥを立ち上げてハイレベルにする時間だけリード動作は遅れる。同様に、ライト動作後のリード動作は、一旦チップ・イネーブル信号／ＣＥを立ち上げてハイレベルにする時間だけ遅れる。
【０００７】
従って、本発明は上記従来技術の問題点を解決し、リードデータの出力動作を高速にした半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、セルフリフレッシュ機能を有する半導体記憶装置において、出力イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力する検出回路と、該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示する信号を生成する判定回路とを有する。
出力イネーブル信号の立ち上がり変化を検出するので、従来のようにチップ・イネーブル信号を一旦立ち上げる必要はない。よって、データ出力を高速に行えるようになる。
【０００９】
出力イネーブル信号に代えて、又はこれに加えライト・イネーブル信号の変化を検出して状態遷移検出信号を出力する構成も、上記と同様の作用、効果を有する。
【００１０】
【発明の実施の形態】
まず、図１から図４を参照して、従来技術と対比させながら本発明の原理を説明する。
【００１１】
図１と図２は２つのリード動作が連続する場合を示し、図１は従来技術の動作、図２は本発明の動作である。また、図３と図４はライト動作の後にリード動作が行われる場合を示し、図３は従来技術の動作、図４は本発明の動作である。なお、図１〜図４の時間軸は一致する。
【００１２】
まず、図１と図２を参照して２つのリード動作が連続する場合を説明する。チップ・イネーブル信号／ＣＥがローレベルに立ち下がり、出力イネーブル信号／ＯＥが立ち下がると、リードアドレスＡＤＤに対応するデータＤＱがデータバス上に読み出される。チップ・イネーブル信号／ＣＥの立ち下がりを検出して状態遷移検出信号ａｔｄｐｚが生成される。状態遷移検出信号ａｔｄｐｚは、内部で生成されたリフレッシュを要求するリフレッシュ要求信号ｓｒｔｚと比較され、タイミングの早い方の動作が選択され実行される。次のリード動作のために、チップ・イネーブル信号／ＣＥは一旦ハイレベルになった後、再びローレベルに立ち下がり、同様なリード動作が行われる。
【００１３】
これに対し、図２に示す本発明の動作は、図１に示す従来技術の動作と以下の通り相違する。第１に、チップ・イネーブル信号／ＣＥに加え出力イネーブル信号／ＯＥの立ち上がりを検出して状態遷移検出信号ａｔｄｐｚを生成する。第２に、リード動作が連続する場合には、チップ・イネーブル信号／ＣＥをローレベルに保持したままで良い。
【００１４】
図２に示す最初のリード動作において、チップイネーブル信号／ＣＥが立ち下がり、これに同期して状態遷移検出信号ａｃｄｐｚが生成される。次のリード動作では、出力イネーブル信号／ＯＥの立ち上がりに同期して状態遷移検出信号ａｃｄｐｚが生成される。チップ・イネーブル信号／ＣＥはローレベルに保持されたままである。つまり、従来技術で必要であったチップ・イネーブル信号／ＣＥを一旦立ち上げる動作は本発明では必要ない。これにより、本発明はチップ・イネーブル信号／ＣＥを一旦立ち上げるための時間Ｔ１（図１）を持たない。よって、図１と図２の２番目のリード動作によるリードデータＤＱの出力タイミングから明らかなように、リードデータの出力に要する時間を短縮することができる。
【００１５】
次に図３及び図４のライト動作後のリード動作について説明する。
【００１６】
まず図３に示す従来技術において、チップイネーブル信号／ＣＥが立ち下がり、その後のライト・イネーブル信号／ＷＥの立ち上がりに同期して、ライトデータＤＱがライトアドレスＡＤＤに対応するセルに書き込まれる。次のリード動作のために、チップ・イネーブル信号／ＣＥは一旦立ち上がり、再び立ち下がる。チップ・イネーブル信号／ＣＥの立ち下がりを検出して、＊４のタイミングで状態遷移検出信号ａｔｄｐｚが生成される。状態遷移検出信号ａｔｄｐｚと内部で生成されたリフレッシュ要求信号とのタイミングに応じて、いずれかの動作が行われる。
【００１７】
これに対し、図４に示す本発明の動作は、図３に示す従来技術の動作と相違する。第１に、チップ・イネーブル信号／ＣＥに加えライト・イネーブル信号／ＷＥの立ち上がりを検出して状態遷移検出信号ａｔｄｐｚを生成する。第２に、ライト動作からリード動作にかけて、チップ・イネーブル信号／ＣＥをローレベルに保持したままで良い。
【００１８】
図４において、状態遷移検出信号ａｔｄｐｚは、チップ・イネーブル信号／ＣＥの立ち下がりに加え、ライト・イネーブル信号／ＷＥの立ち上がりを検出して生成される。つまり、従来技術で必要であったチップ・イネーブル信号／ＣＥを一旦立ち上げる動作は本発明では必要ない。ライト・イネーブル信号／ＷＥの立ち上がりで、次のリード動作が始まる。これにより、本発明はチップ・イネーブル信号／ＣＥを一旦立ち上げるための時間Ｔ１（図３）を持たない。よって、図３と図４のリード動作によるリードデータＤＱの出力タイミングから明らかなように、リードデータの出力に要する時間を短縮することができる。
【００１９】
図５は、本発明の一実施例よる状態遷移検出信号ａｔｄｐｚを生成する状態遷移検出回路の構成を示す回路図である。状態遷移検出回路はＳＲＡＭ型のインタフェースを有するＤＲＡＭに搭載され、チップ・イネーブル信号／ＣＥの立ち下がりを検出する検出回路１、出力イネーブル信号／ＯＥの立ち上がりを検出する検出回路２、ライト・イネーブル信号／ＷＥの立ち上がりを検出する検出回路３、及び検出回路１、２、３の検出信号を入力するＮＡＮＤゲート４とを有する。各検出回路１〜３は、信号の立ち下がり又は立ち上がりを検出する。
【００２０】
検出回路１はインバータ５、８、９、ＣＭＯＳインバータとキャパシタと抵抗からなる遅延回路６、７、及びＮＡＮＤゲート１０を有する。チップ・イネーブル信号／ＣＥは、インバータ９を通りＮＡＮＤゲート１０に与えられるとともに、インバータ５、遅延回路６、７及びインバータ８を通り遅れてＮＡＮＤゲート１０に与えられる。これにより、検出回路１はチップ・イネーブル信号／ＣＥの立ち下がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２１】
検出回路２は、２つの遅延回路１１、１２、インバータ１３及びＮＡＮＤゲート１４とを有する。出力イネーブル信号／ＯＥは、直接ＮＡＮＤゲート１４に与えられるとともに、遅延回路１１、１２及びインバータ１３を通り遅れてＮＡＮＤゲート１４に与えられる。これにより、検出回路１は出力イネーブル信号／ＯＥの立ち上がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２２】
検出回路３は検出回路２と同一構成で、ライト・イネーブル信号／ＷＥの立ち上がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２３】
ＮＡＮＤゲート４はこれらの検出信号を受取り、いずれか１つの検出信号を受取るとハイレベルに変化する単一のパルス、つまり状態遷移検出信号ａｔｄｐｚを出力する。
【００２４】
図５の状態遷移検出回路が出力する状態遷移検出信号ａｔｄｐｚは、図６に示すＤＲＡＭの制御系に出力される。
【００２５】
ＤＲＡＭの制御系は、リフレッシュ／コマンド判定回路２０、コマンドデコード回路２１、ＲＡＳ系動作制御回路２２、コマンド制御回路２３、ビット線制御回路２４、ワード線制御回路２５、センスアンプ制御回路２６、アドレスラッチ回路２７、アドレスデコーダ回路２８、冗長判定回路２９、ブロック選択回路３０、ワード線制御回路３１及びセンスアンプ選択回路３２を有する。
【００２６】
図６に、図５に示す制御系で制御されるコア回路の構成例を示す。図６はコアの一部を示している。コアは、マトリクス状に配列した多数のメモリセルを有する。このような２次元配列が複数のブロックに分割されている。図６に示すコアは、メモリセル４１、ビット線プリチャージ用のトランジスタ４２、４３、ビット線ショート用のトランジスタ４４、センスアンプ４６、センスアンプを制御するトランジスタ４５、４７、トランスファーゲートを構成するトランジスタ４８、４９を有する。メモリセル４１は、セルトランジスタ４１ａとセルキャパシタ４１ｂで構成されており、１対のビット線ＢＬ、／ＢＬの一方（図６ではＢＬ）に接続されている。この１対のビット線ＢＬ、／ＢＬはトランスファーゲート４８、４９を介して内部データバスＤＢ、／ＤＢにそれぞれ接続されている。ｖｐｒはビット線プリチャージ電圧である。
【００２７】
次に、図８〜図１０を参照して、図６及び図７に本発明の一実施例のＤＲＡＭの動作を説明する。
【００２８】
図８は、既にチップ・イネーブル信号／ＣＥが立ち下がり、出力イネーブル信号／ＯＥの立ち上がりから始まるリード動作を示している。出力イネーブル信号／ＯＥの立ち上がりを図５に示す状態遷移検出回路が検出して、状態遷移検出信号ａｔｄｐｚを図６に示すリフレッシュ／コマンド判定回路２０に出力する。リフレッシュ／コマンド判定回路２０は、後述する図１１のリフレッシュ制御回路６０からのリフレッシュ要求信号ｓｒｔｚを受け取り、状態遷移検出信号ａｔｄｐｚとのタイミングを比較する。図８は、状態遷移検出信号ａｔｄｐｚがリフレッシュ要求信号よりも先行している場合の例である。この場合には、リフレッシュ／コマンド判定回路２０は、リフレッシュ信号ｒｅｆｚをローレベルとし、リフレッシュ状態ではないことを示す。
【００２９】
コマンドデコード回路２１は、状態遷移検出信号ａｔｄｐｚを受け、外部からのコントロール信号／ＣＥ、／ＷＥ及び／ＯＥの組み合わせで定義されるコマンドをデコードする。コマンドデコード回路２１はアクティブコマンドａｃｔｐｚをＲＡＳ系動作制御回路２２に出力し、リードコマンドｒｄｐｚをコマンド制御回路２３に出力する。ＲＡＳ系動作制御回路２２は、アクティブコマンドａｃｔｐｚを受け、コア活性化信号ｒａｓｚを出力し、待機信号ｉｃｓｘをローレベルに設定する。待機信号ｉｃｓｘは、コア活性化信号ｒａｓｚとは逆相で、ｒａｓｚよりも遅れたタイミングである。リフレッシュ／コマンド判定回路２０は、ローレベルの待機信号ｉｃｓｘを受けて、リード動作後のリフレッシュ動作に備える。
【００３０】
リード動作期間中はコア活性化信号ｒａｓｚはハイレベルに保持される。リード動作が終了すると、ＲＡＳ系動作制御回路２２は、コア活性化信号ｒａｓｚをローレベルに立ち下げ、更に待機信号ｉｃｓｘをハイレベルに立ち上げる。待機信号ｉｃｓｘがハイレベルに立ち上がったことを受けて、リフレッシュ／コマンド判定回路２０はリフレッシュコマンドｒｅｆｐｚを出力し、さらにリフレッシュ信号ｒｅｆｚをハイレベルに立ち上げる。また、待機ｉｃｓｘの立ち上がりに応答して、ＲＡＳ系動作制御回路２２はアクティブコマンドａｃｔｐｚの立ち上げ、待機信号ｉｃｓｘをローレベルに立ち下げる。これにより、リフレッシュ動作が行われる。
【００３１】
外部アドレスＡＤＤはアドレスラッチ回路２７で一旦ラッチされた後、アドレスデコーダ２８及び冗長判定回路２９に入力する。アドレスデコーダ２８はアドレスＡＤＤをデコードし、ワード線制御回路３１を制御する。冗長判定回路２９は、外部からのアドレスＡＤＤが不良ビットを示すアドレスかどうかを判定し、不良ビットのアドレスであった場合に、冗長ワード線を選択する信号ｒｏｍｚをワード線制御回路３１に出力する。
【００３２】
コマンド制御回路２３は、コマンドデコード回路２１からリードコマンドｒｄｐｚを受取り、内部リードコマンド信号ｒｄｐｘを生成してビット線制御回路２４に出力する。ビット線制御回路２４は、コア活性化信号ｒａｓｚと内部コマンド信号ｒｄｐｘを受取り、ビット線ショートを解除するタイミング信号ｂｌｓｐｚ（図９）をワード線制御回路２５及びブロック選択回路３０に出力する。ブロック選択回路３０は、タイミング信号ｂｌｓｐｚとアドレスデコーダ回路２８からの関連するアドレスビットとの論理をとり、選択されたブロックのビット線ショート制御信号ｂｒｓｘをＬにして、図７に示すトランジスタ４２〜４４をＯＦＦにする。これにより、ビット線ショートが解除される。ワード線制御回路２５は、タイミング信号ｂｌｓｐｚからワード線駆動タイミング信号ｗｌｓｐｚを生成し、センスアンプ制御回路２６とワード線制御回路３１に出力する。
【００３３】
ブロック選択回路３０は、選択されたブロックを示す信号ｒｂｌｋｚをワード線制御回路３１とセンスアンプ選択回路３２に出力する。ワード線制御回路３１は、ブロック選択信号ｒｂｌｋｚとワード線選択アドレス及び冗長ワード線選択信号ｒｏｍｚの論理をとり、タイミング信号ｗｌｓｐｚを受けてワード線ＷＬを立ち上げる（ハイレベルにする）。ワード線ＷＬが立ち上がるとセル４１のデータがビット線ＢＬ、／ＢＬに読み出される。
【００３４】
センスアンプ制御回路２６は、ワード線駆動タイミング信号ｗｌｓｐｚから所定時間経過後に、センスアンプを活性化するタイミング信号ｍｌｅｚをセンスアンプ選択回路３２に出力する。センスアンプ活性化タイミング信号ｍｌｅｚを受けて、センスアンプ選択回路３２はセンスアンプ駆動信号ｌｅｘとｌｅｚをそれそれトランジスタ４７と４５に出力して、これらをＯＮする。するとセンスアンプ４６は活性化され、ビット線ＢＬ、／ＢＬの電位差を増幅する。そして、コラム系のコラム選択信号ＣＬ（図６上の図示を省略してある）をアドレスデコーダ２８から受けてトランジスタ４８と４９がＯＮし、ビット線ＢＬ、／ＢＬに読み出され増幅されたデータが内部データバスＤＢ、／ＤＢに出力される。
【００３５】
ビット線ＢＬ、／ＢＬのデータが増幅され、再びセルに書込まれた（リストア）後、ビット線のプリチャージ動作が始まる。コマンドデコード回路２１からのプリチャージコマンドｐｒｅｐｚ（図６上の図示を省略してある）を受けたＲＡＳ系動作制御回路２２はコア活性化信号ｒａｓｚを立ち下げる。ワード線制御回路２５は、コア活性化信号ｒａｓｚの立ち下がりからワード線をリセットするためのタイミング信号ｗｌｒｐｚを生成し、ワード線制御回路３１に出力する。これを受けたワード線制御回路３１は、選択しているワード線ＷＬを立ち下げる。タイミング信号ｗｌｒｐｚは、コア活性化信号ｒａｓｚの立ち下がりに応答してパルスを発生するパルス発生回路（図６上の図示を省略してある）で生成される。
【００３６】
センスアンプ制御回路２６は、タイミング信号ｗｌｒｐｚに応答して所定時間経過後に、センスアンプ活性化タイミング信号ｍｌｅｚを立ち下げる。タイミング信号ｍｌｅｚの立ち下がりに応答して、ビット線制御回路２４は内部でビット線ショートのタイミング信号ｂｌｒｐｚを生成し、ブロック選択回路３０に出力する。これを受けたブロック選択回路３０は、ビット線ショート制御信号ｂｒｓｘをハイレベルにしてビット線ＢＬ、／ＢＬをショートする。タイミング信号ｂｌｒｐｚは、タイミング信号ｍｌｅｚの立ち下がりに応答してパルスを発生するパルス発生回路（図６上の図示を省略してある）で生成される。
【００３７】
図１０は、リフレッシュ要求信号ｓｒｔｚが状態遷移検出信号ａｔｄｐｚよりも先行する場合を示す。図６に示すリフレッシュコマンド判定回路２０は、リフレッシュ要求信号ｓｒｔｚを受取り、リフレッシュコマンドｒｅｆｐｚとリフレッシュ信号ｒｅｆｚとを生成してＲＡＳ系動作制御回路２２に出力する。ＲＡＳ系動作制御回路２２は、リフレッシュコマンドｒｅｆｐｚに応答してコア活性化信号ｒａｓｚを立ち上げ、待機信号ｉｃｓｘを立ち下げる。そして、図９を参照して説明したようにしてリフレッシュ動作が行われる。リフレッシュ動作が終了すると、コア活性化信号ｒａｓｚが立ち下がり、待機信号ｉｃｓｘが立ち上がる。待機信号ｉｃｓｘの立ち上がりに応答して、リフレッシュコマンド判定回路２０はリフレッシュ信号ｒｅｆｚを立ち下げ、リフレッシュ状態が解除される。その後、状態遷移検出信号ａｔｄｐｚに応答して生成された活性化信号ａｃｔｐｚから、図９と同様にしてリード動作が行われる。
【００３８】
なお、ライト動作は、図６のコマンドデコード回路２１がライトコマンドｗｒｐｚをコマンド制御回路２３に出力し、コマンド制御回路２３が内部ライトコマンド信号ｗｒｐｘを出力する動作以外は、前述したリード動作と同様である。
【００３９】
図１４は、本発明の半導体記憶装置の全体構成例を示すブロック図である。図示する半導体装置は、アドレス端子５１、コマンド入力端子５２〜５４、データ入出力端子５５、端子５１〜５４にそれぞれ接続された入力バッファ５６〜５９、リフレッシュ動作を制御するリフレッシュ制御回路６０、入／出力バッファ６１、アドレスラッチ／でコード回路６２、制御回路６３、データ制御回路６４、メモリセルアレイ（コア）６５及びライトアンプ／センスバッファ回路６６を有する。
【００４０】
アドレスラッチ／デコード回路６２は、図５に示すアドレスラッチ回路２７、アドレスデコード回路２８及び冗長判定回路２９を含む構成である。制御回路６３は、図５に示す構成のうち、アドレスラッチ／デコード回路２７、アドレスデコード回路２８及び冗長判定回路２９を除く各部を具備する。メモリセルアレイ６５は、図７に示す構成を具備する。ライトアンプ／センスバッファ回路６６は、図７に示す内部データバスＤＢ、／ＤＢに接続されるライトアンプやセンスバッファを具備する。
【００４１】
アドレス端子５１及び入力バッファ５６を介して外部アドレスを受け取り、ロー系及びコラム系のデコードされたアドレスをメモリセルアレイ６５に出力する。外部からのコントロール信号／ＣＥ、／ＷＥ、／ＯＥはそれぞれ入力バッファ５７、５８、５９を介して制御回路６３に与えられる。リフレッシュ制御回路６０は、リフレッシュ要求信号ｓｒｔｚを生成して、制御回路６３のリフレッシュ／コマンド判定回路２０に出力する。データ制御回路６４は、制御回路６３の制御のもとでデータの入出力を制御する。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、リードデータの出力動作を高速にした半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置のリード動作を示すタイミング図である。
【図２】本発明の半導体記憶装置のリード動作を示すタイミング図である。
【図３】従来の半導体記憶装置のリード動作を示すタイミング図である。
【図４】本発明の半導体記憶装置のリード動作を示すタイミング図である。
【図５】本発明の一実施例による半導体記憶装置に設けられる状態遷移検出回路の一構成例を示す回路図である。
【図６】本発明の一実施例による半導体記憶装置の制御系を示すブロック図である。
【図７】コア回路の一構成例を示す回路図である。
【図８】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その１）である。
【図９】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その２）である。
【図１０】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その３）である。
【図１１】本発明の一実施例による半導体記憶装置の全体構成を示すブロック図である。
【符号の説明】
１、２、３ 検出回路
２０ リフレッシュ／コマンド判定回路
２１ コマンドデコード回路
２２ ＲＡＳ系動作制御回路
２３ コマンド制御回路
２４ ビット線制御回路
２５ ワード線制御回路
２６ センスアンプ制御回路
２７ アドレスラッチ回路
２８ アドレスデコーダ回路
２９ 冗長判定回路
３０ ブロック選択回路
３１ ワード線制御回路
３２ センスアンプ選択回路
４１ メモリセル
４２、４２ ビット線プリチャージ用のトランジスタ
４４ ビット線ショート用のトランジスタ
４６ センスアンプ
４５、４７ センスアンプを制御するトランジスタ
４８、４９ トランスファーゲートを構成するトランジスタ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にメモリ内部で常時セルフリフレッシュ動作をするＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、インターネットとの連携などにより、携帯電話などの小型の移動端末で扱うデータ量が多くなるに伴い、大容量のメモリが必要になりつつある。現在、携帯電話には消費電力の少ないＳＲＡＭが使われている。しかし、ＳＲＡＭは集積度が低く容量を大きくするとコストが大幅に増えてしまうという問題点がある。これに対して、ＤＲＡＭは低コストで大容量のメモリが作れる。しかし、ＤＲＡＭとＳＲＡＭではコマンド体系が異なるため、単純にＳＲＡＭをＤＲＡＭに置き換えることができない。この場合、大きな問題の１つがリフレッシュの制御方法である。ＤＲＡＭでは、定期的にリフレッシュを行わないとメモリセルのデータが消えてしまう。ＤＲＡＭ外部のコントローラからリフレッシュのための命令をＤＲＡＭに供給することで定期的なリフレッシュ動作が可能である。しかしならが、この構成はコントローラに相当の負担を与える。
【０００３】
従って、ＤＲＡＭ自身が内部で定期的にリフレッシュ（セルフリフレッシュ）を行うことが必要となる。ＤＲＡＭが非同期型の場合、つまりクロック同期でないＤＲＡＭの場合、内部で発生したリフレッシュ要求と外部から入力されるアクティブ動作の要求（例えば、データのリードコマンドやライトコマンド）とが衝突する可能性がある。外部からのリード／ライトコマンドよりもリフレッシュ要求の方がタイミング的に早い場合には、リフレッシュ動作を実行した後にリード／ライト動作を実行する。逆に、リード／ライトコマンドの方がリフレッシュ要求よりもタイミング的に早い場合には、リード／ライト動作を実行した後にリフレッシュ動作を実行する。つまり、リード／ライトコマンドとリフレッシュ要求との間には規則性がないので、早いタイミングの要求が先に実行される。
【０００４】
リード／ライトコマンドは、外部からのコントロール信号（コマンド信号ともいう）の組み合わせで定義される。コントロール信号は、チップ・イネーブル信号／ＣＥ、ライト・イネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥなどである。リード／ライト動作は、チップ・イネーブル信号／ＣＥの立ち下がりに同期して始まる。また、チップ・イネーブル信号／ＣＥの立ち下がりを検出して、状態遷移検出信号が生成される。この状態遷移検出信号と内部で生成したリフレッシュ要求とのタイミングを比較して、先に発生した方の動作が実行される。
【０００５】
【発明が解決しようとする課題】
しかしならが、チップ・イネーブル信号／ＣＥの立ち下がりを検出して、状態遷移検出信号を生成する従来技術は、リードデータの出力に遅れが生じるという問題点を有する。
【０００６】
具体的には、リード動作が連続した場合や、ライト動作後リード動作を行う場合に、ＤＲＡＭの動作が遅くなる。リード動作は、チップ・イネーブル信号／ＣＥの立ち下がりに同期して始まる。よって、リード動作終了後、一旦チップ・イネーブル信号／ＣＥを立ち上げ、再び立ち下げる必要がある。このチップ・イネーブル信号／ＣＥを立ち上げてハイレベルにする時間だけリード動作は遅れる。同様に、ライト動作後のリード動作は、一旦チップ・イネーブル信号／ＣＥを立ち上げてハイレベルにする時間だけ遅れる。
【０００７】
従って、本発明は上記従来技術の問題点を解決し、リードデータの出力動作を高速にした半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、セルフリフレッシュ機能を有する半導体記憶装置において、出力イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力する検出回路と、該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示する信号を生成する判定回路とを有する。
出力イネーブル信号の立ち上がり変化を検出するので、従来のようにチップ・イネーブル信号を一旦立ち上げる必要はない。よって、データ出力を高速に行えるようになる。
【０００９】
出力イネーブル信号に代えて、又はこれに加えライト・イネーブル信号の変化を検出して状態遷移検出信号を出力する構成も、上記と同様の作用、効果を有する。
【００１０】
【発明の実施の形態】
まず、図１から図４を参照して、従来技術と対比させながら本発明の原理を説明する。
【００１１】
図１と図２は２つのリード動作が連続する場合を示し、図１は従来技術の動作、図２は本発明の動作である。また、図３と図４はライト動作の後にリード動作が行われる場合を示し、図３は従来技術の動作、図４は本発明の動作である。なお、図１〜図４の時間軸は一致する。
【００１２】
まず、図１と図２を参照して２つのリード動作が連続する場合を説明する。チップ・イネーブル信号／ＣＥがローレベルに立ち下がり、出力イネーブル信号／ＯＥが立ち下がると、リードアドレスＡＤＤに対応するデータＤＱがデータバス上に読み出される。チップ・イネーブル信号／ＣＥの立ち下がりを検出して状態遷移検出信号ａｔｄｐｚが生成される。状態遷移検出信号ａｔｄｐｚは、内部で生成されたリフレッシュを要求するリフレッシュ要求信号ｓｒｔｚと比較され、タイミングの早い方の動作が選択され実行される。次のリード動作のために、チップ・イネーブル信号／ＣＥは一旦ハイレベルになった後、再びローレベルに立ち下がり、同様なリード動作が行われる。
【００１３】
これに対し、図２に示す本発明の動作は、図１に示す従来技術の動作と以下の通り相違する。第１に、チップ・イネーブル信号／ＣＥに加え出力イネーブル信号／ＯＥの立ち上がりを検出して状態遷移検出信号ａｔｄｐｚを生成する。第２に、リード動作が連続する場合には、チップ・イネーブル信号／ＣＥをローレベルに保持したままで良い。
【００１４】
図２に示す最初のリード動作において、チップイネーブル信号／ＣＥが立ち下がり、これに同期して状態遷移検出信号ａｃｄｐｚが生成される。次のリード動作では、出力イネーブル信号／ＯＥの立ち上がりに同期して状態遷移検出信号ａｃｄｐｚが生成される。チップ・イネーブル信号／ＣＥはローレベルに保持されたままである。つまり、従来技術で必要であったチップ・イネーブル信号／ＣＥを一旦立ち上げる動作は本発明では必要ない。これにより、本発明はチップ・イネーブル信号／ＣＥを一旦立ち上げるための時間Ｔ１（図１）を持たない。よって、図１と図２の２番目のリード動作によるリードデータＤＱの出力タイミングから明らかなように、リードデータの出力に要する時間を短縮することができる。
【００１５】
次に図３及び図４のライト動作後のリード動作について説明する。
【００１６】
まず図３に示す従来技術において、チップイネーブル信号／ＣＥが立ち下がり、その後のライト・イネーブル信号／ＷＥの立ち上がりに同期して、ライトデータＤＱがライトアドレスＡＤＤに対応するセルに書き込まれる。次のリード動作のために、チップ・イネーブル信号／ＣＥは一旦立ち上がり、再び立ち下がる。チップ・イネーブル信号／ＣＥの立ち下がりを検出して、＊４のタイミングで状態遷移検出信号ａｔｄｐｚが生成される。状態遷移検出信号ａｔｄｐｚと内部で生成されたリフレッシュ要求信号とのタイミングに応じて、いずれかの動作が行われる。
【００１７】
これに対し、図４に示す本発明の動作は、図３に示す従来技術の動作と相違する。第１に、チップ・イネーブル信号／ＣＥに加えライト・イネーブル信号／ＷＥの立ち上がりを検出して状態遷移検出信号ａｔｄｐｚを生成する。第２に、ライト動作からリード動作にかけて、チップ・イネーブル信号／ＣＥをローレベルに保持したままで良い。
【００１８】
図４において、状態遷移検出信号ａｔｄｐｚは、チップ・イネーブル信号／ＣＥの立ち下がりに加え、ライト・イネーブル信号／ＷＥの立ち上がりを検出して生成される。つまり、従来技術で必要であったチップ・イネーブル信号／ＣＥを一旦立ち上げる動作は本発明では必要ない。ライト・イネーブル信号／ＷＥの立ち上がりで、次のリード動作が始まる。これにより、本発明はチップ・イネーブル信号／ＣＥを一旦立ち上げるための時間Ｔ１（図３）を持たない。よって、図３と図４のリード動作によるリードデータＤＱの出力タイミングから明らかなように、リードデータの出力に要する時間を短縮することができる。
【００１９】
図５は、本発明の一実施例よる状態遷移検出信号ａｔｄｐｚを生成する状態遷移検出回路の構成を示す回路図である。状態遷移検出回路はＳＲＡＭ型のインタフェースを有するＤＲＡＭに搭載され、チップ・イネーブル信号／ＣＥの立ち下がりを検出する検出回路１、出力イネーブル信号／ＯＥの立ち上がりを検出する検出回路２、ライト・イネーブル信号／ＷＥの立ち上がりを検出する検出回路３、及び検出回路１、２、３の検出信号を入力するＮＡＮＤゲート４とを有する。各検出回路１〜３は、信号の立ち下がり又は立ち上がりを検出する。
【００２０】
検出回路１はインバータ５、８、９、ＣＭＯＳインバータとキャパシタと抵抗からなる遅延回路６、７、及びＮＡＮＤゲート１０を有する。チップ・イネーブル信号／ＣＥは、インバータ９を通りＮＡＮＤゲート１０に与えられるとともに、インバータ５、遅延回路６、７及びインバータ８を通り遅れてＮＡＮＤゲート１０に与えられる。これにより、検出回路１はチップ・イネーブル信号／ＣＥの立ち下がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２１】
検出回路２は、２つの遅延回路１１、１２、インバータ１３及びＮＡＮＤゲート１４とを有する。出力イネーブル信号／ＯＥは、直接ＮＡＮＤゲート１４に与えられるとともに、遅延回路１１、１２及びインバータ１３を通り遅れてＮＡＮＤゲート１４に与えられる。これにより、検出回路１は出力イネーブル信号／ＯＥの立ち上がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２２】
検出回路３は検出回路２と同一構成で、ライト・イネーブル信号／ＷＥの立ち上がりを検出して、ローレベルに変化する単一のパルスを出力する。
【００２３】
ＮＡＮＤゲート４はこれらの検出信号を受取り、いずれか１つの検出信号を受取るとハイレベルに変化する単一のパルス、つまり状態遷移検出信号ａｔｄｐｚを出力する。
【００２４】
図５の状態遷移検出回路が出力する状態遷移検出信号ａｔｄｐｚは、図６に示すＤＲＡＭの制御系に出力される。
【００２５】
ＤＲＡＭの制御系は、リフレッシュ／コマンド判定回路２０、コマンドデコード回路２１、ＲＡＳ系動作制御回路２２、コマンド制御回路２３、ビット線制御回路２４、ワード線制御回路２５、センスアンプ制御回路２６、アドレスラッチ回路２７、アドレスデコーダ回路２８、冗長判定回路２９、ブロック選択回路３０、ワード線制御回路３１及びセンスアンプ選択回路３２を有する。
【００２６】
図６に、図５に示す制御系で制御されるコア回路の構成例を示す。図６はコアの一部を示している。コアは、マトリクス状に配列した多数のメモリセルを有する。このような２次元配列が複数のブロックに分割されている。図６に示すコアは、メモリセル４１、ビット線プリチャージ用のトランジスタ４２、４３、ビット線ショート用のトランジスタ４４、センスアンプ４６、センスアンプを制御するトランジスタ４５、４７、トランスファーゲートを構成するトランジスタ４８、４９を有する。メモリセル４１は、セルトランジスタ４１ａとセルキャパシタ４１ｂで構成されており、１対のビット線ＢＬ、／ＢＬの一方（図６ではＢＬ）に接続されている。この１対のビット線ＢＬ、／ＢＬはトランスファーゲート４８、４９を介して内部データバスＤＢ、／ＤＢにそれぞれ接続されている。ｖｐｒはビット線プリチャージ電圧である。
【００２７】
次に、図８〜図１０を参照して、図６及び図７に本発明の一実施例のＤＲＡＭの動作を説明する。
【００２８】
図８は、既にチップ・イネーブル信号／ＣＥが立ち下がり、出力イネーブル信号／ＯＥの立ち上がりから始まるリード動作を示している。出力イネーブル信号／ＯＥの立ち上がりを図５に示す状態遷移検出回路が検出して、状態遷移検出信号ａｔｄｐｚを図６に示すリフレッシュ／コマンド判定回路２０に出力する。リフレッシュ／コマンド判定回路２０は、後述する図１１のリフレッシュ制御回路６０からのリフレッシュ要求信号ｓｒｔｚを受け取り、状態遷移検出信号ａｔｄｐｚとのタイミングを比較する。図８は、状態遷移検出信号ａｔｄｐｚがリフレッシュ要求信号よりも先行している場合の例である。この場合には、リフレッシュ／コマンド判定回路２０は、リフレッシュ信号ｒｅｆｚをローレベルとし、リフレッシュ状態ではないことを示す。
【００２９】
コマンドデコード回路２１は、状態遷移検出信号ａｔｄｐｚを受け、外部からのコントロール信号／ＣＥ、／ＷＥ及び／ＯＥの組み合わせで定義されるコマンドをデコードする。コマンドデコード回路２１はアクティブコマンドａｃｔｐｚをＲＡＳ系動作制御回路２２に出力し、リードコマンドｒｄｐｚをコマンド制御回路２３に出力する。ＲＡＳ系動作制御回路２２は、アクティブコマンドａｃｔｐｚを受け、コア活性化信号ｒａｓｚを出力し、待機信号ｉｃｓｘをローレベルに設定する。待機信号ｉｃｓｘは、コア活性化信号ｒａｓｚとは逆相で、ｒａｓｚよりも遅れたタイミングである。リフレッシュ／コマンド判定回路２０は、ローレベルの待機信号ｉｃｓｘを受けて、リード動作後のリフレッシュ動作に備える。
【００３０】
リード動作期間中はコア活性化信号ｒａｓｚはハイレベルに保持される。リード動作が終了すると、ＲＡＳ系動作制御回路２２は、コア活性化信号ｒａｓｚをローレベルに立ち下げ、更に待機信号ｉｃｓｘをハイレベルに立ち上げる。待機信号ｉｃｓｘがハイレベルに立ち上がったことを受けて、リフレッシュ／コマンド判定回路２０はリフレッシュコマンドｒｅｆｐｚを出力し、さらにリフレッシュ信号ｒｅｆｚをハイレベルに立ち上げる。また、待機ｉｃｓｘの立ち上がりに応答して、ＲＡＳ系動作制御回路２２はアクティブコマンドａｃｔｐｚの立ち上げ、待機信号ｉｃｓｘをローレベルに立ち下げる。これにより、リフレッシュ動作が行われる。
【００３１】
外部アドレスＡＤＤはアドレスラッチ回路２７で一旦ラッチされた後、アドレスデコーダ２８及び冗長判定回路２９に入力する。アドレスデコーダ２８はアドレスＡＤＤをデコードし、ワード線制御回路３１を制御する。冗長判定回路２９は、外部からのアドレスＡＤＤが不良ビットを示すアドレスかどうかを判定し、不良ビットのアドレスであった場合に、冗長ワード線を選択する信号ｒｏｍｚをワード線制御回路３１に出力する。
【００３２】
コマンド制御回路２３は、コマンドデコード回路２１からリードコマンドｒｄｐｚを受取り、内部リードコマンド信号ｒｄｐｘを生成してビット線制御回路２４に出力する。ビット線制御回路２４は、コア活性化信号ｒａｓｚと内部コマンド信号ｒｄｐｘを受取り、ビット線ショートを解除するタイミング信号ｂｌｓｐｚ（図９）をワード線制御回路２５及びブロック選択回路３０に出力する。ブロック選択回路３０は、タイミング信号ｂｌｓｐｚとアドレスデコーダ回路２８からの関連するアドレスビットとの論理をとり、選択されたブロックのビット線ショート制御信号ｂｒｓｘをＬにして、図７に示すトランジスタ４２〜４４をＯＦＦにする。これにより、ビット線ショートが解除される。ワード線制御回路２５は、タイミング信号ｂｌｓｐｚからワード線駆動タイミング信号ｗｌｓｐｚを生成し、センスアンプ制御回路２６とワード線制御回路３１に出力する。
【００３３】
ブロック選択回路３０は、選択されたブロックを示す信号ｒｂｌｋｚをワード線制御回路３１とセンスアンプ選択回路３２に出力する。ワード線制御回路３１は、ブロック選択信号ｒｂｌｋｚとワード線選択アドレス及び冗長ワード線選択信号ｒｏｍｚの論理をとり、タイミング信号ｗｌｓｐｚを受けてワード線ＷＬを立ち上げる（ハイレベルにする）。ワード線ＷＬが立ち上がるとセル４１のデータがビット線ＢＬ、／ＢＬに読み出される。
【００３４】
センスアンプ制御回路２６は、ワード線駆動タイミング信号ｗｌｓｐｚから所定時間経過後に、センスアンプを活性化するタイミング信号ｍｌｅｚをセンスアンプ選択回路３２に出力する。センスアンプ活性化タイミング信号ｍｌｅｚを受けて、センスアンプ選択回路３２はセンスアンプ駆動信号ｌｅｘとｌｅｚをそれそれトランジスタ４７と４５に出力して、これらをＯＮする。するとセンスアンプ４６は活性化され、ビット線ＢＬ、／ＢＬの電位差を増幅する。そして、コラム系のコラム選択信号ＣＬ（図６上の図示を省略してある）をアドレスデコーダ２８から受けてトランジスタ４８と４９がＯＮし、ビット線ＢＬ、／ＢＬに読み出され増幅されたデータが内部データバスＤＢ、／ＤＢに出力される。
【００３５】
ビット線ＢＬ、／ＢＬのデータが増幅され、再びセルに書込まれた（リストア）後、ビット線のプリチャージ動作が始まる。コマンドデコード回路２１からのプリチャージコマンドｐｒｅｐｚ（図６上の図示を省略してある）を受けたＲＡＳ系動作制御回路２２はコア活性化信号ｒａｓｚを立ち下げる。ワード線制御回路２５は、コア活性化信号ｒａｓｚの立ち下がりからワード線をリセットするためのタイミング信号ｗｌｒｐｚを生成し、ワード線制御回路３１に出力する。これを受けたワード線制御回路３１は、選択しているワード線ＷＬを立ち下げる。タイミング信号ｗｌｒｐｚは、コア活性化信号ｒａｓｚの立ち下がりに応答してパルスを発生するパルス発生回路（図６上の図示を省略してある）で生成される。
【００３６】
センスアンプ制御回路２６は、タイミング信号ｗｌｒｐｚに応答して所定時間経過後に、センスアンプ活性化タイミング信号ｍｌｅｚを立ち下げる。タイミング信号ｍｌｅｚの立ち下がりに応答して、ビット線制御回路２４は内部でビット線ショートのタイミング信号ｂｌｒｐｚを生成し、ブロック選択回路３０に出力する。これを受けたブロック選択回路３０は、ビット線ショート制御信号ｂｒｓｘをハイレベルにしてビット線ＢＬ、／ＢＬをショートする。タイミング信号ｂｌｒｐｚは、タイミング信号ｍｌｅｚの立ち下がりに応答してパルスを発生するパルス発生回路（図６上の図示を省略してある）で生成される。
【００３７】
図１０は、リフレッシュ要求信号ｓｒｔｚが状態遷移検出信号ａｔｄｐｚよりも先行する場合を示す。図６に示すリフレッシュコマンド判定回路２０は、リフレッシュ要求信号ｓｒｔｚを受取り、リフレッシュコマンドｒｅｆｐｚとリフレッシュ信号ｒｅｆｚとを生成してＲＡＳ系動作制御回路２２に出力する。ＲＡＳ系動作制御回路２２は、リフレッシュコマンドｒｅｆｐｚに応答してコア活性化信号ｒａｓｚを立ち上げ、待機信号ｉｃｓｘを立ち下げる。そして、図９を参照して説明したようにしてリフレッシュ動作が行われる。リフレッシュ動作が終了すると、コア活性化信号ｒａｓｚが立ち下がり、待機信号ｉｃｓｘが立ち上がる。待機信号ｉｃｓｘの立ち上がりに応答して、リフレッシュコマンド判定回路２０はリフレッシュ信号ｒｅｆｚを立ち下げ、リフレッシュ状態が解除される。その後、状態遷移検出信号ａｔｄｐｚに応答して生成された活性化信号ａｃｔｐｚから、図９と同様にしてリード動作が行われる。
【００３８】
なお、ライト動作は、図６のコマンドデコード回路２１がライトコマンドｗｒｐｚをコマンド制御回路２３に出力し、コマンド制御回路２３が内部ライトコマンド信号ｗｒｐｘを出力する動作以外は、前述したリード動作と同様である。
【００３９】
図１４は、本発明の半導体記憶装置の全体構成例を示すブロック図である。図示する半導体装置は、アドレス端子５１、コマンド入力端子５２〜５４、データ入出力端子５５、端子５１〜５４にそれぞれ接続された入力バッファ５６〜５９、リフレッシュ動作を制御するリフレッシュ制御回路６０、入／出力バッファ６１、アドレスラッチ／でコード回路６２、制御回路６３、データ制御回路６４、メモリセルアレイ（コア）６５及びライトアンプ／センスバッファ回路６６を有する。
【００４０】
アドレスラッチ／デコード回路６２は、図５に示すアドレスラッチ回路２７、アドレスデコード回路２８及び冗長判定回路２９を含む構成である。制御回路６３は、図５に示す構成のうち、アドレスラッチ／デコード回路２７、アドレスデコード回路２８及び冗長判定回路２９を除く各部を具備する。メモリセルアレイ６５は、図７に示す構成を具備する。ライトアンプ／センスバッファ回路６６は、図７に示す内部データバスＤＢ、／ＤＢに接続されるライトアンプやセンスバッファを具備する。
【００４１】
アドレス端子５１及び入力バッファ５６を介して外部アドレスを受け取り、ロー系及びコラム系のデコードされたアドレスをメモリセルアレイ６５に出力する。外部からのコントロール信号／ＣＥ、／ＷＥ、／ＯＥはそれぞれ入力バッファ５７、５８、５９を介して制御回路６３に与えられる。リフレッシュ制御回路６０は、リフレッシュ要求信号ｓｒｔｚを生成して、制御回路６３のリフレッシュ／コマンド判定回路２０に出力する。データ制御回路６４は、制御回路６３の制御のもとでデータの入出力を制御する。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、リードデータの出力動作を高速にした半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置のリード動作を示すタイミング図である。
【図２】本発明の半導体記憶装置のリード動作を示すタイミング図である。
【図３】従来の半導体記憶装置のリード動作を示すタイミング図である。
【図４】本発明の半導体記憶装置のリード動作を示すタイミング図である。
【図５】本発明の一実施例による半導体記憶装置に設けられる状態遷移検出回路の一構成例を示す回路図である。
【図６】本発明の一実施例による半導体記憶装置の制御系を示すブロック図である。
【図７】コア回路の一構成例を示す回路図である。
【図８】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その１）である。
【図９】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その２）である。
【図１０】本発明の一実施例による半導体記憶装置の動作を示すタイミング図（その３）である。
【図１１】本発明の一実施例による半導体記憶装置の全体構成を示すブロック図である。
【符号の説明】
１、２、３ 検出回路
２０ リフレッシュ／コマンド判定回路
２１ コマンドデコード回路
２２ ＲＡＳ系動作制御回路
２３ コマンド制御回路
２４ ビット線制御回路
２５ ワード線制御回路
２６ センスアンプ制御回路
２７ アドレスラッチ回路
２８ アドレスデコーダ回路
２９ 冗長判定回路
３０ ブロック選択回路
３１ ワード線制御回路
３２ センスアンプ選択回路
４１ メモリセル
４２、４２ ビット線プリチャージ用のトランジスタ
４４ ビット線ショート用のトランジスタ
４６ センスアンプ
４５、４７ センスアンプを制御するトランジスタ
４８、４９ トランスファーゲートを構成するトランジスタ
Claims (7)
- セルフリフレッシュ機能を有する半導体記憶装置において、
出力イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力する検出回路と、
該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示する信号を生成する判定回路と
を有する特徴とする半導体記憶装置。 - セルフリフレッシュ機能を有する半導体記憶装置において、
ライト・イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力する検出回路と、
該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示する信号を生成する判定回路と
を有する特徴とする半導体記憶装置。 - セルフリフレッシュ機能を有する半導体記憶装置において、
チップ・イネーブル信号の立ち下がり変化、出力イネーブル信号の立ち上がり変化及びライト・イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力する検出回路と、
該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示する信号を生成する判定回路と
を有する特徴とする半導体記憶装置。 - 状態遷移検出信号に応答して、リード動作を開始することを特徴とする請求項１ないし３のいずれか一項記載の半導体記憶装置。
- リード動作が連続する場合、及びライト動作後にリード動作が行われる場合、前記検出回路はローレベルに保持されたチップ・イネーブル信号を受取ることを特徴とする請求項３記載の半導体記憶装置。
- 前記半導体記憶装置はスタティック型半導体記憶装置のインタフェースで動作することを特徴とする請求項１ないし５のいずれか一項記載の半導体記憶装置。
- セルフリフレッシュ機能を有する半導体記憶装置の制御方法において、
チップ・イネーブル信号の立ち下がり変化、出力イネーブル信号の立ち上がり変化及びライト・イネーブル信号の立ち上がり変化を検出して次の回路動作のトリガとする為の状態遷移検出信号を出力し、
該検出回路によって出力された状態遷移検出信号のタイミングと、内部で発生したリフレッシュ要求信号のタイミングとを比較して、タイミング的に早いリフレッシュ動作又は次の回路動作を指示することを特徴とする制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264358A JP4000242B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
| US09/929,357 US6545924B2 (en) | 2000-08-31 | 2001-08-15 | Semiconductor memory device |
| KR1020010052427A KR100663771B1 (ko) | 2000-08-31 | 2001-08-29 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000264358A JP4000242B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074943A JP2002074943A (ja) | 2002-03-15 |
| JP4000242B2 true JP4000242B2 (ja) | 2007-10-31 |
Family
ID=18751787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000264358A Expired - Fee Related JP4000242B2 (ja) | 2000-08-31 | 2000-08-31 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6545924B2 (ja) |
| JP (1) | JP4000242B2 (ja) |
| KR (1) | KR100663771B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3959341B2 (ja) * | 2002-02-18 | 2007-08-15 | 株式会社東芝 | 半導体集積回路装置 |
| KR100480797B1 (ko) * | 2002-07-26 | 2005-04-07 | 엘지.필립스 엘시디 주식회사 | 구리 몰리브덴막의 식각속도를 개선한 식각용액 및 그식각방법 |
| JP4188640B2 (ja) | 2002-08-08 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 |
| JP3998539B2 (ja) * | 2002-08-28 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
| US6735140B1 (en) * | 2002-12-19 | 2004-05-11 | Cypress Semiconductor Corporation | Method and system for performing memory operations of a memory device |
| KR100526461B1 (ko) * | 2004-03-26 | 2005-11-08 | 주식회사 하이닉스반도체 | 메모리장치의 어드레스 래치회로 |
| KR100620643B1 (ko) * | 2004-04-12 | 2006-09-13 | 주식회사 하이닉스반도체 | 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법 |
| KR100894099B1 (ko) * | 2007-06-27 | 2009-04-20 | 주식회사 하이닉스반도체 | 워드라인 블럭 선택 회로 |
| WO2009076511A2 (en) * | 2007-12-12 | 2009-06-18 | Zmos Technology, Inc. | Memory device with self-refresh operations |
| JP5205992B2 (ja) | 2008-01-30 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体メモリおよびメモリシステム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| US6075740A (en) * | 1998-10-27 | 2000-06-13 | Monolithic System Technology, Inc. | Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices |
| JP4339995B2 (ja) * | 1999-11-16 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置 |
| JP3778417B2 (ja) * | 2000-02-29 | 2006-05-24 | 富士通株式会社 | 半導体記憶装置 |
| US6275437B1 (en) * | 2000-06-30 | 2001-08-14 | Samsung Electronics Co., Ltd. | Refresh-type memory with zero write recovery time and no maximum cycle time |
| KR100367690B1 (ko) * | 2000-12-04 | 2003-01-14 | (주)실리콘세븐 | 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법 |
-
2000
- 2000-08-31 JP JP2000264358A patent/JP4000242B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-15 US US09/929,357 patent/US6545924B2/en not_active Expired - Lifetime
- 2001-08-29 KR KR1020010052427A patent/KR100663771B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20020024865A1 (en) | 2002-02-28 |
| US6545924B2 (en) | 2003-04-08 |
| JP2002074943A (ja) | 2002-03-15 |
| KR100663771B1 (ko) | 2007-01-03 |
| KR20020018099A (ko) | 2002-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7310284B2 (en) | Page access circuit of semiconductor memory device | |
| US7710809B2 (en) | Self refresh operation of semiconductor memory device | |
| US6426915B2 (en) | Fast cycle RAM and data readout method therefor | |
| JP2004134026A (ja) | 半導体記憶装置及びその制御方法 | |
| JP4808070B2 (ja) | 半導体メモリおよび半導体メモリの動作方法 | |
| KR20030019209A (ko) | 반도체 메모리 | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| EP0355828B1 (en) | A control circuit for a semiconductor memory device and semiconductor memory system | |
| JP4000242B2 (ja) | 半導体記憶装置 | |
| JP3778417B2 (ja) | 半導体記憶装置 | |
| US6731559B2 (en) | Synchronous semiconductor memory device | |
| JP2002352577A (ja) | 半導体記憶装置 | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| US5150329A (en) | Dynamic memory with a refresh control circuit | |
| JP2006351066A (ja) | 半導体メモリ | |
| JP4280239B2 (ja) | 半導体記憶装置 | |
| JP4209064B2 (ja) | 半導体記憶装置 | |
| JP2001266570A (ja) | 同期型半導体記憶装置 | |
| JP4386657B2 (ja) | 半導体記憶装置 | |
| US7545687B2 (en) | Semiconductor memory device | |
| JP4143515B2 (ja) | 半導体記憶装置 | |
| JPH11306753A (ja) | 半導体記憶装置 | |
| JPH06259959A (ja) | 半導体記憶装置 | |
| KR20030033508A (ko) | 스토리지 커패시터를 포함하는 셀을 가지는 에스램 및 그라이트데이타 입력방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070813 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |