JP4280239B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特にメモリ内部で常時セルフリフレッシュ動作をするＤＲＡＭ型の半導体記憶装置に関する。

近年、インターネットとの連携などにより、携帯電話などの小型の移動端末で扱うデータ量が多くなるに伴い、大容量のメモリが必要になりつつある。現在、携帯電話には消費電力の少ないＳＲＡＭが使われている。しかし、ＳＲＡＭは集積度が低く容量を大きくするとコストが大幅に増えてしまうという問題点がある。これに対して、ＤＲＡＭは低コストで大容量のメモリが作れる。しかし、ＤＲＡＭとＳＲＡＭではコマンド体系が異なるため、単純にＳＲＡＭをＤＲＡＭに置き換えることができない。この場合、大きな問題の１つがリフレッシュの制御方法である。ＤＲＡＭでは、定期的にリフレッシュを行わないとメモリセルのデータが消えてしまう。ＤＲＡＭ外部のコントローラからリフレッシュのための命令をＤＲＡＭに供給することで定期的なリフレッシュ動作が可能である。しかしならが、この構成はコントローラに相当の負担を与える。

従って、ＤＲＡＭ自身が内部で定期的にリフレッシュ（セルフリフレッシュ）を行うことが必要となる。ＤＲＡＭが非同期型の場合、つまりクロック同期でないＤＲＡＭの場合、内部で発生したリフレッシュ要求信号と外部から入力されるアクティブ動作（例えば、データの読出しや書込み動作）の要求とが衝突する可能性がある。

図１は、従来のＤＲＡＭのコア周辺回路の一部を示すブロック図である。また、図２は図１に示す構成の動作タイミング図である。

図１において、ＤＲＡＭはフィルタ１０、コマンド制御回路１１、リフレッシュ（ＲＥＦ）制御回路１２、リフレッシュ−アクティブ（ＲＥＦ−ＡＣＴ）比較回路１３及びコア制御回路１４を有する。ＲＥＦ制御回路１２は、リフレッシュ（ＲＥＦ）要求信号ｒｅｆｐｚをＲＥＦ−ＡＣＴ比較回路１３及びコア制御回路１４に定期的に出力する。外部からの読出し又は書込みコマンドは、フィルタ１０を介してコマンド制御回路１１に与えられる。読出し又は書込みコマンドは、チップ・イネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥの制御信号の組み合わせで定義される。フィルタ１０は、非同期型（外部クロックに同期していない）のＤＲＡＭがノイズ等で誤動作しないように、コマンド信号／ＣＥ、／ＷＥ、／ＣＥやアドレスをフィルタする。コマンド制御回路１１はフィルタ１０を介して受け取ったコマンドをデコードして、アクティブ（ＡＣＴ）要求信号（コアの活性化を要求する信号）ａｃｔｐｚをＲＥＦ−ＡＣＴ比較回路１３及びコア制御回路１４に出力する。

ＲＥＦ−ＡＣＴ比較回路１３は、ＡＣＴ要求信号ａｃｔｐｚとＲＥＦ要求信号ｒｅｆｐｚのうち先に入力された動作を選択し、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをコア制御回路１４に出力する。リフレッシュ動作が選択された場合には、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚはＨ（ハイ）レベルであり（図２（ｂ））、ＡＣＴ要求信号が選択された場合にはＬ（ロー）レベルである（図２（ａ））。コア制御回路１４は、ＡＣＴ要求信号ａｃｔｐｚかＲＥＦ要求信号ｒｅｆｐｚを受け取ると、図示しないコアを動作させる。コア動作中は、コア制御回路１４はビジー信号ｂｕｓｙｚをＲＥＦ−ＡＣＴ比較回路１３に出力して、ＲＥＦ−ＡＣＴ選択信号が切り替わらないようにする。アクティブ動作中（読出し又は書込み動作中）にＲＥＦ要求信号ｒｅｆｐｚが入力された場合、及びリフレッシュ動作中にＡＣＴ要求信号ａｃｔｐｚが入力された場合には、後に入力された動作を待たせておき、前の動作が終了したら、つまりビジー信号ｂｕｓｙｚがＬになったら、待たせておいた動作を行う。

図３は、ＲＥＦ−ＡＣＴ比較回路１３の構成例を示す回路図である。ＲＥＦ−ＡＣＴ比較回路１３は、インバータ１５、１６、ＮＡＮＤゲート１７、１８、トランスファースイッチ１９、ラッチ２０及びインバータ２１を具備する。ＮＡＮＤゲート１７と１８は、フリップフロップを構成する。ＡＣＴ要求信号ａｃｔｐｚが入力されると、ＮＡＮＤゲート１７の出力ｎ１とＮＡＮＤゲート１８の出力ｎ２はいずれもＨになる。他方、ＲＥＦ要求信号ｒｅｆｐｚが入力されると、ｎ１はＨでｎ２はＬになる。コア制御回路１４からのビジー信号ｂｕｓｙｚがＬの時は、トランスファースイッチ１９はＯＮ状態なので、ｎ１＝ｎ３（スイッチ１９の出力）＝ｒｅｆｚとなる。他方、ビジー信号ｂｕｓｙｚがＨの時は、トランスファースイッチ１９はＯＦＦ状態なので、インバータ２１の出力ｒｅｆｚは変化しない。

図４は、コア制御回路１４の一構成例を示す回路図である。コア制御回路１４は、インバータ２２、２７、２８、２９、及びＮＡＮＤゲート２３、２４、２５、２６、３０、３１、３２、３３、３４を有する。インバータ２３と２４、３０と３１でそれぞれフリップフロップＦＦ１、ＦＦ２が構成されている。ＮＡＮＤゲート３４の出力であるコア制御信号ｏｕｔは、図示しないコアを制御する部分に出力される。コア制御信号ｏｕｔがＨとなるとコアの制御が開始され、ビジー信号ｂｕｓｙｚをＨにする。ＮＡＮＤゲート２６と３２は、このビジー信号ｂｕｓｙｚを受ける。ＡＣＴ要求信号ａｃｔｐｚ及びＲＥＦ要求信号ｒｅｆｐｚが入力されると、フリップフロップＦＦ２、ＦＦ１の出力ｎ２、ｎ１がＨになる。また、ビジー信号ｂｕｓｙｚがＬの時は、コア制御信号ｏｕｔはＨになる。ビジー信号ｂｕｓｙｚがＨの時は、コア制御信号ｏｕｔはＬである。

アクティブ動作が開始されると（ｂｕｓｙｚ＝Ｈ、ｒｅｆｚ＝Ｌ）、フリップフロップＦＦ２がリセットされｎ２＝Ｌとなる。リフレッシュ動作が開始されると（ｂｕｓｙｚ＝Ｈ，ｒｅｆｚ＝Ｈ）、フリップフロップＦＦ１がリセットされｎ１＝Ｌになる。リフレッシュ動作中にＡＣＴ要求コマンドａｃｔｐｚが入力されると、ｎ２＝Ｈの状態でリフレッシュ動作が終わるのを待つ。リフレッシュ動作が終わりビジー信号ｂｕｓｙｚがＬになると、ノードｎ２のＨレベルがコア制御信号ｏｕｔとなり、アクティブ動作が開始される。アクティブ動作中にリフレッシュ要求信号ｒｅｆｐｚが入力された場合も同様である。

上記の制御を行った場合のアクセス時間は、ＲＥＦ要求信号ｒｅｆｐｚが入力した直後にＡＣＴ要求信号が出力された場合が最も長く、データ出力までに最も時間を要する。この場合のタイミング図を図５に示す。図５に示す場合のアクセス時間は、アクセス命令が入力されてから（／ＣＥがＬになってから）、ＡＣＴ要求信号ａｃｔｐｚが出力されるまでの時間、リフレッシュ動作の時間、及びＡＣＴ要求信号ａｃｔｐｚからデータが出力されるまでの時間を足した値になる。

非同期型（外部クロックに同期しない）のＤＲＡＭでは、前述したように、／ＣＥ、／ＷＥ、／ＯＥの制御信号やアドレスにノイズが乗っても誤動作しないようにフィルタ１０が設けられており、フィルタ１０を通った後の信号を使って回路を動かしている。ＡＣＴ要求信号ａｃｔｐｚもフィルタ１０を通った後の信号を使って生成される。１ｎｓのノイズをなくすためには、少なくとも１ｎｓは信号を遅延させなければならないため、幅の広いノイズを除去するためにはフィルタ１０での遅延が大きくなり、コマンド入力後データが出力されるまでのアクセス時間が長くなってしまうという問題点がある。

従って、本発明は上記問題点を解決し、アクセス時間が短い半導体記憶装置を提供することを目的とする。

請求項１に記載の発明は、セルフリフレッシュ機能を有する半導体記憶装置において、コマンドまたはアドレスを構成する信号の変化を検出して検出信号を出力する検出回路（後述する遷移検出回路４１に相当する）と、テストモードにおいて、前記検出信号に応答してセルフリフレッシュを要求するリフレッシュ要求信号を生成するリフレッシュ制御回路（後述するＲＥＦ制御回路７２に相当する）と、前記リフレッシュ要求信号に基づくセルフリフレッシュ動作が終了したことに応答して、前記コマンドまたはアドレスを構成する信号に対応するアクセスを指示するコア制御回路と、を有することを特徴とする半導体記憶装置である。外部からリフレッシュ要求信号の生成を指示することができるので、アクセス時間の特定が容易となる。コマンドまたはアドレスを構成する信号の変化から実際にデータが出力されるまでの時間がアクセス時間になる。

請求項１に記載の発明においては更に、前記リフレッシュ制御回路は、テストモード時には前記検出信号をリフレッシュ要求信号として出力し、通常動作時には内部で発生する内部リフレッシュ要求信号をリフレッシュ要求信号として出力することを特徴とする。テストモードの時には検出信号がリフレッシュ要求信号として出力されるので、直ちにリフレッシュ動作を実行することができる。

請求項２に記載の発明は、前記半導体記憶装置は更に、通常動作時において、前記検出信号の発生と前記リフレッシュ要求信号の発生との何れが早いかを比較して、回路動作を選択する信号を生成する比較回路を有することを特徴とする請求項１記載の半導体記憶装置である。後述する付記１に記載の発明と同様の作用効果を呈する。

請求項３に記載の発明は、通常動作時に、前記検出信号が出力されてから、前記コマンドまたはアドレスを構成する信号がデコード処理されるまでの間は、前記コア制御回路が前記内部リフレッシュ要求信号に基づくセルフリフレッシュ動作を実行しないようにする信号を生成する回路（後述するパルス幅拡張回路７４に相当する）を有することを特徴とする請求項１または２記載の半導体記憶装置である。通常動作時に、確実に外部からの回路動作の指示を実行するためである。

以上説明したように、本発明によれば、アクセス時間が短い半導体記憶装置を提供することができる。

本発明の原理を図６を参照して説明する。図６は、図５に対応する本発明の半導体記憶装置の動作例を示す図である。本発明では新たに、遷移検出信号ｓｔｄｐｚを用いている。遷移検出信号ｓｔｄｐｚは、図１のフィルタ１０に入る信号が遷移したことが検出された場合に生成されるものである。図１を参照して説明したように、フィルタ１０には制御信号／ＣＥ、／ＷＥ及び／ＯＥとアドレス信号が入力される。例えば、遷移検出信号ｓｔｄｐｚは、制御信号とアドレス信号のいずれかが変化したことを検出して、入力信号が遷移したことを検出する。図６の例では、チップ・イネーブル信号／ＣＥがＨからＬに変化した場合である。

この遷移検出信号ｓｔｄｐｚとＲＥＦ要求信号ｒｅｐｆｚとを比較して、いずれか早い方の動作を選択する。図６の例では、ＲＥＦ要求信号ｒｅｆｐｚのほうが遷移検出信号ｓｔｄｐｚよりも僅かに先行している。従って、リフレッシュ動作が選択され、リフレッシュ動作終了後、アクティブ動作が開始される。図５と図６のアクセス時間を比較すると明らかなうに、本発明の半導体記憶装置はアクセス時間が短く高速である。ＡＣＴ要求信号ａｃｔｐｚは、フィルタ１０を通ってコマンド制御回路１１が出力する信号である。つまり、本発明の半導体記憶装置の方がフィルタ１０を通らない分だけデータ出力が速くなっている。

前述したように、アクセス時間は、アクセス命令がフィルタ１０に与えられてから遷移検出信号ｓｔｄｐｚが出力されるまでの時間、リフレッシュ動作の時間及びＡＣＴ要求信号ａｃｔｐｚからデータが出力されるまでの時間を足した値になる。図５と図６を比較すると、遷移検出信号ｓｔｄｐｚが出力されてからＡＣＴ要求信号が出力される時間（フィルタ１０による信号の遅延時間）だけ、データ出力が速くなっていることがわかる。

図７は、本発明の半導体記憶装置の一実施の形態を示すブロック図である。図７中、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図示する半導体記憶装置は、フィルタ１０、コマンド制御回路１１、ＲＥＦ制御回路１２、遷移検出回路４１、パルス幅拡張回路４２、ＲＥＦ−ＡＣＴ比較回路４３及びコア制御回路４４を有する。本発明で新たに設けたものは、遷移検出回路４１とパルス幅拡張回路４２である。また、ＲＥＦ−ＡＣＴ比較回路４３及びコア制御回路４４は、図１に示すＲＥＦ−ＡＣＴ比較回路１３及びコア制御回路１４と異なる回路構成である。

遷移検出回路４１は、図６の遷移検出信号ｓｔｄｐｚを生成する。検出する対象となる信号は、フィルタ１０の入力信号、つまり、チップ・イネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥの制御信号と、アドレス信号である。遷移検出回路４１は、制御信号とアドレス信号の所定のビットが遷移したこと（例えば、／ＣＥ、／ＷＥ、／ＯＥのいずれかの立ち下がり及びアドレス信号の立ち上がりと立ち下がりの両方）を検出すると、遷移検出信号ｓｔｄｐｚを出力する。遷移検出信号ｓｔｄｐｚは、ＲＥＦ−ＡＣＴ比較回路４４及びパルス幅拡張回路４２に出力される。ＲＥＦ−ＡＣＴ比較回路４３は、遷移検出信号ｓｔｄｐｚとＲＥＦ要求信号ｒｅｆｐｚとを比較して、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをコア制御回路４４に出力する。遷移検出信号ｓｔｄｐｚがＲＥＦ要求信号ｒｅｆｐｚよりも早いタイミングの場合には、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚはＨであり、遅いタイミングの場合にはＬである。ＡＣＴ要求信号ａｃｔｐｚは、ノイズによる誤動作を防ぐために、図１に示す構成と同様にフィルタ１０を通した後の信号から生成される。

図８は、図７の動作タイミング図である。図８では、ＲＥＦ要求信号ｒｅｆｐｚが生成された後にＡＣＴ要求信号ａｃｔｐｚが生成されている場合の例で、遷移検出回路４１が生成する遷移検出信号ｓｔｄｐｚはＲＥＦ要求信号ｒｅｆｚよりも先行している。従って、ＲＥＦ−ＡＣＴ比較回路４３はＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをＬにしてアクティブ動作を選択し、その後にＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをＨにしてリフレッシュ動作を選択する。図８のような場合、図１に示す構成では先にリフレッシュ動作が行われ、次にアクティブ動作が行われる。

ＲＥＦ−ＡＣＴ比較回路４３の入力をＡＣＴ要求信号ａｃｔｐｚから遷移検出信号ｓｔｄｐｚに変えただけでは、遷移検出信号ｓｔｄｐｚが出力されてからＡＣＴ要求信号ａｃｔｐｚが出力される間にＲＥＦ要求信号が出力されると、リフレッシュ動作が選択されてしまう。このため、遷移検出信号ｓｔｄｐｚが出力されてから、ビジー信号ｂｕｓｙｚがＨになるまでの間、リフレッシュ動作を止めておくことが必要である。この動作を、遷移検出信号ｓｔｄｐｚのパルス幅を拡張した信号ｓｔｄｐｗｚで行う。パルス幅拡張回路４２は、遷移検出信号ｓｔｄｐｚのパルス幅を拡張した信号ｓｔｄｐｗｚを生成する。

ＲＥＦ−ＡＣＴ比較回路４３は、パルス幅拡張回路４２からのパルス幅拡張信号ｓｔｄｐｗｚを受け取り、この信号がＯＮ（Ｈ）の期間はＲＥＦ要求信号ｒｅｆｐｚを受け付けない(無効にする)ようにする。パルス幅拡張信号ｓｔｄｐｗｚはコア制御回路４４にも出力される。これにより、コア制御回路４４がアクティブ動作を終了するまでリフレッシュ動作を行うことができない。

図９は、遷移検出回路４１の一構成例を示す回路図である。図示する遷移検出回路４１は、インバータ５０、５１、ディレイ素子５２、ＮＡＮＤゲート５３及びインバータ５４で構成される検出回路を有する。この構成の検出回路は、制御信号／ＣＥ、／ＷＥ及び／ＯＥの各々に設けられている。図９では、図面を簡素化するために、制御信号／ＣＥ、／ＷＥ及び／ＯＥが共通に与えられるように図示してある。また、遷移検出回路４１は、インバータ５５、５６、ディレイ素子５７、及びＮＡＮＤゲート５８で構成される検出回路を有する。同様に、インバータ５９、ディレイ素子６０、及びＮＡＮＤゲート６１で検出回路が構成されている。この構成の検出回路は、アドレス信号の各ビット毎に設けられている。図９では、１ビット分の構成を示している。

例えば、チップ・イネーブル信号／ＣＥがＨからＬに変化すると、インバータ５０の出力はＬからＨに変化し、これをＮＡＮＤゲート５３が受け取る。また、ディレイ素子５２の出力は始めはＨであり、インバータ５０の出力がＨに変化した後ディレイ素子の遅延時間経過後にＬになる。このため、ＮＡＮＤゲート５３の出力はチップ・イネーブル信号／ＣＥがＨからＬに変化するとともにＨからＬに変化し、ディレイ素子５２の遅延時間経過後のＨに戻る。遷移検出信号ｓｔｄｐｚはこれを反転した信号になる。つまり、チップ・イネーブル信号／ＣＥがＨからＬに変化することで、遷移検出信号ｓｔｄｐｚにＨレベルのパルス信号が発生する。

図１０は、ＲＥＦ−ＡＣＴ比較回路４３の一構成例の回路図である。図１０中、図３と同一の構成要素と同一のものには同一の参照番号を付けてある。図１０に示すＲＥＦ−ＡＣＴ比較回路４３は、図３に示す回路にＮＯＲゲート６５を付加したものである。ＮＯＲゲート６５は、ビジー信号ｂｕｓｙｚとパルス幅拡張信号ｓｔｄｐｗｚとのＮＯＲ論理を演算し、トランスファースイッチ１９を制御する。ビジー信号ｂｕｓｙｚとパルス幅拡張信号ｓｔｄｐｗｚのいずれか一方がＨにある時は、トランスファースイッチ１９はＯＦＦ状態にある。よって、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚは保持される。つまり、遷移検出信号ｓｔｄｐｚが検出されてからビジー信号ｂｕｓｙｚがＨになるまでの期間及びビジー期間は、リフレッシュ動作の要求を受け付けない。

図１１は、コア制御回路４４の一構成例の回路図である。図１１中、図４に示す構成要素と同一のものには同一の参照番号を付けてある。図１１に示すコア選択回路４４は、図４に示す回路構成にインバータ６６を設けると共に、図４に示すＮＡＮＤゲート２５を３入力のＮＡＮＤゲート６７に置き換えたものである。パルス幅拡張信号ｓｔｄｐｗｚがＨの期間はＮＡＮＤゲート６７は閉じている。よって、ＲＥＦ要求信号ｒｅｆｐｚが入力されても、ＮＡＮＤゲート３４の出力ｏｕｔは切り替わらない。つまり、遷移検出信号ｓｔｄｐｚが出力されてからアクティブ動作が終了するまでは、リフレッシュ動作は行われない。

次に、本発明の半導体記憶装置の第２の実施の形態について説明する。図１２は、本発明の半導体記憶装置の第２の実施の形態を示すブロック図である。図１２中、図７に示す構成要素と同一のものには同一の参照番号を付けてある。また、図１３は、図１２に示す半導体記憶装置の動作タイミング図である。

本発明の第２の実施の形態は、次の点を考慮したものである。ＲＥＦ制御回路１２がＲＥＦ要求信号ｒｅｆｐｚを生成するタイミングは、外部からは判断できない。つまり、読出しコマンドや書込みコマンドを半導体記憶装置に与えた場合に、リフレッシュ動作が行われていない時にはそのままアクティブ動作が行われるが、リフレッシュ動作とアクティブ動作がタイミング的に重なった場合には、リフレッシュ動作が先に行われ、その動作が完了した後にアクティブ動作が行われる。よって、アクセス時間は一定ではなく変動し、例えば図５に示すように、リフレッシュ動作とアクティブ動作が重なったときがアクセス時間が最も長い。半導体記憶装置を評価するためには、最長のアクセス時間を知る必要がある。しかしながら、図５に示すようなタイミング条件を外部から知ることはできないので、最長のアクセス時間を知ることができない。第２の実施の形態は、前述した第１の実施の形態にテスト信号を与えて半導体記憶装置をテストモードとし、アクティブ動作の要求を外部から与えると、最初に必ずリフレッシュ動作を実行し、その後にアクティブ動作を実行するように構成したものである。

図１２及び図１３において、テスト信号ｔｅｓｚが外部からＲＥＦ制御回路７２及びパルス幅拡張回路７４に与えられる。ＲＥＦ制御回路７２はテスト信号ｔｅｓｚが与えられた状態で、遷移検出回路４１が出力する遷移検出信号ｓｔｄｐｚがＨになると、ＲＥＦ要求信号ｒｅｆｐｚを出力する。これを受けたＲＥＦ−ＡＣＴ比較回路７３は、ＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをＨにしてコア制御回路４４にリフレッシュ動作の選択を指示する。リフレッシュ動作終了後のビジー信号ｂｕｓｙｚの立ち下がりに応答して、ＲＥＦ−ＡＣＴ比較回路７３はＲＥＦ−ＡＣＴ選択信号をＬに設定し、コア制御回路４４はＡＣＴ要求信号ａｃｔｐｚに応答した動作をコアに指示する。

このように、テストモードで遷移検出信号ｓｔｄｐｚが検出されると直ちにリフレッシュ動作が実行され、その後にアクティブ動作が実行されるので、図６に示すアクセス時間（／ＣＥが立ち下がってからデータ出力までの時間）を容易に測定することができる。

図１４は、ＲＥＦ制御回路７２の一構成例の回路図である。ＲＥＦ制御回路７２は、制御回路７６、ＮＡＮＤゲート７７、７８、７９及びインバータ８０を具備する。制御回路７６は内部リフレッシュ要求信号ｓｒｔｚを生成し、これをＮＡＮＤゲート７８に出力する。図１や図７に示すリフレッシュ要求信号ｒｅｆｐｚは、内部リフレッシュ要求信号ｓｒｔｚそのものである。テストモードでない時には、テスト信号ｔｅｓｚがＬレベルにあるので、内部リフレッシュ要求信号ｓｒｔｚがリフレッシュ要求信号ｒｅｆｐｚになる。テストモードの時は、テスト信号ｔｅｓｚがＨの状態にあり、遷移検出信号ｓｔｄｐｚを受けると直ちにリフレッシュ要求信号ｒｅｆｐｚがＨになる。

図１５は、パルス幅拡張回路７４の一構成例の回路図である。パルス幅拡張回路７４は、パルス幅拡張部８０、インバータ８１、８２及びＮＡＮＤゲート８３から構成される。パルス幅拡張部８０は、図７に示すパルス幅拡張回路４２に相当する。テストモード時はリフレッシュ動作を先に行うため、遷移検出信号ｓｔｄｐｚはパルス幅拡張部８０に与えられない。テストモードでない場合には、遷移検出信号ｓｔｄｐｚはＮＡＮＤゲート８３及びインバータ８２を介して、パルス幅拡張部８０に与えられる。

図１６は、ＲＥＦ−ＡＣＴ比較回路７３の一構成例の回路図である。図１６中、図１０と同一の構成要素には同一の参照番号を付けてある。図１６の回路は、図１０のインバータ１６に代えてＮＡＮＤゲート８４を設けたものである。ＮＡＮＤゲート８４には、ビジー信号ｂｕｓｙｚとＲＥＦ−ＡＣＴ要求信号ｒｅｆｚが与えられる。図１０の構成では、遷移検出信号ｓｔｄｐｚでフリップフロップ（ＮＡＮＤゲート１７と１８で構成される）をリセットしてアクティブ動作時にＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをＬとなるようにしている。テストモード時は、ＲＥＦ要求信号ｒｅｆｐｚよりも先に遷移検出信号ｓｔｄｐｚが出力されるため、リフレッシュ動作後に遷移検出信号ｓｔｄｐｚを使ってＲＥＦ−ＡＣＴ選択信号ｒｅｆｚをＬにすることができない。この点を考慮して、図１６の回路はリフレッシュ動作に入ったらフリップフロップをセットする構成となっている。

図１７は、本発明の半導体記憶装置の全体構成例を示すブロック図である。図示する半導体装置は、アドレス端子１７１、コマンド入力端子１７２〜１７４、データ入出力端子１７５、端子１７１〜１７４にそれぞれ接続された入力バッファ１７６〜１７９、リフレッシュ動作を制御するリフレッシュ制御回路１８０、入力バッファ／出力バッファ１８１、アドレスレジスタ１８２、制御回路１８３、データ制御回路１８４、メモリセルアレイ（コア）１８５及びライトアンプ／センスバッファ１８６を有する。リフレッシュ制御回路１８０は、図７のＲＥＦ制御回路１２及び図１２のＲＥＦ制御回路７２に相当する。アドレス端子１７１及び入力バッファ１７６を介して外部アドレスを受け取り、ロー系及びコラム系のデコードされたアドレスをメモリセルアレイ１８５に出力する。信号／ＣＥ、／ＷＥ、／ＯＥはそれぞれ入力バッファ１７７、１７８、１７９を介して制御回路１８３に与えられる。データ入出力回路１８４は、制御回路１８３の制御のもとでデータの入出力を制御する。

なお、以上の説明に関して更に以下の付記を開示する。付記１に記載の発明は、セルフリフレッシュ機能を有する半導体記憶装置において、所定の入力信号（上述した制御信号やアドレス信号）の変化を検出して検出信号を出力する検出回路（上述した遷移検出回路４１に相当する）と、該検出信号と内部で発生したリフレッシュ要求信号とを比較して、回路動作を指示する信号を生成する比較回路（上述したＲＥＦ−ＡＣＴ比較回路４３や７２に相当する）とを有する特徴とする半導体記憶装置である。所定の入力信号の変化を検出することは、外部から回路動作に関する何らかの指示があったことを検出することを意味している。この指示の内容を特定するには、雑音除去処理やデコードなどの処理が必要であり時間を要する。この雑音除去処理などの処理を待たずに、所定の入力信号の変化を検出することで検出信号を生成し、これをリフレッシュ要求信号と比較する。よって、速やかに行なうべき回路動作を選択することができ、アクセス時間が短くなる。

付記２に記載の発明は、前記検出信号が出力されてから、前記所定の入力信号が内部で処理されるまでの間は、前記内部で発生したリフレッシュ要求信号を無効にするための信号を生成する回路（上述したパルス幅拡張回路４２や７４に相当する）を有することを特徴とする付記１記載の半導体記憶装置である。外部から指示された回路動作を実行中に、内部で発生したリフレッシュ要求信号によりリフレッシュ動作が行われてしまうことを防止する。

付記３に記載の発明は、前記検出回路は、半導体記憶装置内部のフィルタで処理される前の前記入力信号の変化を検出して検出信号を出力することを特徴とする付記１又は２記載の半導体記憶装置である。フィルタで処理される前の入力信号の変化を検出するので、直ちに入力信号の変化を検出することができ、選択すべき回路動作を決定できる。

付記４に記載の発明は、前記比較回路が出力する信号は、該比較回路に先に入力した信号で指示される回路動作を選択する信号であることを特徴とする付記１又は２記載の半導体記憶装置である。比較回路の構成をより具体的に特性したものである。

付記５に記載の発明は、前記所定の入力信号は、コマンドを構成する信号（上述した／ＣＥ、／ＷＥ、／ＯＥなどに相当する）を含むことを特徴とする付記１又は２記載の半導体記憶装置である。遷移を検出すべき入力信号の具体例を規定したものである。

付記６に記載の発明は、前記所定の入力信号は、アドレスを構成する信号を含むことを特徴とする付記１又は２記載の半導体記憶装置である。遷移を検出すべき入力信号の具体例を規定したものである。

付記７に記載の発明は、セルフリフレッシュ機能を有する半導体記憶装置において、コマンドまたはアドレスを構成する信号の変化を検出して検出信号を出力する検出回路（上述した遷移検出回路４１に相当する）と、テストモードにおいて、前記検出信号に応答してセルフリフレッシュを要求するリフレッシュ要求信号を生成するリフレッシュ制御回路（上述したＲＥＦ制御回路７２に相当する）とを有する特徴とする半導体記憶装置である。外部からリフレッシュ要求信号の生成を指示することができるので、アクセス時間の特定が容易となる。コマンドまたはアドレスを構成する信号の変化から実際にデータが出力されるまでの時間がアクセス時間になる。

付記８に記載の発明は、前記半導体記憶装置は更に、前記検出信号と前記リフレッシュ要求信号とを比較して、回路動作を指示する信号を生成する比較回路を有することを特徴とする付記７記載の半導体記憶装置である。付記１に記載の発明と同様の作用効果を呈する。

付記９に記載の発明は、前記リフレッシュ制御回路は、テストモードの時には前記検出信号をリフレッシュ要求信号として出力し、テストモードでない時には内部で発生するリフレッシュを要求する信号をリフレッシュ要求信号として出力することを特徴とする付記７記載の半導体記憶装置である。テストモードの時には検出信号がリフレッシュ要求信号として出力されるので、直ちにリフレッシュ動作を実行することができる。

付記１０に記載の発明は、テストモードでない時には、前記検出信号が出力されてから、前記所定の入力信号が内部で処理されるまでの間は、前記内部で発生したリフレッシュ要求信号を無効にするための信号を生成する回路（上述したパルス幅拡張回路７４に相当する）を有することを特徴とする付記７記載の半導体記憶装置である。テストモードでない時に、確実に外部からの回路動作の指示を実行するためである。

従来のＤＲＡＭのコア周辺回路の一部を示すブロック図である。 図２は図１に示す構成の動作タイミング図である。 図１に示すＲＥＦ−ＡＣＴ選択回路の回路図である。 図１に示すＲＥＦ−ＡＣＴ比較回路の回路図である。 最長のアクセス時間を説明するためのタイミング図である。 本発明の原理を説明するためのタイミング図である。 本発明の第１の実施の形態を示すブロック図である。 図７に示す半導体記憶装置の動作を示すタイミング図である。 図７に示す遷移検出回路の一構成例の回路図である。 図７に示すＲＥＦ−ＡＣＴ比較回路の一構成例の回路図である。 図７に示すコア制御回路の一構成例の回路図である。 本発明の第２の実施の形態を示すブロック図である。 図１２に示す半導体記憶装置の動作を示すタイミング図である。 図１２に示すＲＥＦ制御回路の一構成例の回路図である。 図１２に示すパルス幅拡張回路７４の一構成例を示す回路図である。 図１２に示すＲＥＦ−ＡＣＴ比較回路７３の一構成例を示す回路図である。 本発明の半導体記憶装置の全体構成を示すブロック図である。

符号の説明

１０ フィルタ
１１ コマンド制御回路
１２ ＲＥＦ(リフレッシュ)制御回路
１３ ＲＥＦ−ＡＣＴ(アクティブ)比較回路
１４ コア制御回路
４２ パルス幅拡張回路
４３ ＲＥＦ−ＡＣＴ比較回路
４４ コア制御回路
７２ ＲＥＦ制御回路
７３ ＲＥＦ−ＡＣＴ比較回路
７４ パルス幅拡張回路

Claims (4)

1. セルフリフレッシュ機能を有する半導体記憶装置において、
   コマンドまたはアドレスを構成する信号の変化を検出して検出信号を出力する検出回路と、
   セルフリフレッシュを要求するリフレッシュ要求信号を生成するリフレッシュ制御回路であり、
   アクセス時間を試験するテストモード時には、前記検出信号をリフレッシュ要求信号として出力し、
   通常動作時には、内部で発生する内部リフレッシュ要求信号をリフレッシュ要求信号として出力する
   リフレッシュ制御回路と、
   前記コマンドまたはアドレスを構成する信号をデコード処理して、前記コマンドまたはアドレスを構成する信号に対応するアクセスを要求するアクティブ要求信号を出力するコマンド制御回路と、
   前記リフレッシュ要求信号に基づくセルフリフレッシュ動作が終了したことに応答して、前記アクティブ要求信号に基づくアクセスを指示するコア制御回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記半導体記憶装置は更に、
   通常動作時において、前記検出信号の発生と前記内部リフレッシュ要求信号の発生との何れが早いかを比較して、回路動作を選択する信号を生成する比較回路を有すること
   を特徴とする請求項１記載の半導体記憶装置。
3. 通常動作時に、前記検出信号が出力されてから、前記コマンドまたはアドレスを構成する信号がデコード処理されるまでの間は、前記コア制御回路が前記内部リフレッシュ要求信号に基づくセルフリフレッシュ動作を実行しないようにする信号を生成する回路を有すること
   を特徴とする請求項１または２記載の半導体記憶装置。
4. 前記コア制御回路は、前記セルフリフレッシュ動作が終了したことを示すビジー信号を前記比較回路に出力し、
   前記比較回路は、前記ビジー信号に基づいて、前記アクセスを選択する信号を前記コア制御回路に出力すること
   を特徴とする請求項２または３記載の半導体記憶装置。

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