WO2014129438A1

WO2014129438A1 - 半導体装置

Info

Publication number: WO2014129438A1
Application number: PCT/JP2014/053713
Authority: WO
Inventors: 松井　義徳
Original assignee: ピーエスフォールクスコエスエイアールエル
Priority date: 2013-02-25
Filing date: 2014-02-18
Publication date: 2014-08-28
Also published as: US20150380069A1; US9520169B2; KR20150122654A; TWI559316B; TW201503144A

Abstract

【課題】内部クロック信号の生成によって生じる消費電流を削減する。【解決手段】チップセレクト信号ＣＳ＿ｎの活性化に応答して内部クロック信号ＰＣＬＫＡＲの生成を開始するクロック信号バッファ回路９０と、内部クロック信号ＰＣＬＫＡＲに同期して動作する内部回路７０，１００，１１０，１２０を備える。クロック信号バッファ回路９０は、コマンド信号ＣＡ０～ＣＡ９がリードコマンドを示している場合には第２のタイミングで内部クロック信号ＰＣＬＫＡＲの生成を停止し、コマンド信号ＣＡ０～ＣＡ９がアクティブコマンドを示している場合には第２のタイミングよりも早い第１のタイミングで内部クロック信号ＰＣＬＫＡＲの生成を停止する。本発明によれば、外部コマンド信号に応じて必要な期間だけ内部クロック信号が生成されることから、消費電流を削減することが可能となる。

Description

半導体装置

　本発明は半導体装置に関し、特に、クロック信号に同期して動作する内部回路を備えた半導体装置に関する。

　近年広く用いられているＤＲＡＭ（Dynamic Random Access Memory）は、メモリコントローラから供給される外部クロック信号に同期して動作を行うシンクロナス型が一般的である。外部クロック信号は、ＤＲＡＭ内に設けられたクロック信号生成回路に供給され、これによりＤＲＡＭ内のベースクロックである内部クロック信号が生成される（特許文献１参照）。

　内部クロック信号は、メモリコントローラからいつどのようなコマンドが発行されても対応できるよう、通常動作時においては常にクロッキングされることが一般的である。

特開２０１１－１０８３００号公報

　しかしながら、内部クロック信号は多数の内部回路に供給される信号であるため、常時クロッキングさせると、モバイル用途など特に低消費電力が求められるＤＲＡＭにおいては無視できない消費電流が生じる。

　本発明の一側面による半導体装置は、第１のクロック信号に基づいて第２のクロック信号を生成する第１の回路と、前記第１のクロック信号に同期して入力される外部コマンド信号に基づいて、前記第２のクロック信号に同期した内部コマンド信号を生成する第２の回路と、を備え、前記第１の回路は、前記外部コマンド信号が第１の値を示している場合、前記外部コマンド信号が入力されてから第１の期間が経過したことに応答して前記第２のクロック信号を停止させ、前記外部コマンド信号が前記第１の値とは異なる第２の値を示している場合、前記外部コマンド信号が入力されてから前記第１の期間よりも長い第２の期間が経過したことに応答して前記第２のクロック信号を停止させることを特徴とする。

　本発明の他の側面による半導体装置は、チップセレクト信号の活性化に応答して内部クロック信号の生成を開始するクロック信号バッファ回路と、前記内部クロック信号に同期して動作する内部回路と、を備え、前記クロック信号バッファ回路は、前記チップセレクト信号に同期して入力されるコマンド信号が所定のコマンドを示している場合には第２のタイミングで前記内部クロック信号の生成を停止し、前記コマンド信号が前記所定のコマンドとは異なるコマンドを示している場合には前記第２のタイミングよりも早い第１のタイミングで前記内部クロック信号の生成を停止することを特徴とする。

　本発明のさらに他の側面による半導体装置は、外部クロックを元に内部クロックを生成するクロック信号生成回路と、前記内部クロックをバッファリングして出力するクロックバッファ回路と、前記クロックバッファ回路から出力された前記内部クロックに基づき、外部から供給されたコマンドをデコードしてデコーデッド信号を生成するコマンドデコード回路と、を有し、前記クロックバッファ回路は、チップセレクト信号に基づき前記内部クロック信号を出力し、前記コマンドデコーデッド信号に基づき前記内部クロック信号の出力を停止することを特徴とする。

　本発明によれば、外部コマンド信号に応じて必要な期間だけ内部クロック信号が生成されることから、消費電流を削減することが可能となる。

本発明の好ましい実施形態による半導体装置１０の回路構成を示すブロック図である。アクセス制御回路ＡＣＮＴの主要部の構成を示すブロック図である。クロック信号生成回路２０の回路図である。チップセレクトレシーバ回路３０の回路図である。コマンドアドレスレシーバ回路４０の回路図である。チップセレクトラッチ回路５０の回路図である。コマンドアドレスラッチ回路６０の回路図である。コマンドデコーダ７０の一部を示す回路図である。クロックイネーブル信号生成回路８０のうち内部クロック信号ＰＣＬＫＲに同期して動作する回路部分８０Ｒを示す回路図である。クロックイネーブル信号生成回路８０のうち内部クロック信号ＰＣＬＫＦに同期して動作する回路部分８０Ｆを示す回路図である。クロック信号バッファ回路９０の回路図である。外部からリードコマンドが発行された場合の動作を示すタイミング図である。外部からモードレジスタリードコマンドが発行された場合の動作を示すタイミング図である。外部からライトコマンドが発行された場合の動作を示すタイミング図である。外部からライトウィズオートプリチャージコマンドが発行された場合の動作を示すタイミング図である。外部からアクティブコマンドが発行された場合の動作を示すタイミング図である。

　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

　図１は、本発明の好ましい実施形態による半導体装置１０の回路構成を示すブロック図である。

　本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されたＤＲＡＭであり、図１に示すように複数のメモリセルを含むメモリセルアレイＭＡを備えている。メモリセルアレイＭＡへのアクセスは、アクセス制御回路ＡＣＮＴによって行われる。リード動作時においては、アクセス制御回路ＡＣＮＴによる制御のもとメモリセルアレイＭＡからリードデータが読み出され、データ制御回路ＤＣＮＴに含まれるデータ出力回路ＯＢを介し、データ端子ＤＱＰからリードデータＤＱ０～ＤＱｎが出力される。リードデータＤＱ０～ＤＱｎの出力は、出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦに同期して行われる。また、ライト動作時においては、データ端子ＤＱＰに入力されたライトデータＤＱ０～ＤＱｎが、入力クロック信号ＰＣＬＫＤＲに同期してデータ入力回路ＩＢに取り込まれ、メモリセルアレイＭＡに書き込まれる。

　図１に示すように、アクセス制御回路ＡＣＮＴには、コマンドアドレス端子ＣＡＰを介して相補の外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ＿ｎ、コマンドアドレスＣＡ０～ＣＡ９などが入力される。また、アクセス制御回路ＡＣＮＴには、当該半導体装置１０の動作モードを示すモード信号を保持するためのモードレジスタＭＲを備えている。後述するように、モードレジスタＭＲの設定値は、外部からモードレジスタリードコマンドを発行することによってデータ端子ＤＱＰから読み出すことができる。

　以下、アクセス制御回路ＡＣＮＴの回路構成について詳細に説明する。

　図２は、アクセス制御回路ＡＣＮＴの主要部の構成を示すブロック図である。

　図２に示すように、アクセス制御回路ＡＣＮＴは、クロック信号生成回路２０、チップセレクトレシーバ回路３０及びコマンドアドレスレシーバ回路４０を備えている。クロック信号生成回路２０は、外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃ及びクロックイネーブル信号ＣＫＥを受け、これらに基づいて相補の内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを生成する回路である。また、チップセレクトレシーバ回路３０は、チップセレクト信号ＣＳを受けてチップセレクト信号ＰＣＳＢを生成する回路である。さらに、コマンドアドレスレシーバ回路４０は、コマンドアドレス信号ＣＡ０～ＣＡ９を受け、コマンドアドレス信号ＰＣＡ０～ＰＣＡ９を生成する回路である。

　図３は、クロック信号生成回路２０の回路図である。

　図３に示すように、クロック信号生成回路２０は、相補の外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃを受ける一対のレシーバ回路２１，２２と、クロックイネーブル信号ＣＫＥを受けるレシーバ回路２３を備えている。レシーバ回路２１については、非反転入力ノード（＋）に外部クロック信号ＣＫ＿ｔが供給され、反転入力ノード（－）に外部クロック信号ＣＫ＿ｃが供給されるのに対し、レシーバ回路２２については、非反転入力ノード（＋）に外部クロック信号ＣＫ＿ｃが供給され、反転入力ノード（－）に外部クロック信号ＣＫ＿ｔが供給される。

　また、レシーバ回路２３の出力信号は、レシーバ回路２１の出力信号に同期して、つまり、外部クロック信号ＣＫ＿ｔの立ち上がりエッジに同期して、ラッチ回路２４に取り込まれる。ラッチ回路２４は、ラッチしたクロックイネーブル信号ＣＫＥの論理に基づき、マスク信号ＣＬＫＭＳＫＲ，ＣＬＫＭＳＫＦを生成する。マスク信号ＣＬＫＭＳＫＲ，ＣＬＫＭＳＫＦは、それぞれレシーバ回路２１，２２の出力信号を受けるゲート回路２５，２６に供給され、ゲート回路２５，２６の出力信号がそれぞれ内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦとして用いられる。

　かかる構成により、外部クロック信号ＣＫ＿ｔの立ち上がりエッジに同期したクロックイネーブル信号ＣＫＥの論理レベルがハイレベルであれば、外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃと実質的に同じ位相を有する内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦが生成される。一方、外部クロック信号ＣＫ＿ｔの立ち上がりエッジに同期したクロックイネーブル信号ＣＫＥの論理レベルがローレベルであれば、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦのクロッキングが停止される。

　図４及び図５は、それぞれチップセレクトレシーバ回路３０及びコマンドアドレスレシーバ回路４０の回路図である。

　図４及び図５に示すように、チップセレクトレシーバ回路３０とコマンドアドレスレシーバ回路４０は互いに同じ類似した回路構成を有しており、対応する信号ＣＳ＿ｎ又はＣＡｉ（ｉ＝０～９）と基準電位ＶＲＥＦＣＡを比較するレシーバ回路３１，４１と、レシーバ回路３１，４１の出力信号をそれぞれ遅延させる遅延回路ＤＬＹ１，ＤＬＹ２を備えている。図４に示すように、遅延回路ＤＬＹ１の出力信号はチップセレクト信号ＰＣＳＢとして用いられる。また、図５に示すように、遅延回路ＤＬＹ２の出力信号はコマンドアドレス信号ＰＣＡｉとして用いられる。

　図２に戻って、アクセス制御回路ＡＣＮＴは、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦ及びチップセレクト信号ＰＣＳＢを受けるチップセレクトラッチ回路５０が含まれている。チップセレクトラッチ回路５０は、これらの信号に基づき、イネーブル信号ＰＣＬＫＣＲ，ＰＣＬＫＣＦ，ＰＣＬＫＡＦＥ及び内部チップセレクト信号ＣＳＢＥＢを生成する。これらの信号のうち、イネーブル信号ＰＣＬＫＣＲ，ＰＣＬＫＣＦはコマンドアドレスラッチ回路６０に供給され、内部チップセレクト信号ＣＳＢＥＢはクロックイネーブル信号生成回路８０に供給され、イネーブル信号ＰＣＬＫＡＦＥはクロック信号バッファ回路９０に供給される。

　図６は、チップセレクトラッチ回路５０の回路図である。

　図６に示すように、チップセレクトラッチ回路５０は、縦続接続されたラッチ回路５１～５３を備えている。ラッチ回路５１は、内部クロック信号ＰＣＬＫＲに同期してチップセレクト信号ＰＣＳＢをラッチする回路であり、その出力信号はゲート回路５４を介してイネーブル信号ＰＣＬＫＣＲとして出力される。また、ラッチ回路５１の出力信号は、内部クロック信号ＰＣＬＫＲに同期してラッチ回路５２にラッチされ、その出力信号は内部チップセレクト信号ＣＳＢＥＢ及びイネーブル信号ＰＣＬＫＡＦＥとして出力される。さらに、ラッチ回路５２の出力信号は、内部クロック信号ＰＣＬＫＦに同期してラッチ回路５３にラッチされ、その出力信号はゲート回路５５を介してイネーブル信号ＰＣＬＫＣＦとして出力される。

　かかる構成により、チップセレクト信号ＰＣＳＢがローレベルに活性化すると、内部クロック信号ＰＣＬＫＲに同期してイネーブル信号ＰＣＬＫＣＲが０．５クロックサイクルだけ活性化し、内部クロック信号ＰＣＬＫＦに同期してイネーブル信号ＰＣＬＫＣＦが０．５クロックサイクルだけ活性化するとともに、内部チップセレクト信号ＣＳＢＥＢ及びイネーブル信号ＰＣＬＫＡＦＥが１クロックサイクルだけ活性化する。

　チップセレクトラッチ回路５０によって生成される信号のうち、イネーブル信号ＰＣＬＫＣＲ，ＰＣＬＫＣＦは、図２に示したコマンドアドレスラッチ回路６０に供給される。

　図７は、コマンドアドレスラッチ回路６０の回路図である。

　図７に示すように、コマンドアドレスラッチ回路６０は、イネーブル信号ＰＣＬＫＣＲに同期してラッチ動作を行う縦続接続されたラッチ回路６１，６２と、イネーブル信号ＰＣＬＫＣＦに同期してラッチ動作を行う縦続接続されたラッチ回路６３，６４とを備えている。初段のラッチ回路にはいずれもコマンドアドレス信号ＰＣＡｉが入力される。かかる構成により、イネーブル信号ＰＣＬＫＣＲに同期して、つまり、外部クロック信号ＣＫ＿ｔの立ち上がりエッジに同期して発行されたコマンドアドレス信号ＣＡｉは、コマンドアドレス信号ＣＡｉＲとしてラッチ回路６２から出力される。一方、イネーブル信号ＰＣＬＫＣＦに同期して、つまり、外部クロック信号ＣＫ＿ｃの立ち上がりエッジ（外部クロック信号ＣＫ＿ｔの立ち下がりエッジ）に同期して発行されたコマンドアドレス信号ＣＡｉは、コマンドアドレス信号ＣＡｉＦとしてラッチ回路６４から出力される。

　このようにして分離されたコマンドアドレス信号ＣＡｉＲ，ＣＡｉＦは、図２に示したコマンドデコーダ７０に供給される。

　図８は、コマンドデコーダ７０の一部を示す回路図である。

　図８に示すように、コマンドデコーダ７０は、コマンドアドレス信号ＣＡ０Ｒ～ＣＡ３Ｒをデコードするデコード回路部７１と、内部クロック信号ＰＣＬＫＡＦに同期してラッチ動作を行うラッチ回路７２～７７とを備えている。内部クロック信号ＰＣＬＫＡＦは、図２に示したクロック信号バッファ回路９０によって生成される信号であり、詳細については後述する。

　デコード回路部７１は、内部チップセレクト信号ＣＳＢＥＢによって活性化されるゲート回路Ｇ１～Ｇ３を含んでいる。ゲート回路Ｇ１～Ｇ３には、コマンドアドレス信号ＣＡ０Ｒ～ＣＡ３Ｒが互いに異なる論理で入力されており、これにより、コマンドアドレス信号ＣＡ０Ｒ～ＣＡ３Ｒが所定の値を示した場合に、対応するゲート回路Ｇ１～Ｇ３の出力信号がローレベルに活性化する。

　図８に示すように、ゲート回路Ｇ１の出力信号は縦続接続されたラッチ回路７２，７３に供給され、その出力信号はリード信号ＲＥＡＤとして用いられる。また、ゲート回路Ｇ２の出力信号は縦続接続されたラッチ回路７４，７５に供給され、その出力信号はライト信号ＷＲＩＴＥとして用いられる。さらに、ゲート回路Ｇ３の出力信号は縦続接続されたラッチ回路７６，７７に供給され、その出力信号はモードレジスタリード信号ＭＲＲとして用いられる。これらリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ及びモードレジスタリードコマンドＭＲＲは、図２に示すレイテンシ制御回路１００に供給される。

　レイテンシ制御回路１００は、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ及びモードレジスタリードコマンドＭＲＲが活性化した場合、モードレジスタＭＲに設定されたレイテンシに基づき、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥ，ＩＮＣＬＫＥを所定期間だけ活性化させる回路である。図２に示すように、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥ，ＩＮＣＬＫＥは、それぞれクロック信号バッファ回路９０、出力クロック生成回路１１０、入力クロック生成回路１２０に供給される。

　例えば、リード信号ＲＥＡＤが活性化した場合、図１２に示すように、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥの順に活性化し、リード動作の終了後にいずれも非活性化する。イネーブル信号ＯＵＴＣＬＫＥが活性化すると、出力クロック生成回路１１０は内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦに基づいて出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦを生成する。出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦは、図１に示すデータ出力回路ＯＢに供給され、データ出力回路ＯＢは出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦに同期してリードデータＤＱｊ（ｊ＝０～ｎ）のバースト出力を行う。

　また、ライト信号ＷＲＩＴＥが活性化した場合、図１４に示すように、イネーブル信号ＣＬＫＷＲＥＢ，ＩＮＣＬＫＥの順に活性化し、ライト動作の終了後にいずれも非活性化する。イネーブル信号ＩＮＣＬＫＥが活性化すると、入力クロック生成回路１２０は内部クロック信号ＰＣＬＫＡＲに基づいて入力クロック信号ＰＣＬＫＤＲを生成する。入力クロック信号ＰＣＬＫＤＲは、図１に示すデータ入力回路ＩＢに供給され、データ入力回路ＩＢは入力クロック信号ＰＣＬＫＤＲに同期して、バースト入力されるライトデータＤＱｊの取り込みを行う。

　さらに、モードレジスタリード信号ＭＲＲが活性化した場合、図１３に示すように、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥの順に活性化し、モードレジスタリード動作の終了後にいずれも非活性化する。これにより、リード信号ＲＥＡＤが活性化した場合と同様、出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦに同期して、モードレジスタＭＲの設定値のバースト出力が行われる。

　図９及び図１０はクロックイネーブル信号生成回路８０の回路図であり、図９は内部クロック信号ＰＣＬＫＲに同期して動作する回路部分８０Ｒを示し、図１０は内部クロック信号ＰＣＬＫＦに同期して動作する回路部分８０Ｆを示している。

　図９に示すように、クロックイネーブル信号生成回路８０の回路部分８０Ｒは、内部チップセレクト信号ＣＳＢＥＢを受ける縦続接続されたラッチ回路８１～８７を備えている。これらラッチ回路８１～８７は、いずれも内部クロック信号ＰＣＬＫＲに同期して動作する回路である。ここで、ラッチ回路８２とラッチ回路８３との間、ラッチ回路８４とラッチ回路８５との間、並びに、ラッチ回路８６とラッチ回路８７との間は、それぞれゲート回路Ｇ４～Ｇ６を介して接続されており、これらゲート回路Ｇ４～Ｇ７は、内部チップセレクト信号ＣＳＢＥＢによって活性化されるよう構成されている。かかる構成により、内部チップセレクト信号ＣＳＢＥＢがローレベルに活性化すると、最終段のラッチ回路８７からは、図１２～図１６に示すように、４クロックサイクルのパルス幅を持ったイネーブル信号ＣＬＫＰＲＥＢが生成される。

　イネーブル信号ＣＬＫＰＲＥＢは、図２に示したクロック信号バッファ回路９０に供給されるとともに、図１０に示すクロックイネーブル信号生成回路８０の回路部分８０Ｆにも供給される。図１０に示すように、クロックイネーブル信号生成回路８０の回路部分８０Ｆは、イネーブル信号ＣＬＫＰＲＥＢを受ける縦続接続されたラッチ回路８８，８９を備えている。ラッチ回路８８，８９は、いずれも内部クロック信号ＰＣＬＫＦに同期して動作する回路である。かかる構成により、最終段のラッチ回路８９から出力されるイネーブル信号ＣＬＫＰＦＥＢは、図１２～図１６に示すように、イネーブル信号ＣＬＫＰＲＥＢに対して０．５クロックサイクルだけ遅れた波形となる。イネーブル信号ＣＬＫＰＦＥＢは、図２に示したクロック信号バッファ回路９０に供給される。

　図１１は、クロック信号バッファ回路９０の回路図である。

　図１１に示すように、クロック信号バッファ回路９０は、内部クロック信号ＰＣＬＫＲに同期した内部クロック信号ＰＣＬＫＡＲを生成するゲート回路９１と、内部クロック信号ＰＣＬＫＦに同期した内部クロック信号ＰＣＬＫＡＦを生成するゲート回路９２とを備えている。

　ゲート回路９１は、イネーブル信号ＣＬＫＰＲＥＢ及びＣＬＫＷＲＥＢの少なくとも一方がローレベルに活性化していることを条件として、内部クロック信号ＰＣＬＫＲに同期して内部クロック信号ＰＣＬＫＡＲをクロッキングさせる。逆に言えば、イネーブル信号ＣＬＫＰＲＥＢ及びＣＬＫＷＲＥＢの両方が非活性化している場合、内部クロック信号ＰＣＬＫＡＲのクロッキングは停止する。

　ゲート回路９２は、イネーブル信号ＣＬＫＰＦＥＢ及びＣＬＫＷＲＥＢの少なくとも一方がローレベルに活性化していることを条件として、内部クロック信号ＰＣＬＫＦに同期して内部クロック信号ＰＣＬＫＡＦをクロッキングさせる。逆に言えば、イネーブル信号ＣＬＫＰＦＥＢ及びＣＬＫＷＲＥＢの両方が非活性化している場合、内部クロック信号ＰＣＬＫＡＦのクロッキングは停止する。また、ゲート回路９２にはイネーブル信号ＰＣＬＫＡＦＥも入力されており、これがハイレベルに活性化している期間は内部クロック信号ＰＣＬＫＡＦのクロッキングが停止する。

　以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。

　図１２は、外部からリードコマンドが発行された場合の動作を示すタイミング図である。

　図１２に示す例では、時刻ｔ１０，ｔ１１にコマンドアドレス信号ＣＡｉが入力され、これがリードコマンドを示している。また、時刻ｔ１０における外部クロック信号ＣＫ＿ｔの立ち上がりエッジが現れる際には、チップセレクト信号ＣＳ＿ｎがローレベルに活性化されている。チップセレクト信号ＣＳ＿ｎの活性化に応答して、チップセレクト信号ＣＳＢＥＢ及びイネーブル信号ＰＣＬＫＡＦＥが１クロックサイクルの期間に亘って活性化するとともに、イネーブル信号ＰＣＬＫＣＲ，ＰＣＬＫＣＦが０．５クロックサイクルの期間に亘って活性化する。

　さらに、チップセレクト信号ＣＳＢＥＢの活性化に応答して、イネーブル信号ＣＬＫＰＲＥＢ，ＣＬＫＰＥＦＢが４クロックサイクルの期間に亘って活性化する。これらにより、クロック信号バッファ回路９０がイネーブル状態となることから、図１２に示すように、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングが開始される。また、リードコマンドの発行に応答して、コマンドデコーダ７０はリード信号ＲＥＡＤを活性化させる。リード信号ＲＥＡＤが活性化すると、レイテンシ制御回路１００は、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥをこの順に活性化させる。

　内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングは、イネーブル信号ＣＬＫＰＲＥＢ，ＣＬＫＰＥＦＢがローレベルに活性化している限り継続されるが、図１２に示すように、時刻ｔ１１から４クロックサイクルが経過した時刻ｔ１３になるとイネーブル信号ＣＬＫＰＲＥＢがハイレベルに非活性化する。同様に、その０．５クロックサイクル後にはイネーブル信号ＣＬＫＰＥＦＢもハイレベルに非活性化する。

　しかしながら、時刻ｔ１３以前のタイミングである時刻ｔ１２において、レイテンシ制御回路１００はイネーブル信号ＣＬＫＷＲＥＢをローレベルに活性化させるため、クロック信号バッファ回路９０はイネーブル状態に保たれ、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングが継続される。

　その後、リードレイテンシ（ＲＬ＝Ｘ）が経過した時刻ｔ１４になると、リードデータＤＱｊのバースト出力が開始される。リードデータＤＱｊのバースト出力は、出力クロック生成回路１１０によって生成される出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦに同期して行われる。出力クロック信号ＰＣＬＫＯＥＲ，ＰＣＬＫＯＥＦのクロッキングは、イネーブル信号ＯＵＴＣＬＫＥの活性化によって開始され、リードデータＤＱｊのバースト出力の終了後である時刻ｔ１５になると、イネーブル信号ＣＬＫＷＲＥＢ，ＯＵＴＣＬＫＥはいずれも非活性化する。

　イネーブル信号ＣＬＫＷＲＥＢが非活性化すると、クロック信号バッファ回路９０がディセーブル状態に変化するため、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングは停止する。以上により、一連のリード動作が終了する。

　このように、リードコマンドが発行された場合、時刻ｔ１１～ｔ１５の期間だけ内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦがクロッキングするため、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦの生成によって生じる消費電流を最小限に抑えることが可能となる。しかも、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦを生成するクロック信号バッファ回路９０は、時刻ｔ１１～ｔ１３の期間においてはイネーブル信号ＣＬＫＰＲＥＢによってイネーブル状態とされ、時刻ｔ１２～ｔ１５の期間においてはイネーブル信号ＣＬＫＷＲＥＢによってイネーブル状態とされることから、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦを途切れることなく生成することが可能となる。

　図１３は、外部からモードレジスタリードコマンドが発行された場合の動作を示すタイミング図である。

　図１３に示すように、モードレジスタリードコマンドが発行された場合の動作は、コマンドデコーダ７０がモードレジスタリード信号ＭＲＲを生成する他は、リードコマンドが発行された場合の動作と同じである（時刻ｔ１０～ｔ１５）。モードレジスタリード信号ＭＲＲが活性化されると、メモリセルアレイＭＡに対するリード動作の代わりに、モードレジスタＭＲに対するリード動作が実行され、これによりモードレジスタＭＲの設定値がバースト出力される。

　図１４は、外部からライトコマンドが発行された場合の動作を示すタイミング図である。

　図１４に示す例では、時刻ｔ２０，ｔ２１にコマンドアドレス信号ＣＡｉが入力され、これがライトコマンドを示している。ライトコマンドが発行された場合の動作はリードコマンドが発行された場合の動作と基本的に同じであるが、コマンドデコーダ７０によってライト信号ＷＲＩＴＥが活性化される。ライト信号ＷＲＩＴＥが活性化すると、レイテンシ制御回路１００は、イネーブル信号ＣＬＫＷＲＥＢ，ＩＮＣＬＫＥをこの順に活性化させる。

　そして、ライトレイテンシ（ＷＬ＝Ｘ）が経過した時刻ｔ２４になると、ライトデータＤＱｊのバースト入力が開始される。バースト入力されるライトデータＤＱｊの取り込みは、入力クロック信号ＰＣＬＫＤＲに同期して行われる。入力クロック信号ＰＣＬＫＤＲのクロッキングは、イネーブル信号ＩＮＣＬＫＥの活性化によって開始され、ライトデータＤＱｊのバースト入力の終了後である時刻ｔ２５になると、イネーブル信号ＣＬＫＷＲＥＢ，ＩＮＣＬＫＥがいずれも非活性化する。

　このように、ライトコマンドが発行された場合においても、クロック信号バッファ回路９０は、時刻ｔ２１～ｔ２３の期間においてはイネーブル信号ＣＬＫＰＲＥＢによってイネーブル状態とされ、時刻ｔ２２～ｔ２５の期間においてイネーブル信号ＣＬＫＷＲＥＢによってイネーブル状態とされることから、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦを途切れることなく生成することが可能となる。

　図１５は、外部からライトウィズオートプリチャージコマンドが発行された場合の動作を示すタイミング図である。ライトウィズオートプリチャージコマンドとは、ライト動作を実行するとともに、ライト動作の完了後、自動的にプリチャージ動作を実行するためのコマンドである。

　図１５に示すように、ライトウィズオートプリチャージコマンドが発行された場合、ライト動作に関してはライトコマンドが発行された場合の動作と同じである（時刻ｔ２０～ｔ２５）。但し、ライトウィズオートプリチャージコマンドが発行された場合、レイテンシ制御回路１００は、ライト動作が完了した時刻ｔ２５以降もイネーブル信号ＣＬＫＷＲＥＢをローレベルに活性化し続け、時刻ｔ２５からライトリカバリ期間ｎＷＥが経過した時刻ｔ２６からさらに１クロックサイクルが経過した時刻ｔ２７まで、イネーブル信号ＣＬＫＷＲＥＢを活性状態とする。これにより、プリチャージ動作が完了する時刻ｔ２７まで内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングを継続させることが可能となる。

　図１６は、外部からアクティブコマンドが発行された場合の動作を示すタイミング図である。

　図１６に示す例では、時刻ｔ３０，ｔ３１にコマンドアドレス信号ＣＡｉが入力され、これがアクティブコマンドを示している。この場合、チップセレクト信号ＣＳ＿ｎの活性化に応答して、クロック信号バッファ回路９０は、時刻ｔ３１～ｔ３２の期間においてイネーブル信号ＣＬＫＰＲＥＢによってイネーブル状態とさる。これにより、メモリセルアレイＭＡに対するアクティブ動作に必要な期間だけ、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦを生成することが可能となる。尚、メモリセルアレイＭＡに対するアクティブ動作とは、ロウアドレスに基づくワード線の選択である。

　図示しないが、カラムアクセスを伴わない他のコマンド、例えばプリチャージコマンドが発行された場合の動作も、図１６に示した動作と同じ動作が行われる。尚、プリチャージコマンドが発行されると、アクティブ動作によって選択されたワード線がリセットされ、メモリセルアレイＭＡがプリチャージ状態に戻る。

　以上説明したように、本実施形態によれば、チップセレクト信号ＣＳ＿ｎの活性化に応答して内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングを開始するとともに、発行されたコマンドの種類に応じた必要な期間だけ内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦをクロッキングさせている。これにより、内部クロック信号ＰＣＬＫＡＲ，ＰＣＬＫＡＦのクロッキングによる消費電流を最小限に抑えることが可能となる。

　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０　　　半導体装置
２０　　　クロック信号生成回路
２１～２３　　レシーバ回路
２４　　　ラッチ回路
２５，２６　　ゲート回路
３０　　　チップセレクトレシーバ回路
３１，４１　　レシーバ回路
４０　　　コマンドアドレスレシーバ回路
５０　　　チップセレクトラッチ回路
５１～５３　　ラッチ回路
５４，５５　　ゲート回路
６０　　　コマンドアドレスラッチ回路
６１～６４　　ラッチ回路
７０　　　コマンドデコーダ
７１　　　デコード回路部
７２～７７　　ラッチ回路
８０　　　クロックイネーブル信号生成回路
８１～８９　　ラッチ回路
８０Ｆ　　第１の回路部分
８０Ｒ　　第２の回路部分
９０　　　クロック信号バッファ回路
９１，９２　　ゲート回路
１００　　レイテンシ制御回路
１１０　　出力クロック生成回路
１２０　　入力クロック生成回路
ＡＣＮＴ　アクセス制御回路
ＤＣＮＴ　データ制御回路
ＤＬＹ１，ＤＬＹ２　　遅延回路
ＤＱＰ　　データ端子
Ｇ１～Ｇ７　　ゲート回路
ＩＢ　　　データ入力回路
ＭＡ　　　メモリセルアレイ
ＭＲ　　　モードレジスタ
ＯＢ　　　データ出力回路

Claims

　第１のクロック信号に基づいて第２のクロック信号を生成する第１の回路と、
　前記第１のクロック信号に同期して入力される外部コマンド信号に基づいて、前記第２のクロック信号に同期した内部コマンド信号を生成する第２の回路と、を備え、
　前記第１の回路は、前記外部コマンド信号が第１の値を示している場合、前記外部コマンド信号が入力されてから第１の期間が経過したことに応答して前記第２のクロック信号を停止させ、前記外部コマンド信号が前記第１の値とは異なる第２の値を示している場合、前記外部コマンド信号が入力されてから前記第１の期間よりも長い第２の期間が経過したことに応答して前記第２のクロック信号を停止させることを特徴とする半導体装置。
　前記第１のクロック信号に同期して入力されるチップセレクト信号に基づき、前記第１の期間に対応する所定期間に亘って前記第１の回路を活性化させる第３の回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
　前記第１の回路は、前記チップセレクト信号の活性化に応答して前記第２のクロック信号の生成を開始することを特徴とする請求項２に記載の半導体装置。
　前記第１の回路は、前記外部コマンド信号の値にかかわらず、前記外部コマンド信号が入力されてから前記第１の期間が経過するまでは前記第２のクロック信号の生成を継続することを特徴とする請求項３に記載の半導体装置。
　複数のメモリセルを含むメモリセルアレイをさらに備え、
　前記外部コマンド信号の前記第１の値は、前記メモリセルアレイに対するアクティブ動作を示すアクティブコマンド及び前記メモリセルアレイに対するプリチャージ動作を示すプリチャージコマンドの少なくとも一方を含むことを特徴とする請求項１に記載の半導体装置。
　複数のメモリセルアレイを含むメモリセルアレイをさらに備え、
　前記外部コマンド信号の前記第２の値は、前記メモリセルアレイに対するリード動作を示すリードコマンド、前記メモリセルアレイに対するライト動作を示すライトコマンドの少なくとも一方を含むことを特徴とする請求項１に記載の半導体装置。
　前記ライトコマンドは、ライト動作完了後に前記メモリセルアレイに対するプリチャージ動作を自動的に行わない第１のライトコマンドと、前記ライト動作完了後に前記プリチャージ動作を自動的に行う第２のライトコマンドとを含み、
　前記第１の回路は、前記外部コマンド信号が前記第１のライトコマンドを示している場合、前記外部コマンド信号が入力されてから前記第２の期間が経過したことに応答して前記第２のクロック信号を停止させ、前記外部コマンド信号が前記第２のライトコマンドを示している場合、前記外部コマンド信号が入力されてから前記第２の期間よりも長い第３の期間が経過したことに応答して前記第２のクロック信号を停止させることを特徴とする請求項６に記載の半導体装置。
　該半導体装置の動作モードが設定されるモードレジスタをさらに備え、
　前記外部コマンド信号の前記第２の値は、前記モードレジスタに対するリード動作を示すモードレジスタリードコマンドを含むことを特徴とする請求項１に記載の半導体装置。
　チップセレクト信号の活性化に応答して内部クロック信号の生成を開始するクロック信号バッファ回路と、
　前記内部クロック信号に同期して動作する内部回路と、を備え、
　前記クロック信号バッファ回路は、前記チップセレクト信号に同期して入力されるコマンド信号が所定のコマンドを示している場合には第２のタイミングで前記内部クロック信号の生成を停止し、前記コマンド信号が前記所定のコマンドとは異なるコマンドを示している場合には前記第２のタイミングよりも早い第１のタイミングで前記内部クロック信号の生成を停止することを特徴とする半導体装置。
　前記内部回路は、前記コマンド信号をデコードするコマンドデコーダを含むことを特徴とする請求項９に記載の半導体装置。
　リードデータの出力を行うデータ出力回路をさらに備え、
　前記内部回路は、前記データ出力回路に出力クロック信号を供給する出力クロック生成回路を含むことを特徴とする請求項９に記載の半導体装置。
　前記所定のコマンドは、前記リードデータの出力を指示するリードコマンドを含むことを特徴とする請求項１１に記載の半導体装置。
　ライトデータの入力を行うデータ入力回路をさらに備え、
　前記内部回路は、前記データ入力回路に入力クロック信号を供給する入力クロック生成回路を含むことを特徴とする請求項９に記載の半導体装置。
　前記所定のコマンドは、前記ライトデータの入力を指示するライトコマンドを含むことを特徴とする請求項１３に記載の半導体装置。
　外部クロックを元に内部クロックを生成するクロック信号生成回路と、
　前記内部クロックをバッファリングして出力するクロックバッファ回路と、
　前記クロックバッファ回路から出力された前記内部クロックに基づき、外部から供給されたコマンドをデコードしてデコーデッド信号を生成するコマンドデコード回路と、を有し、
　前記クロックバッファ回路は、チップセレクト信号に基づき前記内部クロック信号を出力し、前記コマンドデコーデッド信号に基づき前記内部クロック信号の出力を停止することを特徴とする半導体装置。