JP7446449B2 - データ伝送回路及び方法、記憶装置 - Google Patents

データ伝送回路及び方法、記憶装置 Download PDF

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Description

本願は、２０２１年３月２９日に中国専利局に提出した、出願番号が２０２１１０３３６６２５５、出願の名称が「データ伝送回路及び方法、記憶装置」である中国特許出願の優先権を主張し、その内容の全ては援用により本願に組み込まれる。
本願は、データ伝送回路及び方法、記憶装置に関するが、これに限定されない。
半導体記憶装置は通常、メモリアレイ領域及び周辺回路領域を含み、そのうち、メモリアレイ領域には複数の記憶ユニットを含む記憶ユニットアレイが設置され、周辺回路領域には読み書きを制御する制御回路及びモードレジスタデータを記憶するためのモードレジスタが設置される。モードレジスタ内に記憶されているモードレジスタデータはモードレジスタリードコマンドを発行することで読み出すことができる。
本願の第１態様はデータ伝送回路を提供し、モードレジスタデータ記憶ユニット及びアレイ領域データ記憶ユニットを含み、モードレジスタデータ記憶ユニットは、第１クロック信号に応答してモードレジスタデータを出力することに用いられ、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続され、アレイ領域データ記憶ユニットは、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられる。
上記実施例におけるデータ伝送回路において、モードレジスタデータ記憶ユニットが第１クロック信号に応じてモードレジスタデータを出力するように設定し、且つアレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信し第２ポインタ信号に応答して前記アレイ領域データを出力するように設定することにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
本願の第２態様はデータ伝送回路を提供し、制御可能遅延モジュール、モードレジスタデータ処理ユニット、アレイ領域データ記憶ユニット及びモードレジスタデータ記憶ユニットを含み、制御可能遅延モジュールは、モードレジスタリードコマンドに応答して予め設定されたリード遅延信号を生成することに用いられ、モードレジスタデータ処理ユニットは、前記制御可能遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられ、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられ、前記モードレジスタデータ記憶ユニットは、第１クロック信号に応答して前記モードレジスタデータを出力することに用いられる。
上記実施例におけるデータ伝送回路において、制御可能遅延モジュールがモードレジスタリードコマンドに応答して予め設定されたリード遅延信号を生成するように設定することにより、モードレジスタデータ処理ユニットはモードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出し、前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力し、且つモードレジスタデータ記憶ユニットが第１クロック信号に応答してモードレジスタデータを出力し、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続され、アレイ領域データ記憶ユニットが第１ポインタ信号に応答してアレイ領域データを受信し第２ポインタ信号に応答して前記アレイ領域データを出力することができるように設定することにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。本願における制御可能遅延モジュールの動作遅延が決定されると、作業環境の変化による影響をほとんど受けず、作業環境の影響によって引き起こされたデータ伝送経路の制御エラーを効果的に回避することができ、且つ、制御可能遅延モジュールの動作遅延は制御し調整することができ、様々なタイプの半導体記憶装置の動作パラメータ要件を満たすことができる。
本願の第３態様はデータ伝送回路を提供し、遅延モジュール、モードレジスタデータ処理ユニット、アレイ領域データ記憶ユニット及びモードレジスタデータ記憶ユニットを含み、遅延モジュールは、モードレジスタリードコマンドを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成することに用いられ、モードレジスタデータ処理ユニットは、前記遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられ、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられ、前記モードレジスタデータ記憶ユニットは、第１クロック信号に応答してモードレジスタデータを出力することに用いられる。
上記実施例におけるデータ伝送回路において、遅延モジュールがモードレジスタリードコマンドを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するように設定することにより、モードレジスタデータ処理ユニットはモードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出し、前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力し、且つモードレジスタデータ記憶ユニットが第１クロック信号に応答してモードレジスタデータを出力し、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方が第１ノードに接続され、アレイ領域データ記憶ユニットが第１ポインタ信号に応答してアレイ領域データを受信し第２ポインタ信号に応答して前記アレイ領域データを出力することができるように設定することにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
本願の第４態様は記憶装置を提供し、アレイ領域データを記憶するための記憶ユニットアレイ、モードレジスタデータを記憶するためのモードレジスタ及び本願の実施例のいずれかに記載のデータ伝送回路を含む。本実施例により、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す伝送経路タイミングと、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す伝送経路タイミングが同じであることが実現される。
本願の第５態様は、
モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップとを含む、データ伝送方法を提供する。
本願の第６態様は、
制御可能遅延モジュールに基づきモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップと、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップとを含む、データ伝送方法を提供する。
本願の第７態様は、
モードレジスタリードコマンドを受信した時点から、遅延モジュールが第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップと、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップとを含む、データ伝送方法を提供する。
本願の実施例における技術的解決手段をより明確に説明するために、以下、実施例の説明に使用される必要のある図面を簡単に説明するが、明らかに、以下の説明における図面は本願のいくつかの実施例に過ぎず、当業者であれば、創造的な労働を必要とせずにこれらの図面に基づいて他の図面を取得することもできる。
本願の第１実施例に係るデータ伝送回路の構造ブロック図である。 本願の第２実施例に係るデータ伝送回路の構造ブロック図である。 本願の第３実施例に係るデータ伝送回路の構造ブロック図である。 本願の第４実施例に係るデータ伝送回路の構造ブロック図である。 本願の第５実施例に係るデータ伝送回路の構造ブロック図である。 本願の第６実施例に係るデータ伝送回路の構造ブロック図である。 本願の１つの実施例に係るデータ伝送回路の先入れ先出しデータ処理ユニットの構造ブロック図である。 本願の別の実施例に係るデータ伝送回路の先入れ先出しデータ処理ユニットの構造ブロック図である。 本願の第７実施例に係るデータ伝送回路の構造ブロック図である。 本願の第８実施例に係るデータ伝送回路の構造ブロック図である。 本願の第９実施例に係るデータ伝送回路の構造ブロック図である。 本願の１つの実施例に係るデータ伝送回路のアレイ領域データ記憶ユニットの構造ブロック図である。 本願の第１０実施例に係るデータ伝送回路の構造ブロック図である。 本願の第１１実施例に係るデータ伝送回路の構造ブロック図である。 図８ｆの１つの実施形態の模式図である。 本願の第１２実施例に係るデータ伝送回路の構造ブロック図である。 本願の第１３実施例に係るデータ伝送回路の構造ブロック図である。 本願の第１４実施例に係るデータ伝送回路の構造ブロック図である。 本願の第１５実施例に係るデータ伝送回路の構造ブロック図である。 本願の第１６実施例に係るデータ伝送回路の構造ブロック図である。 図９ｅの１つの実施形態の模式図である。 本願の１つの実施例に係るデータ伝送回路のリードコマンドに応答するタイミング模式図である。 本願の１つの実施例に係るデータ伝送回路の動作タイミング模式図である。 モードレジスタリードコマンドに応答するための遅延回路の構造ブロック図である。 図１１ａの動作タイミング模式図である。 別のモードレジスタリードコマンドに応答するための遅延回路の構造ブロック図である。 本願の１つの実施例に係るデータ伝送方法の概略フローチャートである。 本願の別の実施例に係るデータ伝送方法の概略フローチャートである。 本願のさらに別の実施例に係るデータ伝送方法の概略フローチャートである。
本願の理解を容易にするために、以下、関連する図面を参照しながら本願をより完全に説明する。本願の好ましい実施例は図面に示されている。しかしながら、本願は多くの様々な形態で実施することができ、本明細書に説明される実施例に限定されない。むしろ、これらの実施例は、本願の開示される内容をより徹底的且つ完全にするように提供される。
特に断らない限り、本明細書に使用される全ての技術用語及び科学用語は当業者が通常理解する意味と同じである。ここで、本願の明細書に使用される用語は具体的な実施例を説明するためのものに過ぎず、本願を制限することを意図するものではない。
また、明細書及び以下の特許請求の範囲全体で使用される特定の用語は特定の要素を指す。当業者であれば、製造業者が異なる名前で要素を指し得ることを理解する。本明細書は、名前が異なるが、同じ機能を有する要素を区別することを意図しない。以下の説明及び実施例では、「備える」及び「含む」という用語はいずれも開放型で使用され、従って、「…を含むが、これに限定されない」と解釈されるべきである。同様に、「接続」という用語は、間接的又は直接的な電気的接続を意味することを意図する。対応して、１つの装置が別の装置に接続される場合、この接続は直接的な電気的接続によって実現され、又は他の装置及び接続部品を介する間接的な電気的接続によって実現されてもよい。
本明細書では、「第１」、「第２」等の用語を使用して様々な要素を説明することができるが、これらの要素が当該用語に制限されるべきではないことを理解できる。これらの用語は、１つの要素を別の要素と区別するためのものに過ぎない。例えば、本願の範囲から逸脱することなく、第１要素は第２要素と呼ばれてもよく、同様に、第２要素は第１要素と呼ばれてもよい。
図１に示すように、本願の１つの実施例では、データ伝送回路１００を提供し、モードレジスタデータ記憶ユニット１及びアレイ領域データ記憶ユニット３を含み、モードレジスタデータ記憶ユニット１は、第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力することに用いられ、アレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方は第１ノードＡに接続され、アレイ領域データ記憶ユニット３は、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信することに用いられ、さらに第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力することに用いられる。
例として、続いて図１に示すように、モードレジスタデータ記憶ユニット１が第１クロック信号ＭｒｒＣｌｋに応じてモードレジスタデータＭｒｒＤａｔａ２を出力するように設定し、そのうち、モードレジスタデータ記憶ユニット１は第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力する前に、前段のデータ線からモードレジスタデータＭｒｒＤａｔａ１を読み取り、次にアレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方が第１ノードＡに接続され、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信し且つ第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力するように設定することにより、モードレジスタデータ記憶ユニット１とアレイ領域データ記憶ユニット３の差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータＭｒｒＤａｔａ２を読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間とを一致させ、且つモードレジスタデータＭｒｒＤａｔａ、アレイ領域データＡｒｒａｙＤａｔａがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。ここで、ＭｒｒＤａｔａ１とＭｒｒＤａｔａ２は同じであってもよく、予め設定されたアルゴリズムにマーチングされてもよい。
さらに、図２に示すように、本願の１つの実施例では、アレイ領域データ記憶ユニット３は、出力端子がいずれも第１ノードＡに接続され、入力端子がいずれも第１データ信号線ＡｒｒａｙＤａｔａＬに接続される８つの第１記憶ユニット３１を含み、第１データ信号線ＡｒｒａｙＤａｔａＬは、アレイ領域データＡｒｒａｙＤａｔａを伝送し、アレイ領域データＡｒｒａｙＤａｔａの伝送の正確な制御を容易に実現することに用いられる。
さらに、続いて図２に示すように、本願の１つの実施例では、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙと第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙの駆動クロック周波数は同じであり、これにより、アレイ領域データ記憶ユニット３の入力データが出力データに一致する伝送レートが容易に設定でき、データを入力しながら出力することが実現される。
さらに、図３に示すように、本願の１つの実施例では、データ伝送回路１００は直並列変換回路７０及びデータ駆動モジュール８０をさらに含み、直並列変換回路７０の入力端子は第１ノードＡに接続され、データ駆動モジュール８０は直並列変換回路７０の出力端子に接続され、モードレジスタデータＭｒｒＤａｔａ２又はアレイ領域データＡｒｒａｙＤａｔａを出力することに用いられる。直並列変換回路７０を利用して受信されたデータをシリアルデータに変換した後にデータ駆動モジュール８０に提供して出力することにより、データ伝送の効率を容易に向上させることができる。
さらに、図４に示すように、本願の１つの実施例では、データ伝送回路１００はモードレジスタデータ処理ユニット２０をさらに含み、モードレジスタデータ処理ユニット２０は、先入れ先出しポインタ処理ユニット２１、先入れ先出しデータ処理ユニット２２及びモードレジスタリードコマンド処理ユニット２３を含み、先入れ先出しポインタ処理ユニット２１は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して第３ポインタ信号ＭｒＦｉｆｏＩｎ及び第４ポインタ信号ＭｒＦｉｆｏＯｕｔを生成することに用いられ、先入れ先出しデータ処理ユニット２２は、先入れ先出しポインタ処理ユニット２１とモードレジスタデータ記憶ユニット１の両方に接続され、第３ポインタ信号ＭｒＦｉｆｏＩｎに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出すことに用いられ、さらに第４ポインタ信号ＭｒＦｉｆｏＯｕｔに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力することに用いられ、モードレジスタリードコマンド処理ユニット２３は、受信したモードレジスタリードコマンドＭｒｒＣｍｄ、第２クロック信号Ｃｌｋ及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに基づいて第１クロック信号ＭｒｒＣｌｋを生成することに用いられる。モードレジスタリードコマンドＭｒｒＣｍｄ、第２クロック信号Ｃｌｋ及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに基づいて、モードレジスタデータＭｒｒＤａｔａ１がモードレジスタデータ記憶ユニット１を介して順次出力される時間を制御することにより、モードレジスタデータＭｒｒＤａｔａ０、アレイ領域データＡｒｒａｙＤａｔａがそれぞれのデータ出力チャンネルを介して順次出力されるように正確に制御することを実現する。ここで、ＭｒｒＤａｔａ０とＭｒｒＤａｔａ１は同じであってもよく、予め設定されたアルゴリズムにマーチングされてもよい。
例として、続いて図４に示すように、本願の１つの実施例では、第３ポインタ信号ＭｒＦｉｆｏＩｎと第４ポインタ信号ＭｒＦｉｆｏＯｕｔの駆動クロック周波数は同じであり、これにより、先入れ先出しデータ処理ユニット２２のデータ読み取りとデータ出力との間の時間差の正確な制御が容易に実現される。
さらに、図５ａ及び図５ｂに示すように、本願の１つの実施例では、データ伝送回路１００はコマンド復号回路３０及びアレイ領域データ処理ユニット４０をさらに含み、コマンド復号回路３０の第１出力端子は、モードレジスタリードコマンド処理ユニット２３の入力端子と先入れ先出しポインタ処理ユニット２１の入力端子の両方に接続され、リードコマンドＲｅａｄを受信し、リードコマンドＲｅａｄを復号しリードコマンドがモードレジスタリードコマンドＭｒｒＣｍｄであるかどうかを判断することに用いられ、そうである場合、モードレジスタリードコマンドＭｒｒＣｍｄを出力し、そうでない場合、アレイ領域データリードコマンドＲｅａｄＣｍｄを生成し、アレイ領域データ処理ユニット４０の入力端子はコマンド復号回路３０の第２出力端子に接続され、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答して、記憶ユニットアレイ３００からアレイ領域データＡｒｒａｙＤａｔａを読み出し、アレイ領域データ記憶ユニット３に提供することに用いられる。本実施例は、異なるデータ伝送経路でモードレジスタデータＭｒｒＤａｔａ及びアレイ領域データＡｒｒａｙＤａｔａを読み出すことに対して、データ伝送回路１００を介してモードレジスタデータＭｒｒＤａｔａ２及びアレイ領域データＡｒｒａｙＤａｔａを読み出すことを実現する。
例として、図５ｂに示すように、本願の１つの実施例では、選択モジュール５２がモードレジスタデータＭｒｒＤａｔａ１、アレイ領域データＡｒｒａｙＤａｔａを受信し、且つ選択モジュール５２の出力端子が先入れ先出し記憶ユニット５１に接続され、先入れ先出し記憶ユニット５１が並列接続されるｊ個（ｊが正整数であり、アレイ領域データＡｒｒａｙＤａｔａのビット幅に等しく設定できる）の第３記憶ユニット５１１を含むように設定される。選択モジュール５２の切り替えを制御することにより、モードレジスタデータＭｒｒＤａｔａ１、アレイ領域データＡｒｒａｙＤａｔａが先入れ先出し記憶ユニット５１、直並列変換回路７０、データ駆動モジュール８０及びデータ端末９０を介して順次出力されることを実現する。同時に、図５ａ及び図５ｂに示すように、図５ａにおけるモードレジスタデータＭｒｒＤａｔａ０とアレイ領域データＡｒｒａｙＤａｔａはそれぞれ異なるＦＩＦＯ（先入れ先出しレジスタ）を介して直並列変換回路７０に伝送され、図５ｂにおけるモードレジスタデータＭｒｒＤａｔａ０とアレイ領域データＡｒｒａｙＤａｔａは同じＦＩＦＯを介して直並列変換回路７０に伝送され、図５ａの技術的解決手段はデータ伝送回路のタイミング制御に対してより柔軟であり、図５ｂの技術的解決手段はデータ伝送回路の面積をより小さくすることができる。
例として、図６に示すように、本願の１つの実施例では、先入れ先出しデータ処理ユニット２２は複数の第２記憶ユニット２２１を含み、複数の第２記憶ユニット２２１の出力端子はいずれも第２ノードＯに接続され、第２記憶ユニット２２１は記憶サブユニット２２１１及びドライバ２２１２を含み、ドライバ２２１２の入力端子は記憶サブユニット２２１１の出力端子に接続され、記憶サブユニット２２１１は第３ポインタ信号ＭｒＦｉｆｏＩｎの駆動によってモードレジスタデータＭｒｒＤａｔａ０を受信し、ドライバ２２１２は第４ポインタ信号ＭｒＦｉｆｏＯｕｔの駆動によってモードレジスタデータＭｒｒＤａｔａ１を出力し、これにより、先入れ先出しデータ処理ユニット２２は先入れ先出しポインタ処理ユニット２１と協働して、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタデータＭｒｒＤａｔａ１を読み出す時間の正確な制御を実現し、それにより、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタデータＭｒｒＤａｔａ１を読み出す時間を、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間に一致させるように正確に制御することができる。
例として、図７に示すように、本願の１つの実施例では、各記憶サブユニット２２１１のデータ入力端子はいずれもモードレジスタ２００に接続され、各記憶サブユニット２２１１は第３ポインタ信号ＭｒＦｉｆｏＩｎに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出し、各ドライバ２２１２は第４ポインタ信号ＭｒＦｉｆｏＯｕｔに応答してモードレジスタデータＭｒｒＤａｔａ１を出力する。
例として、図７に示すように、本願の１つの実施例では、前記第３ポインタ信号ＭｒＦｉｆｏＩｎと前記第４ポインタ信号ＭｒＦｉｆｏＯｕｔの駆動クロック周波数は同じであり、これにより、先入れ先出しデータ処理ユニット２２のデータ読み取りとデータ出力との間の時間差の正確な制御が容易に実現される。
図８ａに示すように、本願の１つの実施例では、データ伝送回路１００を提供し、制御可能遅延モジュール１０、モードレジスタデータ処理ユニット２０、アレイ領域データ記憶ユニット３及びモードレジスタデータ記憶ユニット１を含み、制御可能遅延モジュール１０は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、モードレジスタデータ処理ユニット２０は、制御可能遅延モジュールに接続され、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出すことに用いられ、さらに予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力することに用いられ、アレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方は第１ノードＡに接続され、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信することに用いられ、さらに第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力することに用いられ、モードレジスタデータ記憶ユニット１は、第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力することに用いられる。
例として、続いて図８ａに示すように、制御可能遅延モジュール１０がモードレジスタリードコマンドＭｒｒＣｍｄに応答して予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成するように設定することにより、モードレジスタデータ処理ユニット２０はモードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力し、且つモードレジスタデータ記憶ユニット１が第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力し、アレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方が第１ノードＡに接続され、アレイ領域データ記憶ユニット３が第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信し第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力することができるように設定することにより、モードレジスタデータ記憶ユニット１とアレイ領域データ記憶ユニット３の差別制御を実現し、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタデータＭｒｒＤａｔａ２を読み出す時間と、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間とを一致させ、モードレジスタデータＭｒｒＤａｔａ２、アレイ領域データＡｒｒａｙＤａｔａがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。本願における制御可能遅延モジュール１０の動作遅延が決定されると、作業環境の変化による影響をほとんど受けず、作業環境の影響によって引き起こされたデータ伝送経路の制御エラーを効果的に回避することができ、且つ、制御可能遅延モジュール１０の動作遅延は制御し調整することができ、様々なタイプの半導体記憶装置の動作パラメータ要件を満たすことができる。
例として、続いて図８ａに示すように、本願の１つの実施例では、モードレジスタデータ処理ユニット２０がモードレジスタデータＭｒｒＤａｔａ１を出力する開始時点と、制御可能遅延モジュール１０がモードレジスタリードコマンドＭｒｒＣｍｄを受信した時点との間の時間差は第１所定の閾値であり、これにより、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタデータＭｒｒＤａｔａ１を読み出す時間と、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間とを一致させる。
さらに、図８ｂに示すように、本願の１つの実施例では、制御可能遅延モジュール１０は基準遅延ユニット１１及び制御可能遅延ユニット１２を含み、基準遅延ユニット１１は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して予め初期設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、制御可能遅延ユニット１２は、基準遅延ユニット１１の出力端子とモードレジスタデータ処理ユニット２０の入力端子の両方に接続され、初期予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを受信した時点から、予め設定された遅延時間を遅延させて、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、制御可能遅延ユニット１２の動作遅延と、基準遅延ユニット１１の動作遅延との合計は第１所定の閾値に等しい。基準遅延ユニット１１の動作遅延と制御可能遅延ユニット１２の動作遅延との合計を第１所定の閾値に等しく設定することにより、制御可能遅延ユニット１２の動作遅延の範囲は狭くなり、制御可能遅延モジュール１０の動作遅延を第１所定の閾値に調整する効率及び精度が向上する。
さらに、図８ｃに示すように、本願の１つの実施例では、制御可能遅延ユニット１２は直列接続された３つの遅延ユニット１２１を含み、２つの遅延ユニット１２１はそれぞれ一つの第１制御可能スイッチユニット１２２に並列接続され、各第１制御可能スイッチユニット１２２のオンオフを制御することにより、制御可能遅延ユニット１２中の基準遅延ユニット１１とモードレジスタデータ処理ユニット２０との間に直列接続される遅延ユニット１２１の数を変更し、制御可能遅延ユニット１２の動作遅延を調整し、制御可能遅延ユニット１２の動作遅延の勾配制御を実現し、制御可能遅延モジュール１０の動作遅延を第１所定の閾値に調整する効率及び精度が向上する。
例として、図８ｄに示すように、本願の１つの実施例では、アレイ領域データ記憶ユニット３は、出力端子がいずれも第１ノードＡに接続され、入力端子がいずれも第１データ信号線ＡｒｒａｙＤａｔａＬに接続される複数の第１記憶ユニット３１を含み、第１データ信号線ＡｒｒａｙＤａｔａＬは、アレイ領域データＡｒｒａｙＤａｔａを伝送し、アレイ領域データＡｒｒａｙＤａｔａの伝送の正確な制御を容易に実現することに用いられる。
例として、続いて図８ｄに示すように、本願の１つの実施例では、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙと第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙの駆動クロック周波数は同じであり、これにより、アレイ領域データ記憶ユニット３の入力データが出力データに一致する伝送レートが容易に設定でき、データを入力しながら出力することが実現される。
さらに、図８ｅに示すように、本願の１つの実施例では、モードレジスタデータ処理ユニット２０は、先入れ先出しポインタ処理ユニット２１、先入れ先出しデータ処理ユニット２２及びモードレジスタリードコマンド処理ユニット２３を含み、モードレジスタリードコマンド処理ユニット２３は、受信したモードレジスタリードコマンドＭｒｒＣｍｄ、第２クロック信号Ｃｌｋ及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに基づいて第１クロック信号ＭｒｒＣｌｋを生成することに用いられ、先入れ先出しポインタ処理ユニット２１は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して第３ポインタ信号ＭｒＦｉｆｏＩｎ及び第４ポインタ信号ＭｒＦｉｆｏＯｕｔを生成することに用いられ、先入れ先出しデータ処理ユニット２２は、先入れ先出しポインタ処理ユニット２１とモードレジスタデータ記憶ユニット１の両方に接続され、第３ポインタ信号ＭｒＦｉｆｏＩｎに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出すことに用いられ、さらに第４ポインタ信号ＭｒＦｉｆｏＯｕｔに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力することに用いられる。
例として、続いて図８ｅに示すように、本願の１つの実施例では、第３ポインタ信号ＭｒＦｉｆｏＩｎと第４ポインタ信号ＭｒＦｉｆｏＯｕｔの駆動クロック周波数は同じであり、これにより、先入れ先出しデータ処理ユニット２２のデータ読み取りとデータ出力との間の時間差の正確な制御が容易に実現される。
さらに、図８ｆに示すように、本願の１つの実施例では、データ伝送回路１００はコマンド復号回路３０及びアレイ領域データ処理ユニット４０をさらに含み、コマンド復号回路３０の第１出力端子は、モードレジスタリードコマンド処理ユニット２３の入力端子と先入れ先出しポインタ処理ユニット２１の入力端子の両方に接続され、リードコマンドを受信し、リードコマンドＲｅａｄを復号しリードコマンドＲｅａｄがモードレジスタリードコマンドＭｒｒＣｍｄであるかどうかを判断することに用いられ、そうである場合、モードレジスタリードコマンドＭｒｒＣｍｄを出力し、そうでない場合、アレイ領域データリードコマンドＲｅａｄＣｍｄを生成し、アレイ領域データ処理ユニット４０の入力端子はコマンド復号回路３０の第２出力端子に接続され、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答して、記憶ユニットアレイ３００からアレイ領域データＡｒｒａｙＤａｔａを読み出し、アレイ領域データ記憶ユニット３に提供することに用いられる。
例として、図８ｇに示すように、基準遅延ユニット１１が直列接続された複数のサブ遅延ユニットを含むように設定されてもよく、サブ遅延ユニットは、アレイ領域データ処理ユニット４０がアレイ領域データリードコマンドに応答してアレイ領域データパス中の遅延時間が固定された機能ユニットを読み出す動作遅延をコピーすることに用いられ、制御可能遅延ユニットの動作遅延と、アレイ領域データ処理ユニット４０がアレイ領域データリードコマンドに応答してアレイ領域データパス中の遅延時間が可変の機能ユニットを読み出す遅延時間とが一致するように設定し、制御可能遅延ユニットの動作遅延の勾配制御を実現し、制御可能遅延モジュールの動作遅延を第１所定の閾値に調整する効率及び精度が向上する。
図９ａに示すように、本願の１つの実施例では、データ伝送回路１００を提供し、遅延モジュール４、モードレジスタデータ処理ユニット２０、アレイ領域データ記憶ユニット３及びモードレジスタデータ記憶ユニット１を含み、遅延モジュール４は、モードレジスタリードコマンドＭｒｒＣｍｄを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、モードレジスタデータ処理ユニット２０は、遅延モジュール４とモードレジスタデータ記憶ユニット１の両方に接続され、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出すことに用いられ、さらに予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力することに用いられ、アレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方は第１ノードＡに接続され、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信することに用いられ、さらに第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力することに用いられ、そのうち、モードレジスタデータ記憶ユニット１は、第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力することに用いられる。
例として、図９ａに示すように、遅延モジュール４がモードレジスタリードコマンドＭｒｒＣｍｄを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成するように設定することにより、モードレジスタデータ処理ユニット２０はモードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力し、且つモードレジスタデータ記憶ユニット１が第１クロック信号ＭｒｒＣｌｋに応答してモードレジスタデータＭｒｒＤａｔａ２を出力し、アレイ領域データ記憶ユニット３の出力端子及びモードレジスタデータ記憶ユニット１の出力端子の両方が第１ノードに接続され、アレイ領域データ記憶ユニット３が第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを受信し第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙに応答してアレイ領域データＡｒｒａｙＤａｔａを出力することができるように設定することにより、モードレジスタデータ記憶ユニット１とアレイ領域データ記憶ユニット３の差別制御を実現し、モードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタデータＭｒｒＤａｔａ２を読み出す時間と、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間とを一致させ、モードレジスタデータＭｒｒＤａｔａ２、アレイ領域データＡｒｒａｙＤａｔａがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
さらに、図９ｂに示すように、本願の１つの実施例では、遅延モジュール４は、第１遅延ユニット４１、第２遅延ユニット４２及び第３遅延ユニット４３を含み、第１遅延ユニット４１は、モードレジスタリードコマンドＭｒｒＣｍｄを受信した時点から第２所定の時間だけ遅延し、第１予め設定されたリード遅延信号を生成することに用いられ、第２遅延ユニット４２は、第１遅延ユニット４１の出力端子に接続され、第１予め設定されたリード遅延信号を受信した時点から第３所定の時間だけ遅延し、第２予め設定されたリード遅延信号を生成することに用いられ、第３所定の時間は列選択制御モジュール（図示略）の動作遅延に等しく、第３遅延ユニット４３は、第２遅延ユニット４２の出力端子とモードレジスタデータ処理ユニット２０の入力端子の両方に接続され、第２予め設定されたリード遅延信号を受信した時点から第４所定の時間だけ遅延し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、第２所定の時間、第３所定の時間及び第４所定の時間の合計は第１所定の時間に等しい。本実施例は、特定のタイプの半導体記憶装置の列選択制御モジュールの動作遅延が伝送回路に影響を与えることを回避することができる。
さらに、図９ｃに示すように、本願の１つの実施例では、第３遅延ユニット４３は第１サブ遅延ユニット４３１及び第２サブ遅延ユニット４３２を含み、第１サブ遅延ユニット４３１は、第２遅延ユニット４２の出力端子に接続され、第２予め設定されたリード遅延信号を受信した時点から第５所定の時間だけ遅延し、第３予め設定されたリード遅延信号を生成することに用いられ、第５所定の時間は読み取り／書き込みアンプの動作遅延に等しく、第２サブ遅延ユニット４３２は、第１サブ遅延ユニット４３１の出力端子とモードレジスタデータ処理ユニット２０の入力端子の両方に接続され、第３予め設定されたリード遅延信号を受信した時点から第６所定の時間だけ遅延し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、第５所定の時間と第６所定の時間の合計は第４所定の時間に等しい。本実施例は、特定のタイプの半導体記憶装置の読み取り／書き込みアンプの動作遅延が伝送回路に影響を与えることを回避することができる。
例として、続いて図９ｃに示すように、本願の１つの実施例では、アレイ領域データ記憶ユニット３は、出力端子がいずれも第１ノードＡに接続され、入力端子がいずれも第１データ信号線に接続される複数の第１記憶ユニット３１（図９ｃには示されていない）を含み、第１データ信号線はアレイ領域データＡｒｒａｙＤａｔａを伝送することに用いられる。
例として、続いて図９ｃに示すように、本願の１つの実施例では、第１ポインタ信号ＦｉｆｏＩｎ＿ａｒｒａｙと第２ポインタ信号ＦｉｆｏＯｕｔ＿ａｒｒａｙの駆動クロック周波数は同じである。
さらに、図９ｄに示すように、本願の１つの実施例では、モードレジスタデータ処理ユニット２０は、先入れ先出しポインタ処理ユニット２１、先入れ先出しデータ処理ユニット２２及びモードレジスタリードコマンド処理ユニット２３を含み、モードレジスタリードコマンド処理ユニット２３は、受信したモードレジスタリードコマンドＭｒｒＣｍｄ、第２クロック信号Ｃｌｋ及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙに基づいて第１クロック信号ＭｒｒＣｌｋを生成することに用いられ、先入れ先出しポインタ処理ユニット２１は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して第３ポインタ信号ＭｒＦｉｆｏＩｎ及び第４ポインタ信号ＭｒＦｉｆｏＯｕｔを生成することに用いられ、先入れ先出しデータ処理ユニット２２は、先入れ先出しポインタ処理ユニット２１とモードレジスタデータ記憶ユニット１の両方に接続され、第３ポインタ信号ＭｒＦｉｆｏＩｎに応答してモードレジスタ２００からモードレジスタデータＭｒｒＤａｔａ０を読み出すことに用いられ、さらに第４ポインタ信号ＭｒＦｉｆｏＯｕｔに応答してモードレジスタデータ記憶ユニット１にモードレジスタデータＭｒｒＤａｔａ１を出力することに用いられる。本願の１つの実施例では、第３ポインタ信号ＭｒＦｉｆｏＩｎと第４ポインタ信号ＭｒＦｉｆｏＯｕｔの駆動クロック周波数は同じである。
さらに、図９ｅ及び図９ｆに示すように、本願の１つの実施例では、データ伝送回路１００はコマンド復号回路３０及びアレイ領域データ処理ユニット４０をさらに含み、コマンド復号回路３０の第１出力端子は、モードレジスタリードコマンド処理ユニット２３の入力端子と先入れ先出しポインタ処理ユニット２１の入力端子の両方に接続され、リードコマンドを受信し、リードコマンドＲｅａｄを復号しリードコマンドＲｅａｄがモードレジスタリードコマンドＭｒｒＣｍｄであるかどうかを判断することに用いられ、そうである場合、モードレジスタリードコマンドＭｒｒＣｍｄを出力し、そうでない場合、アレイ領域データリードコマンドＲｅａｄＣｍｄを生成し、アレイ領域データ処理ユニットの入力端子はコマンド復号回路３０の第２出力端子に接続され、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答して、記憶ユニットアレイ３００からアレイ領域データＡｒｒａｙＤａｔａを読み出し、アレイ領域データ記憶ユニット３に提供することに用いられる。
例として、続いて図９ｆに示すように、アレイ領域データ処理ユニット４０がアレイ領域データリードコマンドに応答してアレイ領域データを読み出す遅延時間を、第１リード動作遅延ユニット１１０１の遅延時間、列選択制御モジュール１２０１の動作遅延、及び第３リード動作遅延ユニット１３０１の遅延時間の合計に相当することができ、第２遅延ユニット４２が列選択制御モジュール１２０１の動作遅延をコピーするように設定し、第１遅延ユニット４１の遅延時間が第１リード動作遅延ユニット１１０１の遅延時間に一致し、且つ第３遅延ユニット４３の遅延時間が第３リード動作遅延ユニット１３０１の遅延時間に一致するように設定することにより、モードレジスタリードコマンドＭｒｒＣｍｄに応答して設定パラメータＭｒｒＤａｔａ２を読み出す時間は、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間に一致する。
さらに、続いて図７に示すように、本願の１つの実施例では、アレイ領域データ処理ユニット４０の動作遅延と前記第１所定の時間との差分値は、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）等の特定のタイプの半導体記憶装置の動作パラメータ要件を満たすために、所定の閾値として設定されてもよい。
例として、図１０ａ及び図１０ｂに示すように、本願の１つの実施例では、第３ポインタ信号ＭｒＦｉｆｏＩｎとモードレジスタリードコマンドＭｒｒＣｍｄの周波数が同じであり、第４ポインタ信号ＭｒＦｉｆｏＯｕｔと予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙの周波数が同じであるように設定し、予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙの駆動時間とモードレジスタリードコマンドＭｒｒＣｍｄの駆動時間との時間差を第１所定の時間Ｔｄとして設定し、アレイ領域データ処理ユニット４０の動作遅延と前記第１所定の時間との差分値を所定の閾値として設定することができ、これにより、モードレジスタリードコマンドＭｒｒＣｍｄに応答して設定パラメータＭｒｒＤａｔａ２を読み出す時間は、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間に一致する。
例として、本願の１つの実施例では、所定の閾値は、ＬＰＤＤＲ４等の特定のタイプの半導体記憶装置の動作パラメータ要件を満たすために、列のリフレッシュ周期の整数倍に設定されてもよい。
図１１ａはデータ伝送回路におけるモードレジスタリードコマンドＭｒｒＣｍｄに応答してモードレジスタ２００から設定パラメータＭｒｒＤａｔａ０を読み出すために設置された遅延回路２０００を示しており、図１１ｂは図１１ａの動作タイミング模式図である。遅延回路２０００は、第１トリガー５０１、第２トリガー５０２、第３トリガー５０３、第４トリガー５０４及び遅延チェーン４００を含み、遅延チェーン４００は、モードレジスタリードコマンドＭｒｒＣｍｄに応答して第１クロック信号Ｃｌｋ１、第２クロック信号Ｃｌｋ２、第３クロック信号Ｃｌｋ３、第４クロック信号Ｃｌｋ４及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙを生成することに用いられ、第１トリガー５０１は、第１クロック信号Ｃｌｋ１に応答して設定パラメータＭｒｒＤａｔａ０を受信することに用いられ、第２トリガー５０２は、第２クロック信号Ｃｌｋ２に応答して第１トリガー５０１により提供されたデータを受信することに用いられ、第３トリガー５０３は、第３クロック信号Ｃｌｋ３に応答して第２トリガー５０２により提供されたデータを受信することに用いられ、第４トリガー５０４は、第４クロック信号Ｃｌｋ４に応答して第３トリガー５０３により提供されたデータを受信し設定パラメータＭｒｒＤａｔａ１を出力することに用いられる。遅延チェーン４００によって生成された第１クロック信号Ｃｌｋ１、第２クロック信号Ｃｌｋ２、第３クロック信号Ｃｌｋ３、第４クロック信号Ｃｌｋ４及び予め設定されたリード遅延信号Ｒｅａｄ Ｌａｔｅｎｃｙの駆動時間を制御することにより、モードレジスタリードコマンドＭｒｒＣｍｄに応答して設定パラメータＭｒｒＤａｔａ２を読み出す時間が、アレイ領域データリードコマンドＲｅａｄＣｍｄに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間に一致するように制御する。
図１１ａと図１１ｃを同時に参照すると、図１１ａにおける各クロック（Ｃｌｋ１、Ｃｌｋ２、Ｃｌｋ３、Ｃｌｋ４）は、ＭｒｒＤａｔａ１からＭｒｒＤａｔａ２への正しいタイミングを確保するために調整する必要があり、これに対して、図１１ｃでは、ＭｒｒＣｍｄからＲｅａｄ Ｌａｔｅｎｃｙへのタイミングのみを調整すればよく、図１１ｃの技術的解決手段は調整がより容易である。
本願の１つの実施例では、記憶装置を提供し、アレイ領域データＡｒｒａｙＤａｔａを記憶するための記憶ユニットアレイ３００、モードレジスタデータＭｒｒＤａｔａ０を記憶するためのモードレジスタ２００及び本願の実施例のいずれかにおけるデータ伝送回路を含む。本実施例により、モードレジスタデータ記憶ユニット１とアレイ領域データ記憶ユニット３の差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータＭｒｒＤａｔａ２を読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データＡｒｒａｙＤａｔａを読み出す時間とを一致させ、且つモードレジスタデータＭｒｒＤａｔａ２、アレイ領域データＡｒｒａｙＤａｔａがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
図１２に示すように、本願の１つの実施例では、
モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップ５０２と、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップ５０４であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続される、ステップ５０４とを含む、データ伝送方法を提供する。
例として、続いて図１２に示すように、モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答してモードレジスタデータを出力し、且つアレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し第２ポインタ信号に応答して前記アレイ領域データを出力し、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されることにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
図１３に示すように、本願の１つの実施例では、
制御可能遅延モジュールに基づきモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップ６０２と、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップ６０４と、
前記モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップ６０６と、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップ６０８であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続される、ステップ６０８とを含む、データ伝送方法を提供する。
例として、続いて図１３に示すように、制御可能遅延モジュールに基づきモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成することにより、モードレジスタデータ処理ユニットは、前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力し、モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答してモードレジスタデータを出力し、且つアレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し第２ポインタ信号に応答して前記アレイ領域データを出力することができ、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されることにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。本願における制御可能遅延モジュールの動作遅延が決定されると、作業環境の変化による影響をほとんど受けず、作業環境の影響によって引き起こされたデータ伝送経路の制御エラーを効果的に回避することができ、且つ、制御可能遅延モジュールの動作遅延は制御し調整することができ、様々なタイプの半導体記憶装置の動作パラメータ要件を満たすことができる。
図１４に示すように、本願の１つの実施例では、
モードレジスタリードコマンドを受信した時点から、遅延モジュールが第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップ７０２と、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップ７０４と、
前記モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップ７０６と、
アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップ７０８であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続される、ステップ７０８とを含む、データ伝送方法を提供する。
例として、続いて図１４に示すように、遅延モジュールに基づきモードレジスタリードコマンドを受信した時点から、遅延モジュールが第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成することにより、モードレジスタデータ処理ユニットは、モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出し、且つ予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力し、アレイ領域データ記憶ユニットに基づき第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力し、且つモードレジスタデータ記憶ユニットに基づき第１クロック信号に応答してモードレジスタデータを出力し、アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されることにより、モードレジスタデータ記憶ユニットとアレイ領域データ記憶ユニットの差別制御を実現し、モードレジスタリードコマンドに応答してモードレジスタデータを読み出す時間と、アレイ領域のデータリードコマンドに応答してアレイ領域データを読み出す時間とを一致させ、モードレジスタデータ、アレイ領域データがそれぞれの出力チャンネルを介して順次出力されるように正確に制御する。
上記実施例におけるデータ伝送方法についての具体的な限定は上記のデータ伝送回路についての限定を参照すればよく、ここで詳しく説明しない。
図１２～図１４のフローチャート中の各ステップは矢印の指示に従って順次表示されているが、これらのステップは必ずしも矢印で指示される順序に従って順次実行される必要がないと理解するべきである。本明細書で明記されていない限り、これらのステップの実行順序は厳しく制限されず、これらのステップは他の順序で実行されてもよい。且つ、図１２～図１４における少なくとも一部のステップは複数のサブステップ又は複数の段階を含んでもよく、これらのサブステップ又は段階は必ずしも同一の時刻に実行完了される必要がなく、異なる時刻に実行されてもよく、これらのサブステップ又は段階の実行順序も、必ずしも順次実行される必要がなく、他のステップ又は他のステップのサブステップ又は段階の少なくとも一部と順次又は交替して実行されてもよい。
当業者であれば、上記実施例を実現する方法におけるプロセスの全部又は一部は、コンピュータプログラムにより関連するハードウェアを命令することで完成でき、前記コンピュータプログラムは不揮発性コンピュータ読み取り可能な記憶媒体に記憶でき、該コンピュータプログラムが実行される際に、上記各方法の実施例のプロセスを含んでもよいと理解することができる。本願が提供する各実施例に使用される、メモリ、記憶、データベース又はその他の媒体に対する任意の援用は、いずれも不揮発性及び／又は揮発性メモリを含んでもよい。不揮発性メモリは、読み取り専用メモリ（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、電気的にプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）又はフラッシュメモリを含んでもよい。揮発性メモリは、ランダムアクセスメモリ（ＲＡＭ）又は外部キャッシュメモリを含んでもよい。限定ではなく、説明するために、ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲＳＤＲＡＭ）、拡張型ＳＤＲＡＭ（ＥＳＤＲＡＭ）、同期リンク（Ｓｙｎｃｈｌｉｎｋ） ＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクトメモリバスダイナミックＲＡＭ（ＤＲＤＲＡＭ）、及びメモリバスダイナミックＲＡＭ（ＲＤＲＡＭ）等の様々な形態で得られてもよい。
なお、上記実施例は説明するためのものに過ぎず、本発明を限定することを意味するものではない。
上記実施例の各技術的特徴は任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴の全ての可能な組み合わせが説明されていないが、矛盾がない限り、これらの技術的特徴の組み合わせは本明細書に記載の範囲であると見なすべきである。
以上の実施例は本願のいくつかの実施形態を示しているに過ぎず、その説明は具体的で詳細であるが、特許請求の範囲を制限するものと理解すべきではない。なお、当業者であれば、本願の要旨を逸脱することなく、様々な変形や改良を行うことができ、これらは本願の保護範囲に属する。従って、本願の保護範囲は添付の特許請求の範囲によって定められるべきである。
１００ データ伝送回路
１ モードレジスタデータ記憶ユニット
３ アレイ領域データ記憶ユニット
４ 遅延モジュール
３１ 第１記憶ユニット
１０ 制御可能遅延モジュール
２０ モードレジスタデータ処理ユニット
２００ モードレジスタ
１１ 基準遅延ユニット
１２ 制御可能遅延ユニット
１２１ 遅延ユニット
１２２ 第１制御可能スイッチユニット
４１ 第１遅延ユニット
４２ 第２遅延ユニット
４３ 第３遅延ユニット
４３１ 第１サブ遅延ユニット
４３２ 第２サブ遅延ユニット
１１０１ 第１リード動作遅延ユニット
１２０１ 列選択制御モジュール
１３０１ 第３リード動作遅延ユニット
２１ 先入れ先出しポインタ処理ユニット
２２ 先入れ先出しデータ処理ユニット
２３ モードレジスタリードコマンド処理ユニット
２２１ 第２記憶ユニット
２２１１ 記憶サブユニット
２２１２ ドライバ
３０ コマンド復号回路
４０ アレイ領域データ処理ユニット
３００ 記憶ユニットアレイ
５０ 第１セレクター
５１ 先入れ先出し記憶ユニット
５２ 選択モジュール
５１１ 第３記憶ユニット
６０ 先入れ先出しメモリ
７０ 直並列変換回路
８０ データ駆動モジュール
９０ データ端末
５０１ 第１トリガー
５０２ 第２トリガー
５０３ 第３トリガー
５０４ 第４トリガー
４００ 遅延チェーン
１０００ 記憶装置
２０００ 遅延回路

Claims (15)

  1. データ伝送回路であって、
    第１クロック信号に応答してモードレジスタデータを出力することに用いられるモードレジスタデータ記憶ユニットと、
    出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
    前記データ伝送回路は、アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットを更に含むことを特徴とするデータ伝送回路。
  2. 前記アレイ領域データ記憶ユニットは複数の第１記憶ユニットを含み、各前記第１記憶ユニットの出力端子がいずれも前記第１ノードに接続され、各前記第１記憶ユニットの入力端子がいずれも第１データ信号線に接続され、前記第１データ信号線は前記アレイ領域データを伝送することに用いられ、
    前記第１ポインタ信号と前記第２ポインタ信号の駆動クロック周波数は同じであることを特徴とする請求項１に記載のデータ伝送回路。
  3. 前記データ伝送回路は、
    入力端子が前記第１ノードに接続される直並列変換回路と、
    前記直並列変換回路の出力端子に接続され、前記モードレジスタデータ又は前記アレイ領域データを出力することに用いられるデータ駆動モジュールと、
    モードレジスタデータ処理ユニットをさらに含み、
    前記モードレジスタデータ処理ユニットは、
    受信したモードレジスタリードコマンド、第２クロック信号及び予め設定されたリード遅延信号に基づいて前記第１クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
    前記モードレジスタリードコマンドに応答して、第３ポインタ信号及び第４ポインタ信号を生成することに用いられ、前記第３ポインタ信号と前記第４ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
    前記先入れ先出しポインタ処理ユニット、前記モードレジスタデータ記憶ユニット及びモードレジスタのいずれにも接続され、前記第３ポインタ信号に応答して前記モードレジスタからモードレジスタデータを読み出すことに用いられ、前記第４ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含み、
    前記データ伝送回路は、第１出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記第１出力端子から前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成して第２出力端子から出力するコマンド復号回路をさらに含み、
    前記アレイ領域データ処理ユニットの入力端子が前記コマンド復号回路の前記第２出力端子に接続されることを特徴とする請求項１または２に記載のデータ伝送回路。
  4. 前記先入れ先出しデータ処理ユニットは、
    複数の第２記憶ユニットの出力端子がいずれも第２ノードに接続される第２記憶ユニットを含み、
    前記第２記憶ユニットは記憶サブユニット及びドライバを含み、前記ドライバの入力端子は前記記憶サブユニットの出力端子に接続され、前記記憶サブユニットは前記第３ポインタ信号の駆動によって前記モードレジスタデータを受信し、前記ドライバは前記第４ポインタ信号の駆動によって前記モードレジスタデータを出力し、
    各前記記憶サブユニットのデータ入力端子はいずれも前記モードレジスタに接続されることを特徴とする請求項３に記載のデータ伝送回路。
  5. データ伝送回路であって、
    モードレジスタリードコマンドに応答して予め設定されたリード遅延信号を生成することに用いられる制御可能遅延モジュールと、
    前記制御可能遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられるモードレジスタデータ処理ユニットと、
    出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
    前記モードレジスタデータ記憶ユニットは、第１クロック信号に応答して前記モードレジスタデータを出力することに用いられることを特徴とするデータ伝送回路。
  6. 前記モードレジスタデータ処理ユニットがモードレジスタデータを出力する開始時点と、前記制御可能遅延モジュールがモードレジスタリードコマンドを受信した時点との間の時間差は第１所定の閾値であることを特徴とする請求項５に記載のデータ伝送回路。
  7. 前記制御可能遅延モジュールは、
    前記モードレジスタリードコマンドに応答して初期予め設定されたリード遅延信号を生成することに用いられる基準遅延ユニットと、
    前記基準遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記初期予め設定されたリード遅延信号を受信した時点から、予め設定された遅延時間を遅延させて、前記予め設定されたリード遅延信号を生成することに用いられる制御可能遅延ユニットと、を含み、
    前記制御可能遅延ユニットの動作遅延と、前記基準遅延ユニットの動作遅延との合計は前記第１所定の閾値に等しく、
    前記制御可能遅延ユニットは直列接続された少なくとも２つの遅延ユニットを含み、
    少なくとも１つの前記遅延ユニットは第１制御可能スイッチユニットに並列接続され、
    各前記第１制御可能スイッチユニットのオンオフを制御することにより、前記制御可能遅延ユニットの前記基準遅延ユニットと前記モードレジスタデータ処理ユニットとの間に直列接続される遅延ユニットの数を変更し、前記制御可能遅延ユニットの動作遅延を調整し、
    前記アレイ領域データ記憶ユニットは複数の第１記憶ユニットを含み、各前記第１記憶ユニットの出力端子がいずれも前記第１ノードに接続され、各前記第１記憶ユニットの入力端子がいずれも第１データ信号線に接続され、前記第１データ信号線はアレイ領域データを伝送することに用いられ、
    前記第１ポインタ信号と前記第２ポインタ信号の駆動クロック周波数は同じであり、
    前記モードレジスタデータ処理ユニットは、
    受信したモードレジスタリードコマンド、第２クロック信号及び予め設定されたリード遅延信号に基づいて前記第１クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
    前記モードレジスタリードコマンドに応答して第３ポインタ信号及び第４ポインタ信号を生成することに用いられ、前記第３ポインタ信号と前記第４ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
    前記先入れ先出しポインタ処理ユニット及び前記モードレジスタデータ記憶ユニットの両方に接続され、前記第３ポインタ信号に応答して前記モードレジスタから前記モードレジスタデータを読み出すことに用いられ、さらに前記第４ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含むことを特徴とする請求項６に記載のデータ伝送回路。
  8. 第１出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成するコマンド復号回路と、
    入力端子が前記コマンド復号回路の第２出力端子に接続され、前記アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットと、をさらに含むことを特徴とする請求項７に記載のデータ伝送回路。
  9. データ伝送回路であって、
    モードレジスタリードコマンドを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成することに用いられる遅延モジュールと、
    前記遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられるモードレジスタデータ処理ユニットと、
    出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第１ノードに接続され、第１ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第２ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
    前記モードレジスタデータ記憶ユニットは、第１クロック信号に応答して前記モードレジスタデータを出力することに用いられることを特徴とするデータ伝送回路。
  10. 前記遅延モジュールは、
    前記モードレジスタリードコマンドを受信した時点から第２所定の時間だけ遅延し、第１予め設定されたリード遅延信号を生成することに用いられる第１遅延ユニットと、
    前記第１遅延ユニットの出力端子に接続され、前記第１予め設定されたリード遅延信号を受信した時点から第３所定の時間だけ遅延し、第２予め設定されたリード遅延信号を生成することに用いられる第２遅延ユニットであって、前記第３所定の時間は列選択制御モジュールの動作遅延に等しい第２遅延ユニットと、
    前記第２遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記第２予め設定されたリード遅延信号を受信した時点から第４所定の時間だけ遅延し、前記予め設定されたリード遅延信号を生成することに用いられる第３遅延ユニットと、を含み、
    前記第２所定の時間、前記第３所定の時間及び前記第４所定の時間の合計は前記第１所定の時間に等しく、
    前記第３遅延ユニットは、
    前記第２遅延ユニットの出力端子に接続され、前記第２予め設定されたリード遅延信号を受信した時点から第５所定の時間だけ遅延し、第３予め設定されたリード遅延信号を生成することに用いられる第１サブ遅延ユニットであって、前記第５所定の時間は読み取り／書き込みアンプの動作遅延に等しい第１サブ遅延ユニットと、
    前記第１サブ遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記第３予め設定されたリード遅延信号を受信した時点から第６所定の時間だけ遅延し、前記予め設定されたリード遅延信号を生成することに用いられる第２サブ遅延ユニットと、を含み、
    前記第５所定の時間と前記第６所定の時間の合計は前記第４所定の時間に等しいことを特徴とする請求項９に記載のデータ伝送回路。
  11. 前記アレイ領域データ記憶ユニットは複数の第１記憶ユニットを含み、各前記第１記憶ユニットの出力端子がいずれも前記第１ノードに接続され、各前記第１記憶ユニットの入力端子がいずれも第１データ信号線に接続され、前記第１データ信号線は前記アレイ領域データを伝送することに用いられ、
    前記第１ポインタ信号と前記第２ポインタ信号の駆動クロック周波数は同じであり、
    前記モードレジスタデータ処理ユニットは、
    受信したモードレジスタリードコマンド、第２クロック信号及び予め設定されたリード遅延信号に基づいて前記第１クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
    前記モードレジスタリードコマンドに応答して第３ポインタ信号及び第４ポインタ信号を生成することに用いられ、前記第３ポインタ信号と前記第４ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
    前記先入れ先出しポインタ処理ユニット及び前記モードレジスタデータ記憶ユニットの両方に接続され、前記第３ポインタ信号に応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記第４ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含み、
    前記データ伝送回路は、
    第１出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成するコマンド復号回路と、
    入力端子が前記コマンド復号回路の第２出力端子に接続され、前記アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットと、をさらに含むことを特徴とする請求項１０に記載のデータ伝送回路。
  12. 記憶装置であって、
    アレイ領域データを記憶するための記憶ユニットアレイと、
    モードレジスタデータを記憶するためのモードレジスタと、
    請求項１～１１のいずれか１項に記載のデータ伝送回路と、を含むことを特徴とする記憶装置。
  13. データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、モードレジスタデータ記憶ユニット、アレイ領域データ記憶ユニット、及びアレイ領域データ処理ユニットを含み、
    前記モードレジスタデータ記憶ユニットが第１クロック信号に応答して、モードレジスタデータを出力するステップと、
    前記アレイ領域データ記憶ユニットが第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップと、
    前記アレイ領域データ処理ユニットがアレイ領域データリードコマンドに応答して、前記アレイ領域データ記憶ユニットに提供するために、記憶ユニットアレイからアレイ領域データを読み出すステップと、を含む、ことを特徴とするデータ伝送方法。
  14. データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、制御可能遅延モジュール、モードレジスタデータ処理ユニット、及びアレイ領域データ記憶ユニットを含み、
    前記制御可能遅延モジュールがモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップと、
    前記モードレジスタデータ処理ユニットが前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
    前記モードレジスタデータ記憶ユニットが第１クロック信号に応答して、モードレジスタデータを出力するステップと、
    前記アレイ領域データ記憶ユニットが第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップと、を含む、ことを特徴とするデータ伝送方法。
  15. データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、遅延モジュール、モードレジスタデータ処理ユニット、及びアレイ領域データ記憶ユニットを含み、
    前記遅延モジュールがモードレジスタリードコマンドを受信した時点から第１所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップと、
    前記モードレジスタデータ処理ユニットが前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
    前記モードレジスタデータ記憶ユニットに基づき第１クロック信号に応答して、モードレジスタデータを出力するステップと、
    前記アレイ領域データ記憶ユニットが第１ポインタ信号に応答してアレイ領域データを受信し、且つ第２ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第１ノードに接続されるステップと、を含む、ことを特徴とするデータ伝送方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182367A (ja) 2009-02-05 2010-08-19 Elpida Memory Inc 半導体記憶装置
WO2014129438A1 (ja) 2013-02-25 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2015109124A (ja) 2013-12-04 2015-06-11 マイクロン テクノロジー， インク． 半導体装置及びこれを備える情報処理システム
JP2015219927A (ja) 2014-05-14 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US20190237126A1 (en) 2018-01-29 2019-08-01 Micron Technology, Inc. Semiconductor device having mode register
US20200027494A1 (en) 2018-07-20 2020-01-23 Micron Technology, Inc. Memory device with a signal control mechanism

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010140579A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体記憶装置
CN102103472B (zh) * 2009-12-16 2013-06-05 北大方正集团有限公司 在喷墨印刷中打印图像原像及其镜像的装置及其方法
US10068648B1 (en) * 2017-08-30 2018-09-04 Micron Technology, Inc. Distributed mode registers in memory devices
KR102421153B1 (ko) * 2017-12-28 2022-07-14 삼성전자주식회사 Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법
KR102385569B1 (ko) * 2018-01-03 2022-04-12 삼성전자주식회사 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182367A (ja) 2009-02-05 2010-08-19 Elpida Memory Inc 半導体記憶装置
WO2014129438A1 (ja) 2013-02-25 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2015109124A (ja) 2013-12-04 2015-06-11 マイクロン テクノロジー， インク． 半導体装置及びこれを備える情報処理システム
JP2015219927A (ja) 2014-05-14 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US20190237126A1 (en) 2018-01-29 2019-08-01 Micron Technology, Inc. Semiconductor device having mode register
US20200027494A1 (en) 2018-07-20 2020-01-23 Micron Technology, Inc. Memory device with a signal control mechanism

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