KR20030046128A - 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고고주파에서 동작가능한 파이프라인 구조를 갖는 반도체메모리장치 - Google Patents

레이턴시가 증가하더라도 칩 면적을 증가시키지 않고고주파에서 동작가능한 파이프라인 구조를 갖는 반도체메모리장치 Download PDF

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Abstract

가변적인 카스 레이턴시를 쉽게 제어할 수 있으며 또한 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고 고주파에서 동작가능한 파이프라인 구조를 갖는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 외부에서 인가되는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치, 상기 칼럼 어드레스 래치에 저장된 칼럼 어드레스를 디코딩하여 칼럼 선택라인을 구동하는 칼럼 선택라인 드라이버, 메모리셀로부터 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기, 및 상기 입출력라인 감지증폭기의 출력 데이터를 저장하고 저장된 출력 데이터를 출력핀으로 출력하는 복수개의 버퍼래치들을 구비하고, 상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 파이프라인 구조를 가지며 상기 복수개의 버퍼래치들은 웨이브 파이프라인 구조를 갖는 것을 특징으로 한다.

Description

레이턴시가 증가하더라도 칩 면적을 증가시키지 않고 고주파에서 동작가능한 파이프라인 구조를 갖는 반도체 메모리장치{Semiconductor memory device having pipeline structure for increasing operating frequency and decreasing chip area}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 파이프라인 구조에 관한 것이다.
최근에 그래픽 응용분야에서도 초고속 그래픽 메모리장치의 요구가 증대되어 왔다. 이에 따라 클럭 주파수가 300Mhz이고 600Mbps/pin의 고속 대역폭(Bandwidth)을 갖는 갖는 DDR(Double data rate) 싱크로너스 메모리장치가 등장하고 있으며, 이들은 카스 레이턴시(CAS latency, CL)가 5인 정도까지 동작된다.
한편 싱크로너스 메모리장치에 독출명령이 인가된 후 데이터가 출력핀으로 출력되기까지 걸리는 시간(tAA)이 제조공정이 발전되더라도 그다지 개선되지 않는 상태에서 고주파 동작을 가능하게 하기 위해서는 카스 레이턴시가 커지게 된다. 카스 레이턴시가 5이고 동작클럭 주파수가 300Mhz인 정도에서는 카스 레이턴시를 구현하기 위해 일반적으로 웨이프 파이프라인(Wave-pipeline) 방식이 사용된다.
도 1은 카스 레이턴시가 7인 SDR(Single Data Rate) 싱크로너스 디램에서의 웨이브 파이프라인을 개념적으로 나타내는 도면이다.
도 1을 참조하면, SDR 싱크로너스 디램에서는 데이터 소오스(11), 즉 비트라인 감지증폭기로부터 출력패드(12)까지 데이터가 출력되는 경로에 7개의 버퍼래치들(DATA0 내지 DATA6)이 구비된다. 데이터 소오스(11)부터 버퍼래치들(DATA0 내지DATA6)의 입력부분까지는 독출명령이 인가되는 클럭신호(CLK) 및 이들이 지연되어 발생되는 입력 제어클럭 신호들(DL0 내지 DL6)에 동기되어 순차적으로 제어되고, 버퍼래치들(DATA0 내지 DATA6)의 출력부분은 레이턴시가 카운트된 출력 제어클럭 신호들(CDQ0 내지 CDQ6)에 의해 제어된다.
즉 웨이브 파이프라인 방식에서는 데이터 소오스(11)로부터 출력패드(12)까지의 긴 파이프(Pipe)를 여러조각으로 자르지 않고 중간에 버퍼래치들(DATA0 내지 DATA6)을 두고 버퍼래치들(DATA0 내지 DATA6)의 앞 부분의 파이프는 길게 하나로 구성하고 버퍼래치들(DATA0 내지 DATA6)의 뒷 부분은 레이턴시 만큼 카운트하여 필요한 클럭 시점에서 버퍼래치들(DATA0 내지 DATA6)에 저장된 데이터를 가져가는 방식이다.
상술한 웨이브 파이프라인 구조는 그 입출력 타이밍의 제어가 쉽고 출력 제어클럭 신호들(CDQ0 내지 CDQ6)이 버퍼래치들(DATA0 내지 DATA6)에 저장된 데이터를 가져가기 위한 데이터 윈도우(Window)가 넓은 장점이 있다. 즉 버퍼래치들(DATA0 내지 DATA6) 각각은 클럭신호의 7싸이클 동안 유효 데이터(Valid data)를 유지한다.
또한 상기 웨이브 파이프라인 구조에서는 필요로 하는 최대 레이턴시 개수만큼 버퍼래치들을 구비해 놓으면 그 이하의 카스 레이턴시도 쉽게 구현될 수 있는 장점이 있다. 예컨대 CL5, CL6, CL7을 요구하는 메모리장치에서는 CL7에 해당하는 만큼의 버퍼래치들을 구비해 놓으면 CL5 및 CL6에서는 버퍼래치들의 데이터를 가져가는 시점만을 조절함으로써 쉽게 구현될 수 있다.
그러나 웨이브 파이프라인 구조에서는 상기와 같은 장점을 가지고 있는 반면에 레이턴시 개수 만큼의 버퍼래치들이 필요하고 또한 이들을 제어하기 위한 입력 제어클럭 신호들(DL0 내지 DL6) 및 출력 제어클럭 신호들(CDQ0 내지 CDQ6)이 많이 필요하다. 따라서 레이턴시가 증가함에 따라서 웨이브 파이프라인 구조를 구현하기 위한 칩 면적이 점점 커지는 단점이 있다.
도 2는 카스 레이턴시가 7인 DDR(Double Data Rate) 싱크로너스 디램에서의 웨이브 파이프라인을 개념적으로 나타내는 도면이다.
도 2를 참조하면, DDR 싱크로너스 디램에서는 짝수용 데이터 소오스(21)로부터 출력패드(23)까지의 경로에 7개의 짝수 데이터용 버퍼래치들(DATA0_F 내지 DATA6_F)이 구비되고 홀수용 데이터 소오스(22)로부터 출력패드(23)까지의 경로에 7개의 홀수 데이터용 버퍼래치들(DATA0_S 내지 DATA6_S)이 구비된다.
따라서 하나의 출력패드(23) 당 14개의 버퍼래치들이 구비되고 7개의 입력 제어클럭 신호들(DL0 내지 DL6), 7개의 짝수 데이터용 출력 제어클럭 신호들(CDQ0_F 내지 CDQ6_F) 및 7개의 홀수 데이터용 출력 제어클럭 신호들(CDQ0_S 내지 CDQ6_S)이 필요하다. 즉 DDR 형태의 웨이브 파이프라인 구조에서는 총 21개의 제어클럭 신호들이 필요하며 이로 인하여 레이턴시가 증가함에 따라서 칩 면적이 점점 커지게 된다.
또한 DDR 형태의 웨이브 파이프라인 구조에서는 레이턴시가 증가할수록 버퍼래치들(DATA0_F 내지 DATA6_F, DATA0_S 내지 DATA6_S)의 먹싱(Muxing) 노드(N)의 부하가 증가하게 되며 이로 인하여 고주파 동작이 제약될 수 있다.
도 3은 도 2에 도시된 카스 레이턴시가 7인 DDR 싱크로너스 디램에서 웨이브 파이프라인의 동작 타이밍도를 나타내는 도면이다. 이를 참조하면, 버퍼래치들(DATA0_F 내지 DATA6_F, DATA0_S 내지 DATA6_S)의 데이터가 클럭신호(CLK)의 7싸이클 동안 유효 데이터 윈도우(Valid data window)를 유지하므로 쉽게 제어가 이루어짐을 알 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 가변적인 카스 레이턴시를 쉽게 제어할 수 있으며 또한 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고 고주파에서 동작가능한 파이프라인 구조를 갖는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 카스 레이턴시가 7인 SDR(Single Data Rate) 싱크로너스 디램에서의 웨이브 파이프라인을 개념적으로 나타내는 도면이다.
도 2는 카스 레이턴시가 7인 DDR(Double Data Rate) 싱크로너스 디램에서의 웨이브 파이프라인을 개념적으로 나타내는 도면이다.
도 3은 도 2에 도시된 카스 레이턴시가 7인 DDR 싱크로너스 디램에서 웨이브 파이프라인의 동작 타이밍도를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치의 블록도를 나타내는 도면이다.
도 5는 도 4에 도시된 본 발명의 일실시예에 따른 반도체 메모리장치의 동작 타이밍도를 나타내는 도면이다.
도 6은 도 4에 도시된 버퍼래치 부의 구성을 개념적으로 나타내는 도면이다.
도 7은 버퍼래치 부의 입출력 타이밍도를 상세히 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 외부에서 인가되는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치; 상기 칼럼 어드레스 래치에 저장된 칼럼 어드레스를 디코딩하여 칼럼 선택라인을 구동하는 칼럼 선택라인 드라이버; 메모리셀로부터 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기; 및 상기 입출력라인 감지증폭기의 출력 데이터를 저장하고 저장된 출력 데이터를 출력핀으로 출력하는 복수개의 버퍼래치들을 구비하고, 상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 파이프라인 구조를 가지며 상기 복수개의 버퍼래치들은 웨이브 파이프라인 구조를 갖는 것을 특징으로 한다.
상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 클럭신호의 순차적인 싸이클에 응답하여 파이프라인 방식으로 동작한다. 상기 버퍼래치들은 데이터를 수신할 때는 상기 클럭신호의 순차적인 싸이클에 응답하고 데이터를 출력할 때는 레이턴시가 카운트된 출력 제어클럭 신호에 응답하여 웨이프 파이프라인 방식으로 동작한다.
상기 버퍼래치들에 저장된 데이터는 상기 클럭신호의 2 싸이클 이상 동안 유지된다. 상기 버퍼래치들은 2개인 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치의 블록도를 나타내는 도면이고 도 5는 도 4에 도시된 본 발명의 일실시예에 따른 반도체 메모리장치의 동작 타이밍도를 나타내는 도면이다. 여기에서는 카스 레이턴시(CL)가 7인 경우가 도시된다.
도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리장치는 칼럼 어드레스 래치(41), 칼럼 선택라인 드라이버(42), 메모리셀 어레이(43), 비트라인 감지증폭기(44), 칼럼선택 트랜지스터(45), 입출력라인 감지증폭기(43), 버퍼래치부(400), 및 출력핀(49)을 구비한다. 버퍼래치 부(400)는 버퍼래치(47)와 출력래치(48)를 포함하여 구성된다.
이하 도 5에 도시된 타이밍도를 참조하여 도 4의 본 발명에 따른 반도체 메모리장치의 동작이 상세히 설명된다. 본 발명에 따른 반도체 메모리장치에서는 칼럼 어드레스 래치(41), 칼럼 선택라인 드라이버(42), 및 입출력라인 감지증폭기(43)는 파이프라인 방식으로 동작하고 버퍼래치 부(400)는 웨이프 파이프라인 방식으로 동작한다.
좀더 상세히 설명하면, 칼럼 어드레스 래치(41)는 명령(READ)이 인가되는 클럭신호(CLK)의 첫 번째 싸이클(0)과 두 번째 싸이클(1)에서 명령(READ)을 디코딩하고 외부에서 인가되는 칼럼 어드레스(Ai)를 래치한다. 칼럼 선택라인 드라이버(42)는 클럭신호(CLK)의 세 번째 싸이클(2)에서 칼럼 어드레스 래치(41)에 저장된 칼럼 어드레스(CAi)를 디코딩하여 칼럼 선택라인(CSL)을 구동한다.
입출력라인 감지증폭기(43)는 메모리셀 어레이(43)로부터 비트라인 감지증폭기(44) 및 칼럼선택 트랜지스터(45)를 통해 입출력라인 쌍(IO/IOB)으로 전달된 데이터를 클럭신호(CLK)의 네 번째 싸이클(3)에서 제어신호(FRDTP)에 응답하여 감지증폭한다.
버퍼래치 부(400)의 버퍼래치(47)는 클럭신호(CLK)의 다섯 번째 싸이클(4)에서 입력 제어클럭 신호(DLi)에 응답하여 입출력라인 감지증폭기(43)의 출력 데이터(FIO/FIOB)를 수신하여 저장한다. 버퍼래치 부(400)의 출력래치(48)는 클럭신호(CLK)의 여섯 번째 및 일곱 번째 싸이클(5,6)에서 레이턴시가 카운트된 출력제어클럭 신호(CDQ_F0)에 응답하여 버퍼래치(47)의 출력 데이터(DOF/DOFB)를 받아 출력핀(DQ, 49)으로 최종 출력 데이터(DOUT)를 출력한다.
도 6은 도 4에 도시된 버퍼래치 부(400)의 구성을 개념적으로 나타내는 도면이고, 도 7은 버퍼래치 부(400)의 입출력 타이밍도를 상세히 나타내는 도면이다.
위에서 설명한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 클럭신호(CLK)의 5개 싸이클이 파이프라인 방식에 의해 칼럼 어드레스 래치(41), 칼럼 선택라인 드라이버(42), 및 입출력라인 감지증폭기(43)에 의해 사용되었으므로 두 개의 클럭 싸이클만이 버퍼래치 부(400)에 의해 웨이브 파이프라인 방식으로 이용된다. 따라서 도 6에 도시된 바와 같이 버퍼래치 부(400)는 짝수용 데이터 소오스(FIO/FIOB Even)로부터 출력핀(DQ)까지의 경로에 2개의 짝수 데이터용 버퍼래치들(DATA0_F, DATA1_F)을 구비하고 홀수용 데이터 소오스(FIO/FIOB Odd)로부터 출력핀(DQ)까지의 경로에 2개의 홀수 데이터용 버퍼래치들(DATA0_S, DATA1_S)을 구비하면 된다.
따라서 종래기술에서는 14개의 버퍼래치들이 필요했던 것이 본 발명에 따른 메모리장치에서는 4개의 버퍼래치들(DATA0_F, DATA1_F, DATA0_S, DATA1_S)만이 사용되므로 칩 면적이 감소된다. 또한 버퍼래치들(DATA0_F, DATA1_F, DATA0_S, DATA1_S)의 먹싱(Muxing) 노드(N)의 부하가 감소되며 이에 따라 고주파 동작이 제약되지 않는 장점이 있다.
또한 도 7에 도시된 타이밍도에서 볼 수 있듯이 버퍼래치들의 출력 데이터(DOF/DOFB<0>, DOF/DOFB<1>)는 클럭신호(CLK)의 2싸이클 동안 유효 데이터윈도우(Valid data window)를 유지하므로 쉽게 제어가 이루어질 수 있다. 다시말해 버퍼래치들(DATA0_F, DATA1_F, DATA0_S, DATA1_S)이 웨이브 파이프라인 방식으로 구성되므로 웨이브 파이프라인 방식의 장점을 그대로 유지한다.
한편 본 발명에 따른 반도체 메모리장치에서 CL6 또는 CL5를 구현하고자 할 때는 버퍼래치 부(400)의 앞 부분의 파이프라인, 즉 칼럼 어드레스 래치(41)로부터 입출력라인 감지증폭기(43)까지의 파이프라인중 가장 짧은 파이프에서 클럭킹을 제거함으로써 구현될 수 있다. 물론 이 경우에는 파이프라인을 제어하는 타이밍을 다르게 설정해야 하며 이러한 것은 당업계에서 통상의 지식을 가진자가 용이하게 구현할 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리장치에서는 버퍼래치 부의 앞 부분은 파이프라인 구조를 가지며 버퍼래치 부는 웨이브 파이프 라인 구조를 갖는다. 이에 따라 웨이브 파이프라인의 장점을 그대로 유지하며 즉 가변적인 카스레이턴시를 쉽게 제어할 수 있는 장점이 있으며 또한 버퍼래치 부의 앞 부분에서 파이프라인 구조를 사용함으로써 버퍼래치 부의 버퍼래치들의 개수를 줄여서 칩 면적을 감소시키고 고주파 동작이 가능하게 하는 장점이 있다.

Claims (8)

  1. 외부에서 인가되는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치;
    상기 칼럼 어드레스 래치에 저장된 칼럼 어드레스를 디코딩하여 칼럼 선택라인을 구동하는 칼럼 선택라인 드라이버;
    메모리셀로부터 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기; 및
    상기 입출력라인 감지증폭기의 출력 데이터를 저장하고 저장된 출력 데이터를 출력핀으로 출력하는 복수개의 버퍼래치들을 구비하고,
    상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 파이프라인 구조를 가지며 상기 복수개의 버퍼래치들은 웨이브 파이프라인 구조를 갖는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 각각 클럭신호의 해당 싸이클에서 발생되는 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 버퍼래치들은 각각 상기 클럭신호의 해당 싸이클에서 발생되는 입력 제어클럭 신호에 응답하여 상기 입출력라인 감지증폭기의 출력 데이터를 수신하여 저장하고 레이턴시가 카운트된 출력 제어클럭 신호에 응답하여 저장된 출력 데이터를 상기 출력핀으로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 버퍼래치들에 저장된 데이터는 상기 클럭신호의 2 싸이클 이상 동안 유지되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 버퍼래치들이 2개인 것을 특징으로 하는 반도체 메모리장치.
  6. 외부에서 인가되는 칼럼 어드레스를 수신하여 래치하는 칼럼 어드레스 래치;
    상기 칼럼 어드레스 래치에 저장된 칼럼 어드레스를 디코딩하여 칼럼 선택라인을 구동하는 칼럼 선택라인 드라이버;
    메모리셀로부터 입출력라인 쌍을 통해 전달된 데이터를 감지증폭하는 입출력라인 감지증폭기; 및
    상기 입출력라인 감지증폭기의 출력 데이터를 저장하고 저장된 출력 데이터를 출력핀으로 출력하는 복수개의 버퍼래치들을 구비하고,
    상기 칼럼 어드레스 래치, 상기 칼럼 선택라인 드라이버, 및 상기 입출력라인 감지증폭기는 클럭신호의 순차적인 싸이클에 응답하여 파이프라인 방식으로 동작하고, 상기 복수개의 버퍼래치들은 데이터를 수신할 때는 상기 클럭신호의 순차적인 싸이클에 응답하고 데이터를 출력할 때는 레이턴시가 카운트된 출력 제어클럭 신호에 응답하여 웨이프 파이프라인 방식으로 동작하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 버퍼래치들에 저장된 데이터는 상기 클럭신호의 2 싸이클 이상 동안 유지되는 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 버퍼래치들이 2개인 것을 특징으로 하는 반도체 메모리장치.
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* Cited by examiner, † Cited by third party
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US7580319B2 (en) 2006-03-08 2009-08-25 Samsung Electronics Co., Ltd. Input latency control circuit, a semiconductor memory device including an input latency control circuit and method thereof
US7958382B2 (en) 2006-09-06 2011-06-07 Samsung Electronics Co., Ltd. Latency signal generator and method thereof

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* Cited by examiner, † Cited by third party
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