JPH07272479A - ビデオｒａｍ及びそのシリアルデータ出力方法 - Google Patents

ビデオｒａｍ及びそのシリアルデータ出力方法

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JPH07272479A
JPH07272479A JP7075770A JP7577095A JPH07272479A JP H07272479 A JPH07272479 A JP H07272479A JP 7075770 A JP7075770 A JP 7075770A JP 7577095 A JP7577095 A JP 7577095A JP H07272479 A JPH07272479 A JP H07272479A
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Seong-Ook Jung
盛旭 鄭
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Abstract

(57)【要約】 【目的】 １シリアルクロックに対するサイクルタイム
が短く、より高速のデータ出力が可能で高周波数のシリ
アルクロックへの適応性に優れたビデオＲＡＭを提供す
る。 【構成】 シリアルデータ入出力線ＳＩＯを選択可能に
２組設け、一方の組とシリアル列ゲート４Ａを、他方の
組とシリアル列ゲート４Ｂを接続してデータレジスタ２
からデータを伝送する。マルチプレクサ１４、１６、セ
ンスアンプ１８、２０、ラッチ部２２、２４もシリアル
データ入出力線ＳＩＯの各組に対応させて設けてある。
２つのラッチ部２２、２４はシリアルクロックＳＣの１
周期ごとにラッチ、出力動作を交互に行う。従って、列
ゲート４Ａによるデータ伝送が行われる間に列ゲート４
Ｂ対応のシリアルデータ入出力線ＳＩＯに対するプリチ
ャージ・等化を行える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデュアルポートメモリ
（ｄｕａｌ ｐｏｒｔ ｍｅｍｏｒｙ）、中でも代表的
なビデオＲＡＭに関するもので、特に、その高速システ
ムクロックへの適応性を向上させられるシルアル（ｓｅ
ｒｉａｌ）データ出力方法に関するものである。
【０００２】
【従来の技術】ノートブック形のような携帯用コンピュ
ータ等の急速な普及により、ビデオＲＡＭの重要性がま
すます大きくなってきている。このビデオＲＡＭは、通
常のＤＲＡＭの機能にデータの高速出力が可能なデータ
レジスタ（シリアルアクセスメモリ：ｓｅｒｉａｌ ａ
ｃｃｅｓｓ ｍｅｍｏｒｙとも呼ばれる）の機能を加
え、これらを非同期的に使用可能としたデュアルポート
メモリの１つである。このようなビデオＲＡＭ及びその
動作方式の代表例が、１９８５年２月５日付の米国特許
第４，４９８，１５５号“ＳＥＭＩＣＯＮＤＵＣＴＯＲ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲ
Ｙ ＤＥＶＩＣＥ ＷＩＴＨ ＢＯＴＨ ＳＥＲＩＡＬ
ＡＮＤ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＡＲＲＡＹ
Ｓ”に記載されている。
【０００３】ビデオＲＡＭは、ランダムアクセス可能な
ＲＡＭポートをＣＰＵに、そして高速のシリアルポート
（ＳＡＭポート）をＣＲＴやビデオカメラ等の外部シス
テムに接続可能で、システムに関する応用力が非常に優
れており、その応用範囲も急速に広くなってきている。
そのため、更なる機能の多用化や、より多くの情報量を
記憶可能とするための高集積化が進められ、研究されて
いる。
【０００４】一方最近になって、ユーザーとコンピュー
タ間のグラフィックインタフェース（ｇｒａｐｈｉｃ
ｉｎｔｅｒｆａｃｅ）を効率的に遂行するために、高機
能（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ）グラフィック
システムにおいて高周波数に応じて動作可能な各機器が
必要とされてきている。これに従ってビデオＲＡＭも、
システムから供給される高速のシステムクロックに対応
して内部回路が動作することが要求され始めている。こ
の性能は、具体的にはビデオＲＡＭ内でシリアルデータ
入出力線を通じて伝送されるデータのシステムクロック
応答性に通じることになる。
【０００５】図３に、一般的なビデオＲＡＭにおけるシ
リアルデータ入出力線関連部分（即ちシリアルポート）
を簡単に示し、そして図４に、その動作タイミングを信
号波形図で示す。
【０００６】データレジスタ２は転送ゲートを介してメ
モリセルアレイに接続されている（図示略）。データレ
ジスタ２とシリアルデータ入出力線ＳＩＯとの間には、
データ伝送制御を担当するシリアル列ゲート４が備えら
れている。例えばこのシリアル列ゲート４は、シリアル
列選択信号ＳＣＳＬｉの共通制御を受ける４個のシリア
ル列ゲートと、シリアル列選択信号ＳＣＳＬｊの共通制
御を受ける４個のシリアル列ゲートと、から構成され
る。そしてシリアルデータ入出力線ＳＩＯは、一度のシ
リアル列選択信号ＳＣＳＬのエネーブルで４個のシリア
ル列ゲート４を介して伝送されるデータを受けられるよ
うに４本１組設けられている。１組のシリアルデータ入
出力線ＳＩＯに送られたデータはマルチプレクサ６でマ
ルチプレキシングされ、入出力線センスアンプ８に入力
されて電圧増幅される。この入出力線センスアンプ８か
ら出力されるデータは信号φＰＳＯＴの制御を受けるラ
ッチ部１０に入力された後、信号φＳＯＴの制御を受け
るラッチ出力部１２を経て外部へ出力される。
【０００７】図４に示すタイミング図を参照して、この
ビデオＲＡＭの動作について説明する。システムから供
給されるシステムクロックであるシリアルクロックＳＣ
の立下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）でデコー
ダ（図示略）によるシリアルアドレスＳＳｉが増加し、
このシリアルアドレスＳＳｉを基準として対応するシリ
アル列選択信号ＳＣＳＬが活性化する。選択対象のシリ
アル列選択信号ＳＣＳＬが活性化すると、データレジス
タ２に貯蔵されている対応データがシリアル列ゲート４
を介してシリアルデータ入出力線ＳＩＯへ伝送され、そ
して入出力線センスアンプ８を通じて増幅されデータＳ
ＤＯが出力される。このとき、ｎ番目のシリアルクロッ
クＳＣの立下りエッジで発生するデータＳＤＯは、ｎ＋
１番目のシリアルクロックＳＣの立下りエッジで発生さ
れる信号φＰＳＯＴによってラッチ部１０にラッチされ
（データＰＳＤＱ）、そして、ｎ＋２番目のシリアルク
ロックＳＣの立上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）
で発生される信号φＳＯＴによりラッチ出力部１２から
有効なデータＳＤＱとして外部へ出力される。
【０００８】図３のようなシリアルデータ入出力線ＳＩ
Ｏを有するビデオＲＡＭでは、データレジスタ２から伝
送されるデータが１組のデータ入出力線ＳＩＯを通じて
読出される方式になっているので、次のような時間を考
慮しなければならない。即ち、第一に、シリアルデータ
入出力線ＳＩＯにおけるシリアル列選択信号ＳＣＳＬの
活性化からデータに基づく電位展開（ｄｅｖｅｌｏｐ
ｅ）までに必要な時間、第二に、データ伝送で電位展開
したシリアルデータ入出力線ＳＩＯを次のサイクルのた
めにプリチャージ・等化するのに必要な時間、第三に、
データＳＤＯを信号φＰＳＯＴ、信号φＳＯＴに応じて
ラッチして出力するまでに必要な時間、である。
【０００９】図４に示すように、シリアルクロックＳＣ
のパルス周期は、上記のような各必要時間を考慮して設
計しなければならない。そのためシリアルクロックＳＣ
の周期はある程度長くせざるを得ず、従って１つのサイ
クルも長くなる。この場合、上記の各必要時間によりビ
デオＲＡＭ全体の動作サイクルに多くの制約が伴うの
で、シリアルクロックＳＣ周期に対するサイクルタイム
はより長いものとなる。このような問題は、即ちデータ
レジスタ２から外部へのデータ出力の高速化に限界を与
える結果となる。
【００１０】
【発明が解決しようとする課題】以上のような従来技術
に着目して本発明では、データレジスタから外部へのデ
ータ出力をより高速に行えるようなビデオＲＡＭの提供
を目的とする。また、供給されるシリアルクロックに同
期して行われる動作サイクルをより短時間で済ませられ
るようなビデオＲＡＭの提供を目的とする。更に、高周
波数のシリアルクロックへの適応性に優れたビデオＲＡ
Ｍの提供を目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力されるシリアルクロックに応じ
てシリアルアドレスを発生し、このシリアルアドレスに
よりシリアル列ゲートを順次選択してデータレジスタか
らシリアルデータ入出力線へデータを伝送し直列出力す
るようになったシリアルポートをもつビデオＲＡＭにつ
いて、シリアルデータ入出力線を選択可能に２組設け、
シリアル列ゲートを順次に異なる組のシリアルデータ入
出力線と交互接続することを特徴とする。
【００１２】つまり、本発明によるビデオＲＡＭは、２
組の独立的なデータ入出力線経路を有しており、連続す
るシリアルアドレスで読出されるデータを、異なるデー
タ入出力線経路を介して伝送可能とされている。そのた
め特に、一方の組のシリアルデータ入出力線でデータ伝
送を行う間に他方の組のシリアルデータ入出力線に対し
プリチャージ・等化を行うことができ、サイクルタイム
を短縮可能となる。
【００１３】このようなビデオＲＡＭで、前述のように
１つのシリアルアドレスで多数のシリアル列ゲートを選
択して多数ビットを同時伝送可能とされている場合に
は、これに対応させて各組を多数本ずつとしてシリアル
データ入出力線を設け、そしてシリアルデータ入出力線
の各組ごとに、マルチプレクサ及びこのマルチプレクサ
の出力をセンスアンプを介してラッチするラッチ部をそ
れぞれ設け、１つの組のラッチ部がシリアルクロックの
２周期でラッチ動作するように制御して２組のラッチ部
がシステムクロックの１周期ごとに交互にラッチ動作す
るようにする。このとき、各組のマルチプレクサを列ア
ドレス最上位ビットの論理状態で動作制御するするよう
にしておけば、簡単にプリチャージ・等化対象のマルチ
プレクサやセンスアンプの動作を抑止しておくことがで
き、消費電力をより抑制できる。
【００１４】より具体的には、シリアルクロックの入力
に基づくシリアルアドレスに応答して直列出力を行うシ
リアルポートを備えたビデオＲＡＭについて、シリアル
アドレスのうちの奇数番目に提供されるシリアルアドレ
スに応答してシリアルポートのデータレジスタからデー
タを伝送する第１のシリアル列ゲートと、この第１のシ
リアル列ゲートにより伝送されるデータを受ける第１の
シリアルデータ入出力線と、シリアルアドレスのうちの
偶数番目に提供されるシリアルアドレスに同期して前記
データレジスタからデータを伝送する第２のシリアル列
ゲートと、この第２のシリアル列ゲートにより伝送され
るデータを受ける第２のシリアルデータ入出力線と、第
１のデータ入出力線及び第２のデータ入出力線に伝送さ
れる各データを列アドレスに応じてマルチプレキシング
し入出力線センスアンプへ送るマルチプレクサと、を備
えるようにし、シリアルアドレスに応答して第１のシリ
アルデータ入出力線と第２のシリアルデータ入出力線を
交互に用いデータアクセスすることを特徴とする。
【００１５】この場合のシリアルデータ出力方法は、シ
リアルアドレスのうちの奇数番目に提供されるシリアル
アドレスに同期してリアルポートのデータレジスタから
第１のデータ入出力線へデータを伝送する第１過程と、
シリアルアドレスのうちの偶数番目に提供されるシリア
ルアドレスに同期して前記データレジスタから第２のデ
ータ入出力線へデータを伝送する第２過程と、前記第１
過程で伝送されるデータを、シリアルアドレスのうちの
奇数番目に提供されるシリアルアドレスに同期してラッ
チする第３過程と、前記第２過程で伝送されるデータ
を、シリアルアドレスのうちの偶数番目に提供されるシ
リアルアドレスに同期してラッチする第４過程と、前記
第３過程と第４過程でラッチされるデータをシリアルク
ロックに同期して直列出力する第５過程と、を含んでな
るものとなる。
【００１６】このシリアルデータ出力方法によれば、特
に、第１のシリアルデータ入出力線でデータ伝送、出力
を行っている間に第２のシリアルデータ入出力線に対す
るプリチャージ・等化を行え、サイクルタイムを短縮で
きる。
【００１７】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
【００１８】図１に、この例のビデオＲＡＭにおけるシ
リアルデータ出力経路（シリアルポート）の構成をブロ
ック図で示している。この例では、データレジスタ２
と、データレジスタ２から読出されるデータを伝送する
４本ずつ２組のシリアルデータ入出力線ＳＩＯと、４個
ずつのシリアル列ゲート４Ａ、４Ｂと、が備えられてい
る。
【００１９】シリアルデータ入出力線ＳＩＯは、アドレ
ス８、バー８に従い、奇数番目と偶数番目に入力される
シリアルアドレスＳＳｉに分けて選択される４本ずつ２
組の計８本設けられている。シリアル列ゲート４Ａは、
奇数番目に入力されるシリアルアドレスＳＳｉで選択さ
れる４本のシリアルデータ入出力線ＳＩＯとデータレジ
スタ２との間に設けられる。そして、奇数番目のシリア
ルアドレスＳＳｉで活性化されるシリアル列選択信号Ｓ
ＣＳＬodd によりスイッチング制御され、データレジス
タ２から出力されるデータを対応するシリアルデータ入
出力線ＳＩＯへ伝送する。シリアル列ゲート４Ｂは、偶
数番目に入力されるシリアルアドレスＳＳｉで選択され
る４本のシリアルデータ入出力線ＳＩＯとデータレジス
タ２との間に設けられる。そして、偶数番目のシリアル
アドレスＳＳｉで活性化されるシリアル列選択信号ＳＣ
ＳＬevenによりスイッチング制御され、データレジスタ
２から出力されるデータを対応するシリアルデータ入出
力線ＳＩＯへ伝送する。つまり、連続するシリアルアド
レスＳＳｉ（例えば１番目と２番目のシリアルアドレス
ＳＳｉ）で続けて制御されるシリアル列ゲート４Ａ、４
Ｂは、互いに異なる組のシリアルデータ入出力線ＳＩＯ
に接続されている。
【００２０】尚、この例では、４ビットを一度にデータ
レジスタ２から伝送して高速化を図る構成のため、シリ
アルデータ入出力線ＳＩＯを８本構成とした場合につい
て示しているが、これ以外の異なる本数、例えば１６本
等の構成とすることも可能である。この場合でも、本実
施例と同様に８本ずつ２組とすることが可能である。当
然ながら、シリアルデータ入出力線ＳＩＯが１本で１ビ
ットずつ伝送を行うものであれば１本ずつ２組のシリア
ルデータ入出力線ＳＩＯを設ければよく、この場合に
は、少なくとも後述のマルチプレクサ１４、１６は必要
ない。
【００２１】マルチプレクサ１４、１６は、偶数番目対
応のシリアルデータ入出力線ＳＩＯの４本と奇数番目対
応のシリアルデータ入出力線ＳＩＯの４本とにそれぞれ
対応接続され、列アドレス最上位ビットＣＡ８の論理状
態（ロウ／ハイ）に従いそれぞれ動作してマルチプレキ
シングを行う。即ち、例えばマルチプレクサ１４は列ア
ドレスＣＡ８の論理“ロウ”、マルチプレクサ１６は列
アドレスＣＡ８の論理“ハイ”にそれぞれ応答して該当
するシリアルデータ入出力線ＳＩＯのデータを入出力線
センスアンプ１８、２０へ送出する。この場合、この実
施例で偶数番目に該当する全ての制御信号は列アドレス
ＣＡ８＝“ロウ”のときに活性化し、奇数番目に該当す
る全ての制御信号は列アドレスＣＡ８＝“ハイ”のとき
に活性化することになる。尚、列アドレスＣＡは１番目
の読出レジスタを指定するために所定のデコーダから提
供される。
【００２２】入出力線センスアンプ１８、２０は、マル
チプレクサ１４の出力を電圧増幅する入出力線センスア
ンプ１８と、マルチプレクサ１６の出力を電圧増幅する
入出力線センスアンプ２０と、から構成される。そし
て、入出力線センスアンプ１８によるデータＳＤＯeven
は信号φＰＳＯＴevenに従ってラッチ部２２でラッチ、
出力され、入出力線センスアンプ２０によるデータＳＤ
Ｏo ddは信号φＰＳＯＴodd に従ってラッチ部２４でラ
ッチ、出力される。ラッチ部２２、２４から出力される
データＰＳＤＱは、信号φＳＯＴの制御を受けるラッチ
出力部２６を経て有効データＳＤＱとして外部へ出力さ
れる。
【００２３】シリアルデータ入出力線ＳＩＯは、図示の
ように、アドレス８に応答する４本のうちの２本とアド
レスバー８に応答する４本のうちの２本とが偶数番目対
応とされてマルチプレクサ１４に接続され、また、アド
レス８に応答する４本のうちの２本とアドレスバー８に
応答する４本のうちの２本とが奇数番目対応とされてマ
ルチプレクサ１６に接続される。従って、１つのデータ
レジスタ２に対し、異なるシリアルアドレスＳＳｉによ
って選択される２組の独立したシリアルデータ入出力線
ＳＩＯを設けた構成となり、これにより、サイクルタイ
ムの短縮、データ出力高速化、高周波数シリアルクロッ
ク（システムクロック）への適応性向上が可能になる。
これについて以下説明する。
【００２４】この実施例のビデオＲＡＭは、データレジ
スタ２から読出されるデータを２組のシリアルデータ入
出力線ＳＩＯへ奇数番目と偶数番目に分けてそれぞれ伝
送し、これらを独立的にセンシングして出力すること
で、高周波数のシリアルクロックＳＣへの対応を可能と
している。図２に、この例における各信号のタイミング
を波形図で示す。
【００２５】本実施例のビデオＲＡＭでは、供給される
シリアルクロックＳＣ（external）から２倍の周期をも
つ内部用シリアルクロックＳＣ（internal）がつくられ
（或いは両者が供給され）用いられる。これによりラッ
チ部２２とラッチ部２４は、シリアルクロックＳＣの２
周期ごとにそれぞれ活性化する信号φＰＳＯＴevenと信
号φＰＳＯＴodd がシリアルクロックＳＣの１周期ごと
に交互に印加されて制御され、データＳＤＯをラッチ、
出力する。そして、ラッチ部２２、２４から出力される
データＰＳＤＱは、シリアルクロックＳＣの各周期の立
上りエッジに同期して活性化する信号φＳＯＴに従って
ラッチ出力部２６を介し有効データＳＤＱとして直列出
力される。
【００２６】このような出力動作が可能になるので、８
本のシリアルデータ入出力線ＳＩＯのうちの４本が電位
展開してデータ伝送を実行する間に、残りの４本に対し
てプリチャージ・等化を実行することができる。そし
て、そのプリチャージ・等化を行った４本のシリアルデ
ータ入出力線ＳＩＯが電位展開してデータ伝送が実行さ
れる段になると、今度は電位展開されていた４本に対し
てプリチャージ・等化を実行することができる。即ち、
いずれか一方の組のシリアルデータ入力線ＳＩＯを介し
てデータ伝送を行っている間に、他方の組に対するプリ
チャージ・等化を行うことが可能となる。そして、ラッ
チ出力部２６による外部出力段階では、それら奇数番
目、偶数番目で交互に伝送されてくるデータをまとめて
１つの直列データとし、シリアルクロックＳＣの各周期
ごとに同期させて出力可能になる。
【００２７】この例で示すシリアルデータ出力方法を従
来に比較すると次のような点が一番の違いとしてあげら
れる。図４を参照すると分かるように従来では、シリア
ルデータ入出力線ＳＩＯがサイクルごとに全てアクセス
されるため、１つのシリアルアドレスＳＳｉについての
サイクルごとにプリチャージ・等化のための時間が必要
となる。一方、図２を参照すると分かるように本実施例
では、２組のシリアルデータ入出力線ＳＩＯが奇数番
目、偶数番目のシリアルアドレスＳＳｉに応じて交互に
アクセスされるので、一方の組でデータ伝送を行ってい
る間にもう一方の組でプリチャージ・等化を実行すれば
よく、データ出力上ではプリチャージ・等化のための時
間が必要ない。このことはまた、従来においては、シリ
アル列選択信号ＳＣＳＬはプリチャージ・等化用のセル
フパルス（ｓｅｌｆ ｐｕｌｓｅ）に基づいて発生する
必要があるが、本実施例では、シリアル列選択信号ＳＣ
ＳＬはシリアルアドレスＳＳｉに基づいて遷移するだけ
でよい、ということになる。従ってその分、回路構成を
簡素化できる。
【００２８】また、シリアルデータ入出力線ＳＩＯの電
位展開についても、シリアルクロックＳＣの２周期分の
時間をとれるので、シリアルクロックＳＣを高周波数と
した場合でも十分に展開時間を確保可能である。しか
も、この電位展開の間に他の組でデータ伝送動作を行っ
ているので、データ出力時間に大きく影響することはな
い。このことは、信号φＰＳＯＴに応じるラッチ時間に
ついても同様である。
【００２９】
【発明の効果】以上述べてきたように本発明によるビデ
オＲＡＭは、シリアルデータ出力経路を２系統設けてそ
れぞれ独立的にデータ伝送可能とする、即ち、２組のシ
リアルデータ入出力線を設けると共にそれに対応させて
マルチプレクサ、センスアンプ、ラッチ部を設けてそれ
ぞれ独立的に動作可能とした。これにより、１つのシリ
アルクロックについてのデータ出力サイクルにシリアル
データ入出力線の電位展開時間、プリチャージ・等化時
間、ラッチ時間を考慮せずに済むことになる。従って、
シリアルクロック即ちシステムクロックをより高周波数
としても適応可能となり、更に、ビデオＲＡＭの動作サ
イクル短縮、ＣＲＴ等の外部装置への更なるデータ出力
高速化が可能になる。
【図面の簡単な説明】
【図１】本発明に係るビデオＲＡＭにおけるシリアルデ
ータ出力経路のブロック図。
【図２】図１に示す回路の動作タイミングを示す信号波
形図。
【図３】従来技術のビデオＲＡＭにおけるシリアルデー
タ出力経路のブロック図。
【図４】図３に示す回路の動作タイミングを示す信号波
形図。
【符号の説明】
２ データレジスタ １４、１６ マルチプレクサ １８、２０ 入出力線センスアンプ ２２、２４ ラッチ部 ２６ ラッチ出力部 ＳＩＯ シリアルデータ入出力線 ＳＣＳＬ シリアル列選択信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリアルクロックの入力に基づくシリア
    ルアドレスに応答して直列出力を行うシリアルポートを
    備えたビデオＲＡＭにおいて、 シリアルアドレスのうちの奇数番目に提供されるシリア
    ルアドレスに応答してシリアルポートのデータレジスタ
    からデータを伝送する第１のシリアル列ゲートと、この
    第１のシリアル列ゲートにより伝送されるデータを受け
    る第１のシリアルデータ入出力線と、シリアルアドレス
    のうちの偶数番目に提供されるシリアルアドレスに同期
    して前記データレジスタからデータを伝送する第２のシ
    リアル列ゲートと、この第２のシリアル列ゲートにより
    伝送されるデータを受ける第２のシリアルデータ入出力
    線と、第１のデータ入出力線及び第２のデータ入出力線
    に伝送される各データを列アドレスに応じてマルチプレ
    キシングし入出力線センスアンプへ送るマルチプレクサ
    と、を備え、シリアルアドレスに応答して第１のシリア
    ルデータ入出力線と第２のシリアルデータ入出力線を交
    互に用いデータアクセスするようになっていることを特
    徴とするビデオＲＡＭ。
  2. 【請求項２】 シリアルクロックの入力に基づくシリア
    ルアドレスに応答して直列出力を行うシリアルポートを
    備えたビデオＲＡＭにおいて、 第１のシリアルデータ入出力線と第２のシリアルデータ
    入出力線との２組に分けられたシリアルデータ入出力線
    と、シリアルアドレスのうちの奇数番目に提供されるシ
    リアルアドレスに応答し活性化するシリアル列選択信号
    に従ってシリアルポートのデータレジスタから第１のシ
    リアルデータ入出力線へデータを伝送する第１のシリア
    ル列ゲートと、シリアルアドレスのうちの偶数番目に提
    供されるシリアルアドレスに応答し活性化するシリアル
    列選択信号に従って前記データレジスタから第２のシリ
    アルデータ入出力線へデータを伝送する第２のシリアル
    列ゲートと、第１のシリアルデータ入出力線に接続され
    た第１のマルチプレクサと、第２のシリアルデータ入出
    力線に接続された第２のマルチプレクサと、第１のマル
    チプレクサの出力を電圧増幅する第１の入出力線センス
    アンプと、第２のマルチプレクサの出力を電圧増幅する
    第２の入出力線センスアンプと、シリアルアドレスのう
    ちの奇数番目に提供されるシリアルアドレスの際に活性
    化する第１の制御信号に従って第１の入出力線センスア
    ンプの出力をラッチする第１のラッチ部と、シリアルア
    ドレスのうちの偶数番目に提供されるシリアルアドレス
    の際に活性化する第２の制御信号に従って第２の入出力
    線センスアンプの出力をラッチする第２のラッチ部と、
    第１のラッチ部及び第２のラッチ部の各出力をシリアル
    クロックに同期して受け直列出力するラッチ出力部と、
    を備えることを特徴とするビデオＲＡＭ。
  3. 【請求項３】 シリアルクロックの入力に基づくシリア
    ルアドレスに応答して直列出力を行うシリアルポートを
    備えたビデオＲＡＭのシリアルデータ出力方法におい
    て、 シリアルアドレスのうちの奇数番目に提供されるシリア
    ルアドレスに同期してリアルポートのデータレジスタか
    ら第１のデータ入出力線へデータを伝送する第１過程
    と、シリアルアドレスのうちの偶数番目に提供されるシ
    リアルアドレスに同期して前記データレジスタから第２
    のデータ入出力線へデータを伝送する第２過程と、前記
    第１過程で伝送されるデータを、シリアルアドレスのう
    ちの奇数番目に提供されるシリアルアドレスに同期して
    ラッチする第３過程と、前記第２過程で伝送されるデー
    タを、シリアルアドレスのうちの偶数番目に提供される
    シリアルアドレスに同期してラッチする第４過程と、前
    記第３過程と第４過程でラッチされるデータをシリアル
    クロックに同期して直列出力する第５過程と、を含んで
    なることを特徴とするシリアルデータ出力方法。
  4. 【請求項４】 入力されるシリアルクロックに応じてシ
    リアルアドレスを発生し、このシリアルアドレスにより
    シリアル列ゲートを順次選択してデータレジスタからシ
    リアルデータ入出力線へデータを伝送し直列出力するよ
    うになったシリアルポートをもつビデオＲＡＭにおい
    て、 シリアルデータ入出力線を選択可能に２組設け、シリア
    ル列ゲートを順次に異なる組のシリアルデータ入出力線
    と交互接続するようにしたことを特徴とするビデオＲＡ
    Ｍ。
  5. 【請求項５】 １つのシリアルアドレスで多数のシリア
    ル列ゲートを選択して多数ビットを同時伝送可能とさ
    れ、これに対応させて各組を多数本ずつとしてシリアル
    データ入出力線を設け、そしてシリアルデータ入出力線
    の各組ごとに、マルチプレクサ及びこのマルチプレクサ
    の出力をセンスアンプを介してラッチするラッチ部をそ
    れぞれ設け、１つの組のラッチ部がシリアルクロックの
    ２周期でラッチ動作するように制御して２組のラッチ部
    がシステムクロックの１周期ごとに交互にラッチ動作す
    るようにした請求項４記載のビデオＲＡＭ。
  6. 【請求項６】 各組のマルチプレクサを列アドレス最上
    位ビットの論理状態で動作制御するようにした請求項５
    記載のビデオＲＡＭ。
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