KR20030091816A - 프리페치 구조를 사용하는 집적 메모리와 그 동작 방법 - Google Patents

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Abstract

집적 메모리는 메모리 셀(MC)을 구비하는 메모리 셀 어레이 뿐만 아니라 판독될 메모리 셀의 데이터를 외부로 데이터를 태핑하기(tapping) 위한 접속부 영역(AF)을 포함한다. 메모리는 프리페치 구조를 이용하여 동작되는데, 메모리 액세스 동작이 있다면 셀 어레이의 제 1 존(zone)(a)으로부터의 제 1 데이터 그룹의 메모리 셀(D1)과 메모리 제 2 존(b)로부터의 제 2 데이터 그룹의 다른 메모리 셀(D2)이 출력 회로(FFn)에 병렬로 입력되어 제 1 및 제 2 데이터 그룹(D1, D2)은 접속부 영역을 통해 연속적으로 출력된다. 복수의 메모리 액세스 동작을 위한 제 1 및 제 2 존(a, b)은 제 1 데이터 그룹(D1)이 제 2 데이터 그룹(D2)보다 접속부 영역(AF)으로의 더 짧은 신호 전송 시간을 갖는 방식으로 항상 정의된다. 그 결과, 데이터의 외부 출력 데이터이 앞당겨 질 수 있어서 동작 주파수는 증가될 수 있다.

Description

프리페치 구조를 사용하는 집적 메모리와 그 동작 방법{INTEGRATED MEMORY USING PREFETCH ARCHITECTURE AND METHOD FOR OPERATING AN INTEGRATED MEMORY}
본 발명은 메모리 셀 어레이로 배치되는 메모리 셀을 구비하고 판독될 메모리 셀의 데이터를 외부로 태핑(tapping)하기 위한 접속부 영역을 구비하는 집적 메모리에 관한 것이다. 메모리는 프리페치(prefetch) 구조라 불리는 것을 사용하여 설계되는데, 메모리 셀 어레이의 서로 다른 존(zone)으로부터의 데이터가 메모리 셀 어레이로부터 출력 회로로 병렬로 공급된다. 본 발명은 또한 이러한 집적 메모리를 동작시키는 방법에 관한 것이다.
집적 메모리 ― 특히, 이중 데이터 레이트 구조(DDR DRAMs)라 불리는 것을 사용하는 DRAM(Dynamic Random Access Memories)이라 명명되는 것― 는 비교적 높은 스위칭 및 액세스 속도를 갖는다. 이러한 집적 메모리는 일반적으로 이러한 메모리의 동작 시퀀스를 제어하기 위한 클럭 신호를 갖는다. 단일 데이터 레이트 DRAM이라 불리는 것과는 반대로, DDR DRAM에서는 하나의 클럭 싸이클 내에 두 개의데이터 패킷, 즉, 클럭 신호의 상승 에지와 함께 제 1 데이터 패킷과 클럭 신호의 하강 에지와 함께 제 2 데이터 패킷이 출력된다.
이러한 DDR DRAM은 높은 데이터 레이트를 보증할 수 있도록 통상적으로 프리페치 구조라 불리는 것을 사용하여 설계된다. 프리페치 구조에서, 메모리 셀 어레이의 서로 다른 존으로부터의 데이터는 메모리 셀 어레이로부터 기록/판독 증폭기에 병렬로 입력되고, 그 후 출력 회로에 입력된다. 병렬로 수신되는 데이터가 오프 칩 구동기(off-chip driver)라 불리는 것에 의해 하나의 클럭 싸이클 내에 직렬 형태로 출력되도록, 평가(evaluation) 후에 출력될 데이터는 출력 레지스터 내의 기록/판독 증폭기에 의해 버퍼링된다. 출력은 그 후 데이터 레이트 두배로 수행된다.
여기서 데이터의 액세스 동안의 최대 속도에 대한 제한 요소는 신뢰성 있는 데이터의 판독을 보증하기 위해 데이터의 출력 동안 CAS 지연 시간(latency)이라 불리는 시간에 따르는 것이 필요하다는 것이다. 이는 판독 인스트럭션이 적용된 이후에, 메모리 셀 어레이 외부로의 데이터 출력을 개시할 수 있을 때까지 시스템이 특정 시간 동안 대기해야 한다는 것을 의미한다. 이 시간 동안의 대기가 필요한 것은 데이터가 메모리 셀 어레이로부터의 출력에서부터 출력 레지스터에 도달할 때까지 특정 시간을 요구한다는 사실 때문이다. CAS 지연 시간이라 불리는 것의 정의에 따르면, 판독 액세스 동작 동안 데이터 패킷은 정의된 시간에 출력 레지스터 내로 판독된다. 동기 메모리에서, CAS 지연 시간은 통상적으로 모드 레지스터 세트 인스트럭션이라 불리는 것에 의해 프로그래밍된다. 그것은 판독 액세스 동작 동안 매 동작 주파수에서 최적 데이터 처리량(throughtput) 레이트를 획득하기 위해 메모리의 주파수의 함수로서 프로그래밍되어 설정된다.
본 발명의 목적은 프리페치 구조를 사용하는 도입부에서 언급된 타입의 집적 메모리를 제공하는 것인데, 이는 동작 주파수 및 이에 따라 데이터 프로세싱 속도를 더한층 증가시킬 수 있다.
또한, 본 발명의 목적은 프리페치 구조를 사용하는 도입부에서 언급된 집적 메모리를 동작시키는 방법에 관한 것인데, 이는 동작 주파수를 증가시켜서 메모리의 데이터 프로세싱 속도를 증가시킨다.
본 목적은 특허 청구 범위 제 1 항에 따른 집적 메모리와 특허 청구 범위 제 5 항에 따른 집적 메모리 동작 방법에 의해 달성된다.
도 1은 본 발명에 따른 메모리의 실시예의 개략도,
도 2는 도 1에 따른 메모리의 구성요소로서 복수의 데이터 그룹을 출력하는 출력 회로,
도 3은 이중 프리페치라 명명되는 것을 이용하는 메모리의 동작에 관한 신호도,
도 4는 본 발명에 따른 이중 프리페치를 이용하는 메모리의 동작에 관한 신호도.
참조 심볼의 리스트
1메모리11-14 메모리 셀 블록
WL워드 라인BL비트 라인
MC메모리 셀DEC어드레스 디코더
SA기록/판독 증폭기AF접속부 영역
I/O1-I/On접속 패드FFn레지스터 회로
D데이터D1-D8데이터 그룹
DO출력 데이터CLK클럭 신호
READ판독 인스트럭션a, b존
t1, t2, △t시간tCK클럭 기간
CASLCAS 지연 시간
발명의 개요
본 발명에 따라 도입부에서 언급된 집적 메모리는 프리페치 구조를 사용하여 설계되는데, 메모리 액세스 동작이 있다면, 메모리 셀 어레이의 제 1 존으로부터 제 1 데이터 그룹의 메모리 셀 및 제 2 존으로부터 제 2 데이터 그룹의 다른 메모리 셀이 출력 회로에 병렬로 입력되고, 제 1 및 제 2 데이터 그룹은 접속부 영역을 통해 직렬로 출력된다. 메모리가 동작되는 동안, 제 1 및 제 2 존은 복수의 메모리 액세스 동작을 위해 제 1 데이터 그룹이 제 2 데이터 그룹보다 접속부 영역으로의 더 짧은 신호 전송 시간을 갖는 방법으로 항상 정의된다. 제 1 및 제 2 존의 이 정의는 특히 어드레스 디코더에 의해 수행된다. 이 방법으로, 메모리 액세스 동작을 위하여 제 1 데이터 그룹을 먼저 그리고 그 후 제 2 데이터 그룹을 접속부 영역을 통해 출력함으로써 메모리의 동작 주파수를 증가시킬 수 있다. 제 2 데이터 그룹에 비해, 제 1 데이터 그룹은 항상 메모리의 접속부 영역으로의 더 짧은 신호 전송 시간을 갖는다. 그 결과, 제 1 데이터 그룹으로의 메모리 외부로의 데이터 출력이 먼저 이루어질 수 있다. 제 1 데이터 그룹이 출력되고 나서야 제 2 데이터 그룹이 출력되기 때문에 제 2 데이터 그룹에 대해서 연장한 신호 전송 시간은 상대적으로 높은 동작 주파수에서 한층 충분하다. 그 결과, 제 2 데이터 그룹을 위한 접속부 영역을 통한 판독을 위해 더 긴 시간이 이용될 수 있다.
본 발명의 일 실시예에서, 제 1 및 제 2 존은 어드레스 디코더에 의해 제 1 데이터 그룹을 저장하는 메모리 셀이 제 2 데이터 그룹을 저장하는 메모리 셀보다 접속부 영역에 물리적으로 더 가까이 배치되는 방식으로 정의된다. 그래서, 제 1 데이터 그룹은 접속부 영역에 물리적으로 더 짧은 경로를 가지는 반면, 제 2 데이터 그룹은 접속부 영역으로의 더 긴 경로를 갖는다. 그래서 제 1 데이터 그룹은 제 2 데이터 그룹보다 더 짧은 신호 전송 시간으로 접속부 영역에 도달한다.
본 발명의 다른 실시예에서, 적어도 하나의 출력 신호가 제공되는데, 이는 접속부 영역을 통해 데이터 그룹을 출력하기 위해 사용되며 제 2 데이터 그룹이 접속부 영역에서의 출력을 위해 유효하기 전에 출력하도록 구동될 수 있다 . 그래서제 2 데이터 그룹이 여전히 접속부 영역으로 가는 도중일 동안 제 1 데이터 그룹은 이미 출력된 상태일 수 있고 이후 출력된다.
본 발명의 일 확장예에서, 데이터 그룹들이 외부로 출력되기 이전에 그것들을 버퍼링하기 위해 사용되는 각각의 레지스터 회로가 접속부 영역 내에 배치된다. 가능한 최고 동작 주파수를 획득하기 위해, 제 1 데이터 그룹이 이 레지스터 회로에서 유효하자마자 데이터를 출력하도록 각각의 레지스터 회로가 제어 신호에 의해 구동된다면 유리하다.
본 발명의 다른 유리한 실시예 및 확장예는 종속항에 주어진다.
본 발명은 도면에서 도시되는 도면을 참조하여 이하에서 더 상세히 설명된다.
(실시예)
도 1은 복수의 메모리 셀 블록을 구비하는 DDR DRAM의 개략도이다. 본 실시예에서, 메모리(1)는 네 개의 메모리 셀 블록(11-14)을 전체 메모리 셀 어레이를 나타내는 4분면의 형태로 구비한다. 개별 메모리 셀 블록(11-14) 각각은 워드 라인 WL과 비트 라인 BL을 구비하는데, 메모리 셀 MC는 워드 라인 WL과 비트 라인 BL의 교차점에 배치된다. 메모리 셀 블록(11-14)의 기초 설계는 예로 개략적이며 상당히 간략화된 형태로 메모리 셀 블록(11)에 의해 도시된다. 데이터를 판독하기 위해, 각각의 메모리 셀의 선택자 트랜지스터는 활성된 워드 라인에 의해 스위칭 온되고, 그 결과 대응하여 선택된 메모리 셀의 데이터 신호가 그 후 판독될 수 있다. 이를 위해, 메모리 셀은 대응 데이터 신호가 평가 및 증폭을 위해 각각의 기록/판독 증폭기 SA에 입력되는 선택 트랜지스터를 통해 비트 라인 중 하나에 접속된다. 메모리 셀 어레이에서 판독되어 나올 데이터 D는 외부 태핑(tapping)을 위한 접속부 영역 AF에 입력된다.
이 접속부 영역 AF는 I/O 패드라 불리는 것의 형태인 데이터 접속 패드를 구비하는데, 도 1에 따른 메모리(1)의 경우 분면(11, 12, 13, 14) 사이 메모리의 중심(1)에 직렬로 배치된다. 게다가, 도 1에 따른 메모리에서, 도시되지 않은 출력 회로가 제각기의 레지스터 회로의 형태로 제공된다. 이러한 레지스터 회로의 실시예는 도 2에서 예로 도시된다. 본 명세서에서, FIFO 레지스터의 형태인 레지스터 회로 FF가 각각의 접속 패드 I/O1 내지 I/On에 할당된다. FIFO 레지스터는 데이터 D로 입력하기 위한 복수의 데이터 입력 및 클럭 신호 CLK가 입력되는 제어 입력을 구비한다. 출력 데이터 DO를 출력하기 위해 제각기의 레지스터 회로의 출력은 제각기의 접속 패드 I/O1 내지 I/On에 접속된다. 이러한 접속부는 레지스터 회로 FFn의 접속 패드 I/On으로의 접속에 의해 도 2에서 예로 도시된다. FIFO 레지스터 회로는 접속 패드 I/O1 내지 I/On의 바로 근처에 배치된다.
통상의 DDR DRAM 구조에서, 서로 다른 메모리 셀 블록은 데이터를 출력하기 위해 임의로 액세스된다. 본 명세서에서, 이중 프리페치 구조에 따른 메모리 액세스 동작이 있다면, 메모리 셀 어레이의 서로 다른 존으로부터의 서로 다른 그룹이 메모리 셀 어레이로부터 출력 회로로 병렬로 입력되고, 메모리의 클럭 신호의 상승 및 하강 에지와 함께 접속부 영역을 통해 직렬로 출력된다. 액세스 동작은 통상적으로 지역 감지 증폭기인 2차 감지 증폭기라 불리는 것을 통해 메모리 셀로부터의 데이터가 접속부 영역에 입력되게 하는 판독 인스트럭션에 의해 수행된다. 출력될 데이터는 FIFO 레지스터에서 버퍼링되고, 메모리의 클럭 신호의 상승 및 하강 에지와 함께 접속 패드를 통해 직렬로 출력된다. 본 명세서에서, 상승 및 하강 에지를 이용하는 클럭 신호로 출력될 수 있기 이전에 모든 데이터가 각각의 FIFO 레지스터 회로에 존재한다는 것을 보증할 필요가 있다.
도 3은 예로서 이중 프리페치를 이용하는 메모리의 동작에 관한 신호도에 의해 판독 처리를 도시한다. 판독 인스트럭션 READ가 인가된 이후에 데이터 D는 제각기의 메모리 셀 블록으로부터 병렬로 출력된다. 이 메모리에서, 두 개의 클럭 기간 tCk의 CAS 지연 시간 CASL가 정의되는데, 이는 즉, 판독 인스트럭션 READ 적용 이후 메모리 외부로의 데이터 출력을 개시하기 이전에 두 개의 클럭 싸이클의 시간 동안 시스템이 대기한다는 것이다. CAS 지연 시간은 메모리로부터 데이터 D를 판독하는 판독 액세스 동작 개시에 대해서 시스템이 대기하는 클럭 싸이클의 수를 명시한다. 판독 인스트럭션 READ의 인가 이후에 두 개의 클럭 싸이클이 지났다면, 데이터 D가 버퍼링된 제각기의 레지스터 회로의 출력에서 데이터의 출력을 개시한다. 제각기의 레지스터 회로에 병렬로 입력되는 데이터 그룹 D1, D3, D5, D7과 D2, D4, D6, D8은 클럭 신호 CLK의 상승 및 하강 클럭 에지와 함께 제각기의 접속 패드 I/O를 통해 연속적으로 출력된다. 서로 다른 데이터 비트 전송 시간 때문에, 데이터가 유효할 때까지 시스템은 출력 이전에 특정 시간 동안 (도 3에서, 데이터의 출력의 개시 앞의 회색 영역 내에서) 대기해야 한다.
본 발명에 따른 이중 프리페치를 이용하는 메모리의 동작에 관한 신호도가 도 4에서 도시되어 있다. 본 명세서에서, 도 1로부터의 셀 어레이 또는 메모리 셀 블록(11-14)은 데이터 액세스 동작을 위해 두 개의 영역(a, b) 내로 각각 배분된다. 이러한 영역(a, b)은 도 1에 개략적으로 도시되어 있다. 메모리 액세스 동작이 발생할 때, 데이터 그룹 D1은 메모리 셀 블록의 존(a)으로부터 판독되고(데이터 D(a)), 존 b로부터 데이터 그룹 D2가 판독된다(데이터 D(b)). 데이터 그룹 D1 및 D2는 외부 출력을 위해 제각기의 레지스터 회로에 병렬로 입력된다. 존(a, b)은 본 발명에 따라 어드레스 디코더에 의해 데이터 그룹 D1이 데이터 그룹 D2보다 접속부 영역 AF로의 더 짧은 신호 전송 시간을 갖는 방법으로 정의된다. 도시되는 다음 데이터 그룹에도 동일한 것을 적용한다. 이는 본 실시예에서 데이터 그룹 D1을 저장하는 메모리 셀(존(a))이 데이터 그룹 D2를 저장하는 메모리 셀(존 (b))보다 접속부 영역 AF에 물리적으로 더 가까이 배치된다는 사실 덕택에 실현된다. 그 결과, 데이터 그룹 D1은 데이터 그룹 D2에 비해 더 짧은 신호 경로를 갖는다.
오직 데이터 그룹 D1으로의 존(a)의 데이터가 짧은 신호 전송 시간으로 출력(상대적으로 작은 회색 영역)되기 때문에, 도 3에 따라 데이터 그룹 D1은 데이터 D1의 출력에 비해 △t 더 일찍 출력된다. 그 결과, 판독 인스트럭션 READ가 메모리에 인가되는 이후에 시스템이 대기되는 시간은 본 발명에 따라 t2 = t1 - △t이다. 그 결과, 클럭 신호 CLK의 클럭 주파수는 증가될 수 있고, CAS 지연 시간 CASL은 두 개의 클럭 싸이클에 연속하여 존속할 수 있다. 도 4에서의 신호도로부터 명백하듯이, 데이터 그룹 D2가 접속부 영역에서의 출력을 위해 유효하기 이전에접속부 영역을 통해 데이터 그룹 D1의 출력을 개시한다. 최대 동작 주파수를 획득하기 위하여, 본 실시예에서, 데이터 그룹 D1이 접속부 영역에서의 출력을 위해 유효하자마자 데이터의 출력을 개시한다. 이는 판독 인스트럭션 READ의 인가 이후 시간 t2의 경과 이후이다. 데이터 그룹 D2가 클럭 신호 CLK의 하강 에지로만 출력되기 때문에, 데이터 그룹 D1에 비해 더 긴 신호 전송 시간은 중대하지 않다. 두 데이터 그룹 D1 및 D2는 클럭 신호 CLK의 하나의 클럭 싸이클 내에서 출력을 지속할 수 있다.
프리페치 구조를 사용하는 집적 메모리를 제공하여 동작 주파수 및 데이터 프로세싱 속도를 증가시킬 수 있다.

Claims (9)

  1. 집적 메모리에 있어서,
    메모리 셀 어레이(11 내지 14)로 배치되는 메모리 셀(MC)을 구비하고,
    판독될 메모리 셀의 데이터(D)를 외부로 태핑(tapping)하기 위한 접속부 영역(AF)을 구비하며,
    프리페치 구조를 이용하여 설계되되, 메모리 액세스 동작이 있다면, 메모리 셀 어레이 내의 제 1 존(a)으로부터의 제 1 데이터 그룹의 메모리 셀(D1)과 제 2 존(b)으로부터의 다른 제 2 데이터 그룹의 메모리 셀(D2)이 출력 회로(FFn)에 병렬로 입력되어, 제 1 및 제 2 데이터 그룹(D1, D2)이 상기 접속부 영역(AF)을 통해 연속적으로 출력되며,
    어드레스 디코더(DEC)를 구비하되, 이에 의해 복수의 메모리 액세스 동작을 위한 상기 제 1 및 제 2 존(a, b)은 상기 제 1 데이터 그룹(D1)이 상기 제 2 데이터 그룹(D2)보다 상기 접속부 영역(AF)으로의 더 짧은 신호 전송 시간을 갖는 방식으로 항상 정의되는
    집적 메모리.
  2. 제 1 항에 있어서,
    상기 어드레스 디코더(DEC)는 상기 제 1 데이터 그룹(D1)을 저장하는 메모리셀이 상기 제 2 데이터 그룹(D2)을 저장하는 메모리 셀보다 상기 접속부 영역(AF)에 물리적으로 더 가까이 배치되는 방식으로 상기 제 1 및 제 2 존을 정의하는 것을 특징으로 하는
    집적 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 출력 회로(FFn)는 상기 접속부 영역을 통해 상기 데이터 그룹(D)을 출력하기 위해 사용되고, 상기 제 2 데이터 그룹(D2)이 상기 접속부 영역에서의 출력을 위해 유효하기 이전에 구동될 수 있는
    집적 메모리.
  4. 제 1 항 내지 제 3 항에 중 어느 한 항에 있어서,
    상기 데이터 그룹들(D)이 외부로 출력되기 이전에 그것들을 버퍼링하기 위해 사용되는 제각기(respective)의 레지스터 회로(FFn)가 상기 접속부 영역 내에 배치되고, 상기 레지스터 회로 중 하나는 상기 제 1 데이터 그룹(D1)이 이 레지스터 회로에서 유효하자마자 데이터를 출력하도록 제어 신호(CLK)에 의해 구동되는
    집적 메모리.
  5. 메모리 셀 어레이(11 내지 14)로 배치되는 메모리 셀(MC)을 구비하고,
    판독될 상기 메모리 셀의 데이터(D)를 외부로 태핑하기 위한 접속부 영역(AF)을 구비하는 집적 메모리를 동작시키는 방법에 있어서,
    상기 메모리를 프리페치 구조를 이용하여 동작하되, 메모리 액세스 동작이 있을 때, 메모리 셀 어레이의 제 1 존(a)으로부터의 제 1 데이터 그룹의 메모리 셀(D1)과 제 2 존(b)으로부터의 다른 제 2 데이터 그룹의 메모리 셀(D2)이 출력 회로(FFn)에 병렬로 입력해서 상기 제 1 및 제 2 데이터 그룹(D1, D2)을 상기 접속부 영역을 통해 연속적으로 출력하며,
    상기 제 1 및 제 2 존 (a, b)은 복수의 메모리 액세스 동작을 위해 상기 제 1 데이터 그룹(D1)이 상기 제 2 데이터 그룹(D2)보다 상기 접속부 영역(AF)으로의 더 짧은 신호 전송 시간을 갖는 방식으로 항상 정의되는
    집적 메모리 동작 방법.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 존(a, b)은 상기 제 1 데이터 그룹(D1)을 저장하는 상기 메모리 셀이 상기 제 2 데이터 그룹(D2)을 저장하는 상기 메모리 셀보다 상기 접속부 영역(AF)에 물리적으로 더 가까이 배치되는 것을 특징으로 하는 집적 메모리 동작 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 접속부 영역을 통한 상기 출력을, 상기 제 2 데이터 그룹(D2)이 상기 접속부 영역에서의 출력을 위해 유효하기 이전에 개시하는 것을 특징으로 하는 집적 메모리 동작 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 접속부 영역을 통한 상기 출력을, 상기 제 1 데이터 그룹(D1)이 상기 접속부 영역에서의 출력을 위해 유효하자마자 개시하는 것을 특징으로 하는 집적 메모리 동작 방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 데이터 그룹(D1, D2)은 클럭 신호(CLK)의 하나의 클럭 싸이클(tCK) 내에 상기 접속부 영역을 통해 외부로 출력하는 것을 특징으로 하는 집적 메모리 동작 방법.
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